CN109979504B - 一种静态随机存取存储器控制电路 - Google Patents
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Abstract
本发明公开了一种静态随机存取存储器控制电路，所述控制电路用于根据输入信号生成控制所述静态随机存取存储器工作的输出信号，所述输入信号至少包括位线电位模拟信号，所述控制电路包括：位线电位模拟信号侦测模块，用于根据输入的所述位线电位模拟信号的变化生成模拟信号侦测标志位；其中，所述模拟信号侦测标志位用于控制所述静态随机存取存储器工作的所述输出信号的产生和/或复位时间。
Description
技术领域
本发明涉及存储器件技术领域，尤其涉及一种静态随机存取存储器控制电路。
背景技术
静态随机存取存储器(Static Random-Access Memory，SRAM)常被用于计算机系统中暂时存储数据。所谓“静态”，是指这种存储器只要持续有电源供应，每个存储单元内储存的数据就可以恒常保持。SRAM一般可分为五大部分：存储单元阵列，行/列地址译码器，灵敏放大器，缓冲/驱动电路以及控制电路；其中，控制电路主要用于控制SRAM的启动、复位以及关闭，具体可包括控制字线/位线的供电开关时间、控制充电/预充电时间等。
目前，常用的SRAM控制电路一般通过写入硬件描述语言(如Verilog代码)的方式形成，仅接受数字信号控制，控制精准度不足；并且往往需要占用很大的面积，导致SRAM制造成本较高。如何灵活调整控制电路的输入输出信号，减小SRAM占用面积，成为本领域现阶段亟需解决的技术问题之一。
发明内容
有鉴于此，本发明的主要目的在于提供一种静态随机存取存储器控制电路。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种静态随机存取存储器控制电路，所述控制电路用于根据输入信号生成控制所述静态随机存取存储器工作的输出信号，所述输入信号至少包括位线电位模拟信号，所述控制电路包括：
位线电位模拟信号侦测模块，用于根据输入的所述位线电位模拟信号的变化生成模拟信号侦测标志位；
其中，所述模拟信号侦测标志位用于控制所述静态随机存取存储器工作的所述输出信号的产生和/或复位时间。
上述方案中，所述生成模拟信号侦测标志位具体包括生成第一模拟信号侦测标志位，所述控制电路还包括：
灵敏放大器启动脉冲生成模块，用于根据所述第一模拟信号侦测标志位生成第一输出信号，所述第一输出信号为灵敏放大器启动脉冲信号。
上述方案中，所述灵敏放大器启动脉冲生成模块中包括第一延迟元件，所述第一延迟元件用于调节所述第一输出信号的脉冲宽度。
上述方案中，所述生成模拟信号侦测标志位具体包括生成第二模拟信号侦测标志位，所述控制电路还包括：
状态控制脉冲生成模块，用于根据所述第二模拟信号侦测标志位生成第二输出信号以及第二输出信号标志位；
其中，所述第二输出信号包括以下至少一种：字线使能脉冲信号、充电/预充电脉冲信号、锁存时钟脉冲信号。
上述方案中，所述第二输出信号包括充电/预充电脉冲信号；
所述状态控制脉冲生成模块中包括第二延迟元件，所述第二延迟元件用于调节所述充电/预充电脉冲信号的开始时间。
上述方案中，所述状态控制脉冲生成模块具体包括状态机控制部分以及信号生成部分；所述输入信号还包括时钟信号，其中，
所述状态机控制部分，用于根据输入的所述时钟信号以及所述第二模拟信号侦测标志位生成状态标志位；
所述信号生成部分，用于根据所述状态标志位以及所述第二模拟信号侦测标志位生成所述第二输出信号以及所述第二输出信号标志位。
上述方案中，所述第二输出信号标志位包括充电/预充电脉冲信号标志位；所述输入信号还包括读写锁存信号；所述控制电路还包括：
读写状态锁存模块，用于根据所述充电/预充电脉冲信号标志位以及输入的所述读写锁存信号生成读写状态锁存状态标志位。
上述方案中，所述第二输出信号标志位包括字线使能脉冲信号标志位以及充电/预充电脉冲信号标志位；所述位线电位模拟信号侦测模块具体用于根据所述第二输出信号标志位以及输入的所述位线电位模拟信号的变化生成模拟信号侦测标志位。
本发明实施例所提供的静态随机存取存储器控制电路，所述控制电路用于根据输入信号生成控制所述静态随机存取存储器工作的输出信号，所述输入信号至少包括位线电位模拟信号，所述控制电路包括：位线电位模拟信号侦测模块，用于根据输入的所述位线电位模拟信号的变化生成模拟信号侦测标志位；其中，所述模拟信号侦测标志位用于控制所述静态随机存取存储器工作的所述输出信号的产生和/或复位时间。如此，所述控制电路输入反馈实际位线电平变化的位线电位模拟信号，即所述控制电路能够根据位线真实操作状态产生输出信号，控制SRAM的启动和关闭时间，准确度更高；相比现有技术中SRAM控制电路，提高了时序信号的匹配度；由于无需通过写入代码即可实现控制电路，从而避免了标准单元库的适用，具有面积更小的优点。
附图说明
图1为本发明实施例提供的静态随机存取存储器控制电路的结构示意图；
图2为本发明实施例中位线电位模拟信号侦测模块的结构示意图；
图3为本发明一具体示例中位线电位模拟信号侦测模块的电路结构示意图；
图4为本发明实施例中灵敏放大器启动脉冲生成模块的结构示意图；
图5为本发明实施例中状态控制脉冲生成模块的结构示意图；
图6为本发明实施例中读写状态锁存模块的结构示意图；
图7为本发明一具体实施例提供的静态随机存取存储器控制电路的整体结构图；
图8为本发明实施例提供的静态随机存取存储器控制电路工作中的时序信号仿真曲线图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
需要说明的是，下文的描述中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明实施例提供了一种静态随机存取存储器控制电路。图1为所述控制电路的结构示意图，如图所示，所述控制电路用于根据输入信号生成控制所述静态随机存取存储器工作的输出信号，所述输入信号至少包括位线电位模拟信号，所述控制电路包括：
位线电位模拟信号侦测模块，用于根据输入的所述位线电位模拟信号的变化生成模拟信号侦测标志位；
其中，所述模拟信号侦测标志位用于控制所述静态随机存取存储器工作的所述输出信号的产生和/或复位时间。
这里，所述控制电路产生的所述输出信号具体用于控制所述静态随机存取存储器字线和位线的启动、关闭时间，控制所述静态随机存取存储器充电和预充电的时间等。
图2为本发明实施例中所述位线电位模拟信号侦测模块的结构示意图。如图所示，所述位线电位模拟信号侦测模块接收输入的所述位线电位模拟信号TKBL，所述TKBL跟随时间变化，当TKBL的变化量达到一定阈值时，所述位线电位模拟信号侦测模块生成模拟信号侦测标志位，所述模拟信号侦测标志位例如包括BLT以及BLT_tri。在实际应用中，当所述TKBL下降到一定程度时，表示外部操作达到一预定状态，如字线预充电已完成、写入数据已完成等；即通过侦测位线的电平，所述控制电路可以获知外部操作情况。所述TKBL的下降过程即为实际操作中的放电过程，主要由存储单元自身特性所控制；而所述TKBL在放电完成后需要进行充电，所述充电过程可以由所述控制电路内部产生的字线使能脉冲信号标志位WLE_b以及充电/预充电脉冲信号标志位RT控制，其中，所述充电/预充电脉冲信号标志位还可包括RT的反信号RTB；即工作完成后进行复位时，RT/RTB控制所述TKBL恢复到原始状态。具体可以参考图8，图8示出了SRAM控制电路工作中的时序信号仿真曲线图，所述TKBL逐渐下降，当下降到图中虚线所示位置处，所述位线电位模拟信号侦测模块生成所述模拟信号侦测标志位BLT以及BLT_tri。应当理解，在实际应用中，所述BLT以及BLT_tri在所述TKBL的变化量达到一定阈值后生成，其实际生成时刻允许存在延时。
图3为本发明一具体示例中所述位线电位模拟信号侦测模块的电路结构示意图。如图所示，所述位线电位模拟信号TKBL被输入到放大器AMP中，与参考电压生成器生成的参考电压F(Wn/Wp)进行比较，当所述TKBL与所述F(Wn/Wp)之间的电压差值达到一定阈值时输出所述模拟信号侦测标志位BLT，在经过逻辑电路(具体可为组合逻辑电路)运算生成所述模拟信号侦测标志位BLT_tri。
在一可选实施例中，所述生成模拟信号侦测标志位具体包括生成第一模拟信号侦测标志位，所述控制电路还包括：灵敏放大器启动脉冲生成模块，用于根据所述第一模拟信号侦测标志位生成第一输出信号，所述第一输出信号为灵敏放大器启动脉冲信号。
图4为本发明实施例中所述灵敏放大器启动脉冲生成模块的结构示意图。如图所示，所述第一模拟信号侦测标志位具体为BLT_tri；所述灵敏放大器启动脉冲生成模块根据BLT_tri生成灵敏放大器启动脉冲信号SAEN。如图8所示，本发明实施例提供的SRAM控制电路工作在时序仿真时，实现了根据所述BLT_tri标志位产生所述SAEN信号。实际应用中，SRAM中的灵敏放大器接收到所述SAEN信号后开始工作，如此，所述控制电路根据TKBL控制了灵敏放大器的工作实际，避免了灵敏放大器工作开始过早，造成存储单元放电还为完全，或者，灵敏放大器工作开始过完，造成电路工作速度过慢。
在一具体示例中，所述灵敏放大器启动脉冲生成模块可以包括基于门级延时和电流源限流技术构成的脉冲生成电路，例如由若干反相器以及2个电流源构成，从而实现根据BLT_tri生成SAEN信号的功能。
在一可选实施例中，所述灵敏放大器启动脉冲生成模块中包括第一延迟元件，所述第一延迟元件用于调节所述第一输出信号的脉冲宽度。
可以理解地，本发明实施例可以实现灵敏放大器启动脉冲信号的时间以及宽度可调。具体地，启动脉冲信号的时间以由TKBL控制；而启动脉冲信号的宽度可以由所述第一延迟元件调节。在实际应用中，SAEN的宽度越宽，所述灵敏放大器工作时间越长，灵敏度越高，从而准确性越好，但工作速度越慢；SAEN的宽度越窄，所述灵敏放大器工作时间短，灵敏度低，但器件工作速度快。因此，通过调节所述第一输出信号的脉冲宽度，本领域技术人员可以根据实际需要实现灵敏放大器的调节操作。其中，所述第一延迟元件例如为受电流源控制的反相器链。
在一可选实施例中，所述生成模拟信号侦测标志位具体包括生成第二模拟信号侦测标志位，所述控制电路还包括：状态控制脉冲生成模块，用于根据所述第二模拟信号侦测标志位生成第二输出信号以及第二输出信号标志位；其中，所述第二输出信号包括以下至少一种：字线使能脉冲信号、充电/预充电脉冲信号、锁存时钟脉冲信号。
如图2所示，所述第二模拟信号侦测标志位具体为BLT。
图5为本发明实施例中所述状态控制脉冲生成模块的结构示意图。如图所示，所述状态控制脉冲生成模块根据所述BLT生成第二输出信号以及第二输出信号标志位WLE_b和RT/RTB；其中，所述第二输出信号包括以下至少一种：字线使能脉冲信号WLE、充电/预充电脉冲信号Vpreg、锁存时钟脉冲信号ICEB。
在一可选实施例中，所述第二输出信号包括充电/预充电脉冲信号；所述状态控制脉冲生成模块中包括第二延迟元件，所述第二延迟元件用于调节所述充电/预充电脉冲信号的开始时间。如此，本发明实施例可以实现Vpreg时间可调，从而调节充电开始时间距离字线的关闭时间近一些或远一些。其中，所述第二延迟元件例如为反相器链。
在一可选实施例中，所述状态控制脉冲生成模块具体包括状态机控制部分以及信号生成部分；所述输入信号还包括时钟信号，其中，所述状态机控制部分，用于根据输入的所述时钟信号以及所述第二模拟信号侦测标志位生成状态标志位；所述信号生成部分，用于根据所述状态标志位以及所述第二模拟信号侦测标志位生成所述第二输出信号以及所述第二输出信号标志位。
本发明实施例提供的SRAM控制电路的整体结构图可以参考图7。
其中，状态机控制部分接收输入的时钟信号CLK以及第二模拟信号侦测标志位BLT生成状态标志位PM。如图8所示，所述CLK为上升沿时，所述控制电路启动；所述PM标志位根据所述CLK信号以及所述BLT标志位而产生。在本发明具体示例中，所述状态机控制部分的内部电路例如通过锁存器的复位和放电实现。
在实际应用中，所述输入信号还可以包括Chip使能信号CE_n，所述CE_n可以控制电路启动或不启动，具体地，请参考图8，当所述CE_n为高电平时，即使CLK信号出现(为高电平)，所述电路也不启动；而当所述CE_n为低电平时，可以屏蔽电路disable信号，电路功能根据所述CLK信号而开启。应当注意的是，这里CE_n信号既不影响时序，也不影响后续输出脉冲的产生。
所述信号生成部分根据所述PM以及所述第二模拟信号侦测标志位BLT生成所述第二输出信号以及所述第二输出信号标志位。在本发明具体示例中，所述信号生成部分的内部电路例如由5个MOS管组成的锁存器构成。
在一可选实施例中，所述第二输出信号标志位包括充电/预充电脉冲信号标志位；所述输入信号还包括读写锁存信号；所述控制电路还包括：读写状态锁存模块，用于根据所述充电/预充电脉冲信号标志位以及输入的所述读写锁存信号生成读写状态锁存状态标志位。
图6为本发明实施例中读写状态锁存模块的结构示意图。如图所示，所述读写状态锁存模块根据所述第二输出信号标志位中的充电/预充电脉冲信号标志位RT/RTB以及输入的读写锁存信号WE_n生成读写状态锁存状态标志位WT。具体地，所述RT/RTB为所述Vpreg的信号始；因此，在电路开始工作时，所述读写状态锁存模块将工作状态锁住；在电路不工作时，所述读写状态锁存模块释放，从而实现电路读写状态的锁定。在实际应用中，当所述WE_n为1时，外部控制对所述SRAM执行写操作；当所述WE_n为0时，对所述SRAM执行读操作；所述读写状态锁存模块在所述时钟信号CLK为上升沿时开始锁定状态。即图8示出了所述SRAM工作中一个读写周期内的时序信号仿真曲线，其中，所述SRAM先执行读操作(WE_n为0时)，再执行写操作(WE_n为1时)。在本发明具体示例中，所述读写状态锁存模块的内部电路例如由组合逻辑门电路和D触发器构成，进而实现生成WT标志位的功能。
在一可选实施例中，所述第二输出信号标志位包括字线使能脉冲信号标志位以及充电/预充电脉冲信号标志位；所述位线电位模拟信号侦测模块具体用于根据所述第二输出信号标志位以及输入的所述位线电位模拟信号的变化生成模拟信号侦测标志位。
结合图5与图7，所述状态控制脉冲生成模块生成第二输出信号标志位，所述第二输出信号标志位包括字线使能脉冲信号标志位WLE_b和充电/预充电脉冲信号标志位RT/RTB；所述WLE_b与RT/RTB进一步反馈给所述位线电位模拟信号侦测模块，以使所述位线电位模拟信号侦测模块生成所述模拟信号侦测标志位BLT和BLT_tri。
由图7中控制电路的整体结构可以看出，本发明实施例提供的SRAM控制电路的输入信号主要包括：TKBL、CLK、CE_n、WE_n；经过位线电位模拟信号侦测模块、灵敏放大器启动脉冲生成模块、状态控制脉冲生成模块以及读写状态锁存模块的协同作用，最终输出了SAEN、WLE、Vpreg、ICEB四个输出信号，从而实现了对SRAM的启动与关闭控制。本发明实施例提供的所述SRAM控制电路精准度高，占用面积小，生产成本低。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种静态随机存取存储器控制电路，所述控制电路用于根据输入信号生成控制所述静态随机存取存储器工作的输出信号，其特征在于，所述输入信号至少包括位线电位模拟信号，所述控制电路包括：
位线电位模拟信号侦测模块，用于根据输入的所述位线电位模拟信号的电位变化生成模拟信号侦测标志位；
其中，所述模拟信号侦测标志位用于控制所述静态随机存取存储器工作的所述输出信号的产生和/或复位时间。
2.根据权利要求1所述的静态随机存取存储器控制电路，其特征在于，所述生成模拟信号侦测标志位具体包括生成第一模拟信号侦测标志位，所述控制电路还包括：
灵敏放大器启动脉冲生成模块，用于根据所述第一模拟信号侦测标志位生成第一输出信号，所述第一输出信号为灵敏放大器启动脉冲信号。
3.根据权利要求2所述的静态随机存取存储器控制电路，其特征在于，所述灵敏放大器启动脉冲生成模块中包括第一延迟元件，所述第一延迟元件用于调节所述第一输出信号的脉冲宽度。
4.根据权利要求1所述的静态随机存取存储器控制电路，其特征在于，所述生成模拟信号侦测标志位具体包括生成第二模拟信号侦测标志位，所述控制电路还包括：
状态控制脉冲生成模块，用于根据所述第二模拟信号侦测标志位生成第二输出信号以及第二输出信号标志位；
其中，所述第二输出信号包括以下至少一种：字线使能脉冲信号、充电/预充电脉冲信号、锁存时钟脉冲信号。
5.根据权利要求4所述的静态随机存取存储器控制电路，其特征在于，所述第二输出信号包括充电/预充电脉冲信号；
所述状态控制脉冲生成模块中包括第二延迟元件，所述第二延迟元件用于调节所述充电/预充电脉冲信号的开始时间。
6.根据权利要求4所述的静态随机存取存储器控制电路，其特征在于，所述状态控制脉冲生成模块具体包括状态机控制部分以及信号生成部分；所述输入信号还包括时钟信号，其中，
所述状态机控制部分，用于根据输入的所述时钟信号以及所述第二模拟信号侦测标志位生成状态标志位；
所述信号生成部分，用于根据所述状态标志位以及所述第二模拟信号侦测标志位生成所述第二输出信号以及所述第二输出信号标志位。
7.根据权利要求4所述的静态随机存取存储器控制电路，其特征在于，所述第二输出信号标志位包括充电/预充电脉冲信号标志位；所述输入信号还包括读写锁存信号；所述控制电路还包括：
读写状态锁存模块，用于根据所述充电/预充电脉冲信号标志位以及输入的所述读写锁存信号生成读写状态锁存状态标志位。
8.根据权利要求4所述的静态随机存取存储器控制电路，其特征在于，所述第二输出信号标志位包括字线使能脉冲信号标志位以及充电/预充电脉冲信号标志位；所述位线电位模拟信号侦测模块具体用于根据所述第二输出信号标志位以及输入的所述位线电位模拟信号的变化生成模拟信号侦测标志位。
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| US6795117B2 (en) * | 2001-11-06 | 2004-09-21 | Candela Microsystems, Inc. | CMOS image sensor with noise cancellation |
| US7839703B2 (en) * | 2007-06-15 | 2010-11-23 | Micron Technology, Inc. | Subtraction circuits and digital-to-analog converters for semiconductor devices |
| CN100555451C (zh) * | 2007-12-26 | 2009-10-28 | 中国航天时代电子公司第七七一研究所 | 一种自定时sram访问控制电路 |
| US7768832B2 (en) * | 2008-04-07 | 2010-08-03 | Micron Technology, Inc. | Analog read and write paths in a solid state memory device |
| CN102385899B (zh) * | 2010-08-27 | 2014-05-21 | 中芯国际集成电路制造(上海)有限公司 | 应用在存储器中的锁存放大电路及读取方法 |
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| CN103871461B (zh) * | 2014-03-31 | 2016-09-14 | 西安紫光国芯半导体有限公司 | 一种适用于静态随机存储器的写复制电路 |
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