CN1697323B - 计数器、模数转换方法和转换器、半导体器件及电子装置 - Google Patents

计数器、模数转换方法和转换器、半导体器件及电子装置 Download PDF

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Abstract

一种能切换计数模式的异步计数器包括：触发器、和在触发器的相邻对之间分别提供的三输入单输出的三值开关。该三值开关在三个值中切换，即触发器的非反相输出和反相输出以及电源电平。每一个三值开关根据二位控制信号在三个输入信号间切换，并且将选择的信号输入到随后的触发器的时钟端子。当根据控制信号切换计数模式时，在模式切换前瞬时的计数值设定为初始值，并且在模式切换后的计数从该初始值开始。

Description

计数器、模数转换方法和转换器、半导体器件及电子装置
技术领域
本发明涉及异步计数器电路、模数(AD)转换方法以及用于使用该计数器电路将模拟信号转换成数字数据的AD转换器、用于通过多个单位元件的阵列检测物理量分布的半导体器件、以及电子装置。
更具体地，本发明涉及一种适合在电子装置中使用的异步计数器和AD转换技术，该电子装置是例如用于检测物理量分布的半导体器件诸如固态成像器件，该半导体器件允许读取表示物理量分布的电信号，通过对从外部输入的电磁波诸如光或辐射敏感的多个单位元件的阵列获得该物理量。
背景技术
在各种领域中使用了用于检测物理量的半导体器件，该半导体器件包括对从外部输入的电磁波诸如光或辐射敏感的单位元件的线或矩阵。
例如，在视频装置领域，使用用于检测光(电磁波的例子)作为物理量的电荷耦合器件(CCD)、金属氧化物半导体(MOS)以及互补金属氧化物半导体(CMOS)固态成像器件。这些器件以单位元件(在固态成像器件中的像素)获得的电信号形式读取物理量分布。
在被称作有源像素传感器(APS)或者增益单元的固态成像器件的类型中，在产生了与电荷发生器产生的信号电荷对应的像素信号的像素信号发生器中提供用于放大的驱动晶体管。许多COMS固态成像器件是上述类型。
在这种有源像素传感器中，为了读取像素信号到外部，对包括单元像素阵列的像素单元执行寻址控制，因此能从任意选择的单独的单元像素中读取信号。即，有源像素传感器是寻址控制的固态成像器件的例子。
例如，在有源像素传感器中，其是包括单元像素矩阵的X-Y寻址的固态成像器件类型，使用MOS结构(MOS晶体管)的有源元件或类似物实现每一个像素，因此每个像素自身能够放大。即，有源元件放大在用作光电转换器的光电二极管中累积的信号电荷(光电子)，并且读取该放大的信号作为图像信息。
在这种X-Y寻址固态图像器件中，例如像素单元包括大量像素晶体管的二维数组。在逐行基础上或逐个像素基础上开始对应于入射线的信号电荷的累积。通过寻址连续地从各自的像素读取基于累积的信号电荷的电流信号或电压信号。在该MOS(包括CMOS)固态成像器件中，作为寻址控制的实例，根据经常使用的方法，同时访问一行像素以从逐行基础上的像素单元中读取像素信号。
必须通过模数转换器将从像素单元中读取的模拟像素信号转换成数字数据。因为像素信号与附加有复位分量的信号分量一起输出，所以必须通过获得对应于复位分量的信号电压和对应于信号分量的信号电压之间的差来提取真实的有效信号分量。
这也适用于将模拟像素信号转换成数字数据的情况。最后，需要将表示对应于复位分量的信号电压和对应于信号分量的信号电压之间的差的差信号分量转换成数字数据。为此，已经提出了用于AD转换的各种方案。例如，如W.Yang等，“AnIntegrated800×600CMOS Image System”，ISSCC Digest of Technical Papers，pp.304-305，1999年2月(下文中称作第一非专利文献)；YONEMOTOkazuya，“CCD/CMOS Imeeji Sensa no kiso to ouyou”，CQ Publishing Co.，Ltd.，firstedition pp.201-203，2003年8月10日(下文中称作第二非专利文献)；IMAMURAToshifumi和YAMAMOTO Yoshiko，“3.kosoku kinou CMOS Imeeji Sensa nokenkyuu”，2004年3月15日在因特网搜索的链接<URL：http：//www.sanken.gr.jp/project/iwataPJ/report/h12/h12index.html>，(下文中称作第三非专利文献)；IMAMURA Toshifumi、YAMAMOTO Yoshiko和HASEGAWA Naoya，“3.Koshoku kinou CMOS Imeeji Sensa no kenkyuu”，因特网<URL：http：//www.sanken.gr.jp/project/iwataPJ/report/h14/h14index.html>，2004年3月15日在线搜索(下文中称作第四非专利文献)；Oh-Bong Kwon et.al.，“ANovel DoubleSlope Analog-to-Digital Converter for a High-Quality640×480CMOS Imaging System”1999年VL3-03，IEEE，335-338页(下文中称作第五非专利文献)；以及日本未审查专利申请公开NO.11-331883(下文中称作第一专利文献)。
根据在第一到第五非专利文献和第一专利文献中描述的AD转换方案，通过使用计数器电路执行AD转换。使用的计数器电路通常是同步计数器，其中触发器(计数器的基本元件)与计数器时钟同步输出计数值。
然而，在同步计数器中，计数时钟限制了所有触发器的操作，当需要更高频率的操作时这是有问题的。
像例如在第四和第五非专利文献中所描述的，还可能使用异步计数器作为计数器电路。因为其中的限制操作频率仅仅通过第一触发器的限制频率确定，所以异步计数器适合于高速操作。因此，当需要在更高频率操作时优选使用异步计数器作为计数器电路。
图18是表示根据相关技术能切换模式的异步计数器的图。计数器电路900能用作4位异步计数器。例如通过多个负沿D触发器912、914、916以及918(全体称为910)的级联连接来实施计数器电路900。每一个触发器910具有连接到其D输入端的反相输出NQ(以Q上的横杠表示)。第一触发器910的时钟端子CK接收计数时钟CK0的输入。
而且，计数器电路900包括双输入单输出开关922、924以及926(全体称为920)，用于在相邻的一对触发器910之间分别切换触发器910的非反相输出Q和反相输出NQ。每一个开关920根据来自控制器(未示出)的控制信号SW切换这两个输入信号并且将选择的信号输入到后面的触发器910的时钟端子CK。
该控制信号SW用来在向上计数和向下计数之间切换计数器电路900的计数操作。当控制信号处于高(H)电平时，选择非反相输出Q，因此计数器电路900进入向上计数模式，另一方面，当控制信号SW处于低(L)电平时，选择反相输出NQ，因此计数电路900进入向下计数模式。
然而，在图18中所示的传统异步计数器中，在切换上/下计数器的处理模式的同时，一般使用不考虑操作模式的上/下计数器执行计数。因此，尽管允许电路的紧凑设计，但是例如当计数器向上计数到达预定值ad时，然后从该值开始向下计数，在计数模式切换的时不能维持计数值的连续性。因此，该计数器不适合于在切换计数模式的同时连续执行计数(下文中称作第一问题)。这将在下面描述。
图19是用于说明图18中示出的计数器电路900的操作的时序图；
在该实例中，一种4位异步计数器根据控制信号SW在非反相输出Q和反相输出NQ之间切换，因此首先执行向上计数，然后执行向下计数。然而，当产生从向上计数到向下计数的切换时，计数值从6变到10。因此，在使用高频率脉冲序列的计数模式的切换之前和之后维持该计数值时，不可能执行向上计数和向下计数。
例如在日本未审专利申请公开No.6-216762(下文中称为第二专利文献)中提出了用于克服该问题的方案。根据第二专利文献，在每一个偶数脉冲序列上提供了用于使每一个触发器的状态反相的器件和用于初始化全部触发器的器件。
下面将描述在第二专利文献中描述的计数方法。假设异步计数器能向上计数到最大数值n，第一脉冲序列包括i个脉冲，并且第二脉冲序列包括j个脉冲。
预先复位计数器，并且该计数器为第一脉冲序列从0计数到i。然后当使计数器的触发器的状态反相时，获得该值i相对于n的补数，因此计数器的值变成了n-i。
然后计数器从n-i计数到n-i+j。i-j的差是n-i+j相对于n的补数，通过再次反相触发器的状态而获得它。因此，使用高频率的连续脉冲序列实现了用于执行向上计数和向下计数的异步计数器。
然而，根据第二专利文献中描述的方案，因为通过包括补数值的计算来执行向上计数和向下计数，所以这不是直接的(下文中称为第二问题)。
此外，在第一到第五非专利文献和第一专利文献中描述的AD转换的方案具有涉及电路规模、电路面积、功耗、用于与其它功能单元连接的引线数、与引线相关的噪音或消耗电流的缺点。这将在下面描述。
根据相关技术的固态成像器件的结构
图21是根据相关技术的CMOS固态成像器件(CMOS图像传感器)的示意性结构图，其中在相同的半导体衬底上安装AD转换器和像素单元。如图21中所示，固态成像器件1包括：像素单元(成像单元)10，其中以行和列排列多个单位像素3；从外部提供给像素单元10的驱动控制器7；计数器(CNT)24；列处理器26，包括为各自列提供的列AD电路25；参考信号发生器27，包括用于将AD转换用的参考电压提供给列处理器26中的列AD电路25的数模转换器(DAC)；以及包括减法器电路29的输出电路28。
驱动器7包括：控制列寻址或列扫描的水平扫描电路(列扫描电路)12；控制行寻址或行扫描的垂直扫描电路(行扫描电路)14；以及定时控制器21，经由端子5a接收主时钟CLK0并产生多种内部时钟以控制水平扫描电路12、垂直扫描电路14以及类似电路。
将单元像素3连接到由垂直扫描电路14控制的行控制线15和将像素信号传输到列处理器26的垂直信号线19。
每一个列AD电路25包括电压比较器252和数据存储单元(锁存器)255，并且它具有n位AD转换器的功能。电压比较器252比较通过参考信号发生器27产生的参考信号RAMP和经由垂直控制线19(V0、V1、...)从单元像素3中获得的用于每行控制线15(H0、H1、...)的模拟信号。数据存储单元255是用于保存电压比较器252花费时间的计数结果的存储器，以通过计数器24完成比较。数据存储单元255包括存储区域彼此独立的n位锁存器1和2。
电压比较器252的一个输入端RAMP通常与其它电压比较器252的输入端RAMP一起接收参考信号发生器27产生的梯状参考信号RAMP的输入。将该电压比较器252的其它输入端连接到各自的相关列的垂直信号线，因此单独地输入来自像素单元10的像素信号。将来自电压比较器252的信号输出供应给数据存储单元255。基于对应于从固态成像器件1的外部提供的主时钟CLK0的计数时钟CK0(例如这些时钟的时钟频率相等)，通过执行计数来数字化地产生参考信号RAMP，并将该计数值转化成模拟信号。
计数器24根据基于主时钟CLK0的计数时钟CK0(例如这些时钟的时钟频率相等)执行计数，并且通常将计数输出CK1，CK2，...，CKn与计数时钟CK0一起提供给列处理器26的列AD电路25。
即，通过把来自计数器24的用于计数输出CK1，CK2，...，CKn的线(lines)提供给为各自列提供的数据存储器单元255的锁存器，各自列的列AD电路25共用单一的计数器24。
将列AD电路25的输出连接到水平信号线18。水平信号线18具有用于2n位的信号线，并且其经由与各自输出线相关的2n读出电路(未示出)连接到输出电路28的减法器电路29。
定时控制器21经由控制线12c指示水平扫描电路12来读取像素数据。响应于该指示，通过连续地变换水平选择信号CH(i)，水平扫描电路12连续地将存储在锁存器1和2中的像素数据传输到输出电路28的减法器电路29。即，水平扫描电路12在水平(行)方向上执行读取扫描。
基于从固态成像器件1的外部提供的与计数时钟CK0相似的主时钟CLK0，水平扫描电路12产生水平选择信号CH(i)以用于在水平(行)方向上执行读取扫描。
图22是用于说明根据图21中示出的相关技术的固态成像单元1的操作的时序图。
例如，对于第一读取操作，首先将计数器254的计数值复位到初始值“0”。然后，在从任意行Hx上的单元像素3读取像素信号到垂直信号线19(V0、V1、...)的第一读取操作变得稳定之后，输入参考信号产生器27产生的参考信号RAMP，该参考信号RAMP临时改变从而基本形成斜坡波形，通过电压比较器252比较参考信号RAMP和在任意垂直信号线19(列数为Vx)上的像素信号电压。
此时，为了通过计数器24测量电压比较器252的比较时间，在将参考信号RAMP输入到电压比较器252的一个输入端RAMP的同时，计数器24与参考信号发生器27产生斜坡波形电压同步地(t10)、如第一计数操作一样从初始值“0”开始向下计数。
电压比较器252将来自参考信号发生器27的随机参考信号RAMP与经由垂直信号线19输入的像素信号电压Vx比较。当这些电压相等时，电压比较器252将其输出从H电平切换成L电平(t12)。
基本上在反相电压比较器252的输出的同时，数据存储单元255根据在数据存储单元255的锁存器1中的比较周期与计数时钟CK0同步地锁存计数器24的计数输出CK1、CK2、...CKn，从而完成AD转换的第一迭代操作(t12)。
当预定的向下计数周期消逝时(t14)，定时控制器21停止提供控制数据给电压比较器252，并且停止提供计数时钟CK0给计数器254。因此，电压比较器252停止产生斜坡参考信号RAMP。
在第一读取操作中，读取单元像素3的复位分量ΔV，并且该复位分量ΔV包括在单元像素3中变化的偏置噪声。然而，通常在复位分量ΔV中的变化是小的，并且在所有像素中复位电平是相同的，因此基本上知道任意垂直信号线19(Vx)的输出。
因此，当在第一读取操作中读取复位分量ΔV时，可能通过校正参考信号RAMP缩短比较周期。根据该相关技术，在对应于7位(128时钟周期)的计数周期中比较该复位分量ΔV。
在第二读取操作中，除了复位分量ΔV，读取对应于入射在各自的单元像素3上的光量的信号分量Vsig，并且执行与第一操作相似的操作。
更具体地，对于第二读取操作，首先将计数器254的计数值复位到初始值“0”。然后，当从任意行Hx上的单元像素3到垂直信号线19(V0、V1、...)读取的像素信号的第二读取操作变得稳定时，输入参考信号发生器27产生的参考信号RAMP从而临时以梯状的方式改变，并且从而基本地具有斜坡波形，然后电压比较器252比较参考信号RAMP和在任意垂直信号线19(列数为Vx)上的像素信号电压。
此时，为了使用计数器24测量电压比较器252的比较时间，在将参考信号RAMP输入到电压比较器252的一个输入端RAMP的同时，计数器24与参考信号发生器27产生斜坡波形电压同步地(t20)、如第二计数操作一样从初始值“0”开始向下计数。
电压比较器252比较来自参考信号发生器27的斜坡参考信号RAMP和经由垂直信号线19输入的像素信号电压Vx。当这些电压变得相等时，电压比较器252将其输出从H电平切换成L电平(t22)。
基本上在反相电压比较器252的输出的同时，数据存储单元255根据比较周期与计数时钟CK0同步地锁存来自计数器24的计数输出CK1、CK2、...CKn，由此完成AD转换的第二迭代(t22)。
此时，数据存储单元255在其不同位置保存第一计数操作中的计数值和第二计数操作中的计数值，即在锁存器2中。在第二读取操作中，读取单元像素3的复位分量ΔV和信号分量Vsig的组合。
当预定的向下计数周期消逝时(t24)，定时控制器21停止提供控制数据给电压比较器252，并且停止提供计数时钟CK0给计数器254。因此，电压比较器252停止产生斜坡参考信号RAMP。
在完成第二计数操作后的特定时间(t28)，定时控制器21指示水平扫描电路12来读取像素数据。响应于该指示，水平扫描电路12连续地经由控制线12c变换提供给数据存储单元255的水平选择信号CH(i)。
因此，在该数据存储单元锁存的计数值，也就是，将每一个通过n位数字数据表示的在第一迭代和第二迭代中的像素数据经由n条(总计2n条)水平信号线18连续地输出到列处理器26的外部，并且输入到输出电路28的减法器电路29。
对于每一个像素位置，n位减法器电路29从第二迭代的像素数据中减去表示单元像素3的复位分量ΔV的第一迭代的像素数据以计算单元像素3的信号分量Vsig，该第二迭代数据表示单元像素3的复位分量ΔV和信号分量Vsig的组合。
然后，以逐行为基础连续执行相似的操作，由此在输出电路28中获得表示两维图像的图像信号。
然而，在图21中的排列中，各个列的列AD电路共用单一的计数器24，并且必须将第一和第二计数操作的结果保持在用作存储器的数据存储单元255中。因此，对于n位信号需要两个n位锁存器(每一位需要2n个锁存器)，这导致了电路面积的增加(下文中称为第三问题)。
此外，需要用于将计数时钟CK0和n个计数输出CK1、CK2、...、CKn从计数器24输入到数据存储单元255的线。这将增加噪声和功耗(下文中称为第四问题)。
此外，为了在数据存储单元255中的不同位置保持第一和第二计数操作的计数值，需要用于传送第一和第二计数操作结果的2n条信号线，这导致了电流量的增加。(下文中称为第五问题)。
此外，在将信号输出到该器件外部之前，为了从第二计数操作的计数值中减去第一计数操作的计数值，需要将计数值通向输出电路28的n位减法器电路29的2n条信号线。为了传输数据这将增加噪音或功耗(下文中称为第六问题)。
就是说，必须单独地分别地从计数器提供用于保存第一读取操作结果的存储器和用于保存第二读取操作结果的存储器(即需要两个存储器)。此外，需要用于从这些存储器将n位计数值传送到计数器的信号线。此外，为了将第一和第二计数操作的n位计数值传输到减法器，需要2n位(双倍)的信号。这增加了电路规模和电路面积，并且还增加了噪音、电流消耗或功耗。
此外，当同时执行AD转换和读取操作时，也就是，通过流水线作业，把用于保持计数结果的存储器与需要用于保持通过AD转换获得的数据的存储器分开。类似于第三个问题，为此需要两个存储器，这导致了电路面积的增加(下文中称为第七问题)。
作为用于克服第三问题的测量，在提出的列AD转换器电路中，通过级联地提供在列之间共同使用的计数器来实施相关复式取样(CDS)功能和AD转换功能，为每一列提供CDS处理单元和用于保持该计数器的计数值的锁存器。例如这在第二非专利文献中描述了。
此外，在提出的用于克服第二问题的方案中，例如通过在列处理器26中为每列提供计数器来实施AD转换功能。例如这在第三和第四非专利文献中描述了。
在第二非专利文献中描述的列AD电路中，AD转换器包括计数器和锁存器，其对垂直信号线(列)执行并行处理，在抑制像素的固定图案噪音的同时，通过获取复位分量和信号分量之差来将模拟信号转换成数字信号。因此，不需要减法，并且单一的计数操作足够。此外，能通过锁存器实现用于保持通过AD转换获得的数据的存储器。这足以用来避免电路面积的增加。即，克服了第三、第五、第六和第七问题。
然而，需要用于将计数时钟CK0和n个计数输出从计数器输入到锁存器的线(line)，因此，没有克服第四问题。
根据在第三和第四非专利文献中描述的技术，同时将用于检测光的多个像素的电流输出到输出总线，并且根据输出总线上的电流执行加法和减法。然后，将信号转化成在时间方向上具有振幅的脉冲宽度信号，并且通过为各自列提供的计数器电路来计数脉冲宽度信号的脉冲宽度的时钟周期，从而执行AD转换。因此，不需要用于计数输出的引线，即克服了第四问题。
然而，没有描述复位分量和信号分量的处理，因此不必克服第三、第五、第六和第七问题。在第一和第五非专利文献中也没有描述复位分量和信号分量的处理。
另一方面，第一专利文献描述了对复位分量和信号分量的处理。为了从复位分量和信号分量提取纯图像的电压数据，例如通过相关复式取样从相对于每列的信号分量的数字数据中提取复位分量的数字数据，因此避免了第六问题。
然而，根据在第一专利文献中描述的技术，在外部系统接口执行计数以产生计数信号，并且在为每列提供的一对缓冲器中保存当复位分量或信号分量的电压与用于比较的参考电压匹配时那一刻的计数值。因此，AD转换的方案通过列共同使用单一的计数器这一点上与在第一非专利文献中的方案相同。因此，不能避免第三到第五以及第七问题。
发明内容
考虑到上述情况已做出了本发明，并且本发明的目的是提供用于克服第一和第二问题的方案。更优选地，本发明的目的是提供克服第三到第七问题的至少一个的方案。
根据本发明的一方面，提供一种异步计数器电路，该异步计数器电路允许可选择地以向上计数模式执行计数或以向下计数模式执行计数。该计数器电路包括：初始值设定处理器，其在切换该计数模式后开始计数之前、将计数模式切换之前瞬时(immediately before)的计数值设定为计数模式切换时的初始值。
根据本发明的另一方面，提供一种用于将差信号分量转换成数字数据的模数转换方法，该差信号分量表示在经受处理的模拟信号中包括的参考分量和信号分量之差。对应于参考分量的信号和对应于信号分量的信号与用于转换成数字数据的参考信号比较，同时根据该比较，以向下计数模式或向上计数模式执行计数，在比较完成时保持计数值。此时，根据是对参考分量还是对信号分量执行比较来切换计数模式。
根据本发明的另一方面，提供一种适于执行上述AD转换方法的模数转换器。该AD转换器包括：比较器，将对应于参考分量的信号和对应于信号分量的信号与用于转换成数字数据的参考信号比较；以及异步计数器，以向下计数模式或向上计数模式执行计数，同时根据比较器中的比较，计数器保存比较器中的比较完成时的计数值。
根据依照本发明这些方面的AD转换方法、AD转换器、半导体器件以及电子装置，将包括参考分量和信号分量的经受处理的信号与用于AD转换的参考信号比较，并且同时根据该比较，使用异步计数器以向下计数模式或向上计数模式执行计数，保存比较完成时的计数值。此时，根据是对参考分量还是对信号分量执行比较来切换计数模式。
附图说明
图1是表示根据本发明的异步计数器的第一实施例的基本结构的块电路图；
图2是表示根据第一实施例的基本结构的具体实施的块电路图；
图3A和3B是表示二进制开关的一个实例电路结构的图；
图4是用于说明根据图2中示出的第一实施例的计数电路操作的时序图；
图5A和5B是表示在第一实施例中的触发器的输出变化的图；
图6是表示根据本发明异步计数器的第二实施例结构的块电路图；
图7是用于说明根据图6中示出的第二实施例的计数器电路操作的时序图；
图8A和8B是表示第二实施例中的触发器的输出变化的图；
图9是表示根据本发明的异步计数器的第三实施例结构的块电路图；
图10是用于说明根据图9中示出的第三实施例的计数器电路操作的时序图；
图11是表示根据本发明第一实施例的CMOS固态成像器件构造的示意图；
图12是表示计数器的第一实例结构的块电路图；
图13A是表示计数器的第二实例结构的块电路图；图13B是用于说明其操作的时序图；
图14是用于说明根据图11中示出的第一实施例的固态成像器件的列AD电路操作的时序图；
图15是表示根据本发明第二实施例的CMOS固态成像器件构造的示意图；
图16是用于说明根据图15中示出的第二实施例的固态成像器件的列AD电路操作的时序图；
图17是表示用于在切换计数模式时恢复计数值的排列的另一实例图；
图18是表示根据相关技术的使能切换模式的异步计数器的一种实例图；
图19是用于说明图18中示出的计数器电路操作的时序图；
图20是表示在第二专利文献中提出的布置图；
图21是表示根据相关技术的CMOS固态成像器件的示意图，其中在相同的半导体衬底上安装AD转换器和像素单元；
图22是用于说明根据图21中示出的相关技术的固态成像器件操作的时序图；
图23是本发明模块类型的成像器件的方框图。
具体实施方式
现在，将参考附图详细描述本发明的实施例。将首先直接描述根据本发明实施例的异步计数器电路，然后描述异步计数器电路应用于电子装置和半导体器件的实例。
计数器电路结构的第一实施例
图1是表示根据本发明第一实施例的异步计数器基本结构的块电路图。图2是表示根据第一实施例的基本结构具体实施的块电路图；
如图1中所示，通过多个负沿D触发器412、414、416以及418(全体称为410)的级联连接实施根据第一实施例的计数器电路400。每一个触发器410具有连接到其D输入端的反相输出NQ(在图1中通过Q上的横杠表示)。因此，计数器电路400能用作4位异步计数器。尽管在图1中示出了触发器412、414、416和418的四级(对应于4位)，但是实际上，提供对应于位数的若干触发器。
此外，在各个触发器410的相邻对之间，计数器电路400包括三输入单输出三值开关422、424和426(全体称为420)，这些三值开关在三个值之间切换，即，非反相输出Q、反相输出NQ以及电源(Vdd)电平。每一个三值开关420根据从控制器(未示出)提供的2位控制信号SW1和SW2在这三个输入信号之间切换，并且将选择的信号输入到随后的触发器410的时钟端子。
每一个三值开关420起到初始值设定处理器的作用，该初始值设定处理器在计数模式切换时促成将被设定为初始值的、模式转换之前瞬时的计数值，因此在模式转换后从该值开始计数。
也就是说，关于作为计数器基本元件的多个触发器的级联连接，在各自的触发器410的相邻对之间安装三值开关420。在前的触发器410的非反相输出NQ和反相输出Q的一个被选择作为计数器时钟并且被提供给随后的触发器410的时钟端子CK，因此可以切换计数模式，并且在模式切换前瞬时将前面的触发器410的计数值设定到随后的触发器410以作为初始值。
更具体地，如图2中所示，通过一对两输入单输出二进制开关432和433、一对两输入单输出二进制开关434和435、以及一对两输入单输出二进制开关436和437能分别实现该三值开关420。将这些二进制开关全体称为二进制开关430。
在该实例中，根据在不同时产生的切换控制信号SL和FL切换每一个二进制开关430作为从控制器(未示出)提供的两位切换控制信号SW1和SW2。
在前阶段的二进制开关432、434和436根据切换控制信号SL切换各自相关的触发器410的非反相输出Q和反相输出NQ，并且传递该结果至后阶段的相关二进制开关433、435和437的输入端之一。后阶段的二进制开关433、435和437根据切换控制信号FL在从前阶段的二进制开关432、434和436传递的数据与输入到其上的其它输入端的电源电平之间切换，并将该结果输入到随后的触发器410的时钟端子CK。
例如，在前的二进制开关430(432、434和436)根据切换控制信号SL选择在前的触发器430的非反相输出NQ和反相输出Q，并且将其提供给随后的二进制开关430(433、435和437)的一个输入端。切换控制信号SL控制在前的二进制开关430(432、434和436)，因此，在向上计数和向下计数之间切换计数器电路400的计数操作。
随后的二进制开关430(433、435和437)调整前面的触发器410的输出源(非反相输出NQ或反相输出Q)，该输出源根据切换控制信号FL从在前的二进制开关430(432、434和436)输出到后面的触发器410的时钟端子。
切换控制信号FL控制随后的二进制开关430(433、435和437)，从而在计数模式切换之后的预定周期，将前面的触发器410的输出(非反相输出NQ或反相输出Q)提供给后面的触发器410的时钟端子，从而当恢复非反相输出NQ和反相输出Q的供应时，将对应于时钟的信号提供给后面的触发器410的时钟端子。因此，当在向上计数模式和向下计数模式之间切换计数模式时，维持计数值的连续性。后面将详细描述切换控制信号FL的功能。
依据“维持计数值的连续性”，尽管当切换计数模式时该计数值变成中断，但是在开始模式切换之后的计数之前，恢复在前模式中的最终计数值，因此在模式切换后的计数操作从在前模式的最终计数值开始。
图3A和3B是表示二进制开关430的实例电路结构的图。图3A表示通过传输门实施每个开关的实例。使用CMOS技术来实施所有电路元件。
与前面的二进制开关432、434和436联合，提供传输门442和443。与随后的二进制开关433、435和437联合，提供传输门446和447。将这些传输门全体称为传输门440。
传输门442的输入接收前面的触发器410的反相输出NQ。传输门443的输入接收前面的触发器410的非反相输出Q。通常将传输门442和443的输出连接到传输门446的输入。将传输门447的输入连接到电源电平。通常将传输门446和447的输出连接到后面的触发器410的时钟端子CK。
通过包括N沟道晶体管n1和P沟道晶体管p1的CMOS开关实施每一个传输门440。晶体管n1和p1的门(控制输入端)对应切换控制信号SL和FL的输入端或者对应反相的切换控制信号NSL和NFL。通过用于反相该切换控制信号SL的反向器444而产生反相的信号NSL，并且通过用于反相该切换控制信号FL的反向器448而产生反相的信号NFL。
包括晶体管n1和p1的CMOS开关通过当晶体管n1的门为高并且晶体管p1的门为低时开启来可选择地输出前面的触发器410的非反相输出Q或反相输出NQ。可以用或包括晶体管n1或包括晶体管p1的N沟道MOS晶体管开关或P沟道MOS晶体管开关代替CMOS开关。然而在此情况下，产生了关于阈值电压Vth的问题。因此，在该实施例中，使用由晶体管n1和p1形成的CMOS开关。
图3B表示其中通过逻辑门实施每个开关的实例。与前面的二进制开关432、434和436联合，提供三个两输入“与非”门452、453和454。与后面的二进制开关433、435和437联合，提供通过两输入“或非”门456和反相器457形成的OD门。
“与非”门452的一个输入接收通过用反相器455反相切换控制信号SL获得的反相信号NSL，并且“与非”门453的一个输入接收切换控制信号SL。“与非”门452的另一输入接收前面的触发器410的反相输出NQ，并且“与非”门453的另一输入接收前面的触发器410的非反相输出Q。将“与非”门452和453的输出连接到“与非”门454的输入。
“或非”门456的一个输入端接收“与非”门454的输出，并且其另一个输入端接收切换控制信号。将“或非”门456的输出通过反相器457反相，然后将“或非”门456的输出引导到后面的触发器410的时钟端子CK。
在图3A或图3B中，每一个前面的二进制开关432、434和436当切换控制信号SL位于高电平时可选择地输出非反相输出Q，而当切换控制信号SL位于低电平时可选择地输出反相输出NQ。
每一个随后的二进制开关433、435和437当切换控制信号FL位于低电平时可选择地输出与前面二进制开关432、434或436联合的该输出，而当切换控制信号FL位于高电平时可选择地输出电源电平(高电平)。
计数器电路操作的第一实施例
图4是用于说明根据图2中示出的第一实施例的计数器电路操作的时序图。图5A和5B是用于说明第一实施例中触发器410的输出变化的图。
如早前所述，当切换控制信号SL位于高电平并且切换控制信号FL位于低电平时，每一个前面的二进制开关432、434和436可选择地输出非反相输出Q，并且每一个随后的二进制开关433、435和437可选择地输出前面二进制开关432、434或436的该输出。因此，在触发器410的每一相邻对之间，将前面的触发器410的非反相输出Q输入后面的触发器410的时钟端子CK。
在该布置中，当将时钟CK0输入到第一触发器410的时钟端子CK时，对于非反相输出Q的负沿，在触发器410之间发生状态切换，因此计数器电路400执行向上计数操作(计数值0到6的周期)。
在执行了向上计数操作一定周期之后，当停止时钟CK0并且将切换控制信号SL从高电平反相成低电平(t30)时，计数器电路400从向上计数模式切换为向下计数模式，并且当恢复时钟CK0时开始向下计数。在该实施例中，在从计数值0执行向上计数到计数值6之后，将切换控制信号SL从高电平切换为低电平。
通过依照t30处的切换控制信号切换计数模式，该对二进制开关430选择前面的触发器410的反相输出NQ并且将它输入到后面的触发器410的时钟端子CK。
此时，当前面的触发器410的非反相输出Q位于高电平时，即，当反相输出NQ位于低电平时，通过切换控制信号SL的切换，将负沿(从H到L切换)施加到后面的触发器410的时钟端子CK，因此反相后面的触发器410的输出(t30+)。
在图5A中，将第二触发器410的输出从低电平反相为高电平，并且同样反相第三触发器410的输出(t30+)。在图5B中，将第二触发器410的输出从高电平反相为低电平(t30+)。
也就是，该计数值仅在触发器410的随后阶段开始被中断，其中非反相输出Q位于高电平，即，在计数模式切换时反相输出NQ位于低电平。
此外，当使后面的触发器410的输出反相时，如果将其反相输出NQ从低电平反相为高电平，那么将更后面的触发器410的时钟端子CK拉到高电平，因此没有反相该输出(t30++，图5A中的第三阶段)。
另一方面，当将反相输出NQ从高电平反相为低电平时，将负沿施加到更后面的触发器410的时钟端子CK，因此将后面的触发器410的输出反相(t30++，图5B中的第三状态)。
相似地，将反相输出NQ的反相数据(从H到L)的影响向上传播到触发器410，在触发器410中将反相输出NQ从低电平反相为高电平。在该实施例中，如图4中所示计数值从“6”变化到“10”。
也就是，不要采取任何测量，当发生从向上计数到向下计数的切换时，该计数值中断并且不能维持计数值的连续性，因此在切换之前和之后维持该计数值的同时不可能执行向上计数和向下计数。
因此，在该实施例中，在切换用于切换计数模式的切换控制信号SL之后，在将用于向下计数的时钟CK0的负沿输入到第一触发器410之前，将有效高电平单步脉冲施加到随后的二进制开关433、435和437以作为切换控制信号FL(t32到t34)。
因此，将电源电平(高电平)输入到所有负沿触发器410的时钟端子CK。然而，在切换控制信号FL的单步脉冲输入之前和之后不能改变负沿触发器410的输出。
然后，当单步脉冲周期消逝(t34)时，再次将前面的触发器410的反相输出NQ输入到时钟端子CK。此时，当前面的触发器410的反相输出NQ处于低电平时，将负沿施加到后面的触发器410的时钟端子CK，因此使后面的触发器410的输出反相。
在图5A中，将第二触发器410的输出从高电平反相为低电平(t34+)。在图5B中，将第二触发器410的输出从低电平反相为高电平，并且同样反相第三触发器410的输出(t34+)。
此外，当将触发器410的输出反相时，如果将反相输出NQ从低电平反相为高电平，那么将后面的触发器410的时钟端子CK拉到高电平，因此没有反相该输出(t34++，图5B中的第三阶段)。
另一方面，当将反相输出NQ从高电平反相为低电平时，将负沿施加到更后面的触发器410的时钟端子CK，因此将后面的触发器410的输出反相(t34++，图5A中的第三状态)。相似地，将反相输出NQ的反相(从H到L)的影响传播到触发器410，在触发器410中将反相输出NQ从低电平反相为高电平。
这样，在触发器410中响应根据切换控制信号SL的计数模式的改变来反相该输出，在每一个触发器410中再次反相该输出，因此恢复了该计数值。
当在上述操作之后再次输入时钟CK0时，对于反相输出NQ的每一个负沿，即，对于非反相输出Q的每一个正沿，在触发器410之间发生状态切换，因此计数器电路400执行向下计数操作(计数值从6到1的周期)。
如上所述，根据依照第一实施例的计数器电路400，在一次强行通过施加有效高电平单步脉冲作为切换控制信号FL来将触发器410的时钟端子拉到高电平后，将在从向上计数切换为向下计数时改变的计数值恢复为模式切换后的状态。当恢复模式切换后的状态时，如果前面的触发器410的反相输出NQ处于低电平，那么反相后面的触发器410的输出，因此恢复了初始计数值。
从而，本质上，维持了计数模式切换之前的计数值。从而，在维持计数值的连续性的同时可能在向上计数之后执行向下计数。
在与向上计数相比的反方向执行向下计数。因此，通过执行向上计数i次，然后执行向下计数j次，能获得减法i-j的结果作为计数器电路400的计数结果。优选地，通过在向上计数和向下计数之间的模式切换获得的该计数值不包括补数值，并且能直接获得减法的结果。
根据异步计数器电路400，可能通过异步计数器直接连续执行向上计数和向下计数，而通过增加简单的开关，这至今是困难的。因为在向上计数和向下计数之间切换时维持切换前的值，所以可能连续地执行向上计数和向下计数或向下计数和向上计数，并能获得向上计数的计数值与向下计数的计数值之间的减法结果。
已经在实例的范围中描述了第一实施例，在该实施例中发生从向上计数到向下计数的切换。如果简单地切换该计数模式，那么当从向下计数切换为向上计数时也不能维持计数值的连续性。在恢复上述模式切换后的初始计数值之前，通过使用切换控制信号FL，一次将触发器410的时钟端子强行拉到高电平，实质上，在计数模式切换前可能维持该计数值，在维持计数值的连续性的同时，可能在向下计数后连续执行向上计数。
此外，甚至当任意组合执行向上计数和向下计数时，可能实行控制，因此在模式切换时恢复初始计数值。
尽管在第一实施例中不检测计数的溢出，但是，使用已知的技术，例如通过增加用于溢出的附加位或通过使用用于进位或借位的位，能容易地实施防溢出测量。
计数器电路结构的第二实施例
图6是表示根据本发明的异步计数器的第二实施例结构的块电路图，与图2中示出的第一实施例的具体块电路图对应。
在第二实施例中，与第一实施例类似，分别在触发器510的相邻对之间提供三输入单输出三值开关522、524和526(全体称为520)，每一个开关根据从控制器(未示出)来的两位控制信号SW1和SW2在三个输入信号之间切换，并且将选择的信号输入到后面的触发器510的时钟端子CK。
每一个三输入单输出三值开关520起到初始值设定处理器的作用，该初始值设定处理器设定模式切换前瞬时的计数值作为初始值，因此模式切换后的计数从初始值开始。
基于正沿而不是负沿来操作每一个触发器510，为了处理沿操作的反相，在触发器510之间提供的每一个三值开关520在三个值之间切换，即，在与触发器510联合的非反相输出Q和反相输出NQ以及接地电平(GND)之间切换。
更具体地，如图6中所示，在根据第二实施例的计数器电路500中，三输入单输出三值开关520分别包括：一对两输入单输出二进制开关532和533、一对两输入单输出二进制开关534和535、以及一对两输入单输出二进制开关536和537。将这些二进制开关全体称为二进制开关530。
与第一实施例中的前面的二进制开关432、434和436相似的每一个在前的二进制开关532、534和536，根据切换控制信号SL，在与触发器510联合的非反相输出Q和反相输NQ之间切换，并且将结果传递与后面的二进制开关533、535或537联合的一个输入端。
每一个随后的二进制开关533、535和537根据切换控制信号FL在从前面的二进制开关532、534或536传递的数据和输入到其它输入端的接地电平之间切换，并且将该结果输入到后面的触发器510的时钟端子CK。就是说，第二实施例与第一实施例不同在于：在三值开关520中随后的二进制开关的输入之一从电源电平改变为接地电平。
每一个前面的二进制开关532、534和536当切换控制信号SL处于高电平时可选择地输出非反相输出Q，而当切换控制信号SL处于低电平时可选择地输出反相输NQ。每一个随后的二进制开关533、535和537当切换控制信号FL处于低电平时可选择地输出与前面二进制开关532、534或536联合的输出，而当切换控制信号FL处于高电平时输出接地电平(低电平)。
计数器电路操作的第二实施例
图7是用于说明根据如图6中所示第二实施例的计数器电路500的操作的时序图。图8A和8B是用于说明第二实施例中触发器510的输出变化的图。
与第一实施例的基于负沿向上计数或向下计数相反，修改了第二实施例，因此基于正沿向上计数或向下计数。基本思路与第一实施例中相同，并且实现的优点也相同。
例如，当切换控制信号SL位于低电平并且切换控制信号FL位于低电平时，每一个前面的二进制开关532、534和536可选择地输出反相输出NQ，并且每一个随后的二进制开关533、535和537可选择地输出前面二进制开关532、534或536的输出。从而，在触发器510的每一相邻对之间，将前面的触发器510的反相输出NQ输入到后面的触发器510的时钟端子CK。
在该布置中，当将时钟CK0输入到第一触发器510的时钟端子时，对于非反相输出Q的每一个负沿，即对于反相输出NQ的每一个正沿，在触发器510之间发生状态切换，因此计数器电路500执行向上计数操作(计数值从0到6的周期)。
在某一周期执行向上计数操作之后，当停止时钟CK0并且将切换控制信号SL从低电平反相成高电平(t40)时，计数器电路500从向上计数模式切换为向下计数模式，并且当恢复时钟CK0时开始向下计数。在该实施例中，在从计数值0执行向上计数到计数值6之后，将切换控制信号SL从低电平切换为高电平。
通过依照t40处的切换控制信号SL切换计数模式，该对二进制开关530选择前面的触发器510的非反相输出Q并且将它输入到后面的触发器510的时钟端子CK。
此时，当前面的触发器510的反相输出NQ位于高电平时，通过切换控制信号SL的切换，将正沿(从L到H)施加在后面的触发器510的时钟端子CK，因此反相后面的触发器510的输出(t40+)。
在图8A中，将第二触发器510的输出从低电平反相为高电平，并且同样反相第三触发器510的输出(t30+)。在图8B中，将第二触发器510的输出从高电平反相为低电平(t30+)。
就是说，该计数值仅在触发器510的随后阶段开始被中断，其中反相输出NQ位于低电平，即，在计数模式切换时非反相输出Q位于高电平。
当反相后面的触发器510的输出时，如果将其非反相输出Q从高电平反相为低电平，那么将更后面的触发器510的时钟端子CK拉到低电平，因此没有反相该输出(t40++，图8A中的第三阶段)。
另一方面，当将非反相输出Q从低电平反相为高电平时，将正沿施加到更后面的触发器510的时钟端子CK，因此将触发器510的输出反相(t40++，图8B中的第三阶段)。
相似地，将非反相输出Q的反相数据(从L到H)的影响传播到触发器510，在触发器510中将非反相输出Q从高电平反相为低电平。在该实例中，如图7中所示计数值从“6”变化到“10”。
就是说，与第一实施例类似，不要采取任何测量，当发生从向上计数到向下计数的切换时，该计数值变中断并且不能维持计数值的连续性。从而，在切换之前和之后维持该计数值的同时不可能连续地执行向上计数和向下计数。
因此，在第二实施例中，在切换用于切换计数模式的切换控制信号SL之后，在将用于向下计数的时钟CK0的正沿输入到第一触发器510之前，将有效高电平单步脉冲施加到随后的二进制开关533、535和537以作为切换控制信号FL(t42到t44)。
因此，将接地电平(低电平)输入到所有正沿触发器510的时钟端子CK。然而，在切换控制信号FL的单步脉冲输入之前和之后不能改变正沿触发器510的输出。
然后，当单步脉冲周期消逝(t44)时，再次将前面的触发器510的非反相输出Q输入到时钟端子CK。此时，如果前面的触发器510的非反相输出Q处于高电平，那么将正沿施加到后面的触发器510的时钟端子CK，因此反相了后面的触发器510的输出。
在图8A中，将第二触发器510的输出从低电平反相为高电平(t44+)。在图8B中，将第二触发器510的输出从高电平反相为低电平，并且同样反相第三触发器510的输出(t44+)。
此外，当将触发器510的输出反相时，如果将其反相输出NQ从高电平反相为低电平，那么将后面的触发器510的时钟端子CK拉到低电平，因此没有反相其输出(t44++，图8B中的第三阶段)。
另一方面，将反相输出NQ从低电平反相为高电平时，将正沿施加到更后面的触发器510的时钟端子CK，因此将后面的触发器510的输出反相(t44++，图8A中的第三状态)。
相似地，将非反相输出Q的反相数据(从L到H)的影响传播到触发器510，在触发器510中将非反相输出Q从高电平反相为低电平。
因此，同样在根据第二实施例的结构中，在触发器510中响应根据切换控制信号SL的计数模式的切换来反相该输出，在每一个触发器510中再次反相该输出，因此恢复了原始的计数值。
当在上述操作之后再次输入时钟CK0时，对于反相输出NQ的每一个负沿，即，对于非反相输出Q的每一个正沿，在触发器510之间发生状态切换，因此计数器电路500执行向下计数操作(计数值6到计数值0的周期)。
如上所述，根据依照第二实施例的计数器电路500，在模式切换后的恢复阶段之前，通过施加有效高电平单步脉冲作为切换控制信号FL，在从向上计数切换为向下计数时改变的计数值将触发器510的时钟端子一次强行拉到低电平。当恢复模式切换后的状态时，如果前面的触发器510的非反相输出Q处于高电平，那么反相后面的触发器510的输出，因此恢复了初始计数值。
因此，本质上，维持了切换计数模式之前的计数值。因此，在维持计数值的连续性的同时可能在向上计数之后执行向下计数。
在与向上计数相比的反方向执行向下计数。因此，通过执行向上计数i次，然后执行向下计数j次，能获得减法i-j的结果作为计数器电路400的计数结果。
已经在实施例的范围中描述了第二实施例，在第二实施例中发生从向上计数到向下计数的切换。如果简单地切换该计数模式，那么当从向下计数切换为向上计数时也不能维持计数值的连续性。在恢复上述模式切换后的初始计数值之前，通过使用切换控制信号FL，一次将触发器510的时钟端子强行拉到低电平，实质上，在计数模式切换前可能维持该计数值，在维持计数值的连续性的同时，可能在向下计数后连续执行向上计数。
此外，甚至当任意组合执行向上计数和向下计数时，可能实行控制，因此在模式切换时恢复初始计数值。
尽管在第二实施例中不检测计数的溢出，但是使用已知的技术，例如通过增加用于溢出的附加位或通过使用用于进位或借位的位，能容易地实施防溢出测量。
计数器电路结构的第三实施例
图9是表示根据本发明的异步计数器的第三实施例结构的块电路图，与图2中示出的第一实施例的具体电路方框图对应。
在根据第三实施例的计数器电路400中，附加地提供了一种布置以用于在根据图2中示出的第一实施例的计数器电路400中切换输入到第一触发器412的时钟端子CK的时钟信号。此外，在作为整体的计数器电路400中，使用时钟CK0作为最小的有效位Q0，并且将作为其它位Qx(在该实施例中Q1到Q4)的触发器410的计数输出移动到比第一实施例高出一位。
更具体地，第三实施例中的计数器电路400包括：将时钟CK0反相的反相器462；以及两输入单输出二进制开关464，其选择时钟CK0或通过反相器462反相的反相时钟NCK0，并且将其输入到第一触发器412的时钟端子CK，即，其切换而不管是否反相时钟CK0。
二进制开关464当切换控制信号SL处于高电平时可选择地输出时钟CK0，而当切换控制信号SL处于低电平时可选择地输出反相时钟NCK0。
计数器电路操作的第三实施例
图10是用于说明根据图9中示出的第三实施例的计数器电路400的操作的时序图。
与第一实施例的基于负沿向上计数或向下计数相反，在第三实施例中，将时钟CK0用作最低有效位Q0。尽管将省略对应于涉及图5A和5B部分的描述，但是基本思路与第一实施例中相同，并且实现相同的优点。
此外，通过使用时钟CK0作为最低有效位Q0，计数位数增加一位，即与第一实施例相比为两倍。此外，因为时钟CK0的高电平和低电平有助于计数值，所以基于时钟CK0的两沿执行计数操作，因此计数操作的速度被加倍。
类似于第二实施例应用到第一实施例，同样通过以触发器510的正沿代替触发器410的负沿也能修改第三实施例，从而基于正沿执行向上计数或者向下计数。
异步计数器的应用
现在，将描述根据本发明实施例的异步计数器应用于电子装置和半导体器件的实例。在实例的范围中将给出下面的描述，在实例中使用CMOS成像器件，该CMOS成像器件是X-Y寻址固态成像器件的实例。假设通过NMOS晶体管来实施CMOS成像器件的全部像素。
然而，这仅仅是例子，这些实施例的应用不限于MOS成像器件。能将下面描述的所有实施例应用于包括单位元件的线或矩阵的用于检测物理量分布的任何半导体器件，其中单位元件对从外部输入的电磁波诸如光或辐射敏感。
固态成像器件结构的第一实施例
图11是表示CMOS固态成像器件(CMOS图像传感器)的结构的示意图，该CMOS固态成像器件是根据本发明第一实施例的半导体器件。该CMOS固态成像器件也是根据本发明一种实施例的电子装置。
固态成像器件1包括像素单元，像素单元中以行和列排列了多个像素(即以两维矩阵形状)，该多个像素中的每个包括输出对应于入射光量的电压信号的感光器元件(其是电荷发生器的例子)。在固态成像器件1中，与各自列联合提供相关复式取样(CDS)处理单元和模数转换器(ADC)。
“与各自列联合提供CDS处理单元和ADC”，它表示基本上平行于这些列的垂直信号线19提供多个CDS处理单元和ADC。当在平面图中看时，可以在像素单元10的一端上关于列方向(在输出侧上，即图11中看在下侧上)提供多个CDS处理单元和ADC两者，或者分别关于该列方向单独地在像素单元的一端(在输出侧上，即在图11中看到的下侧)和另一端(如图11中看到的上侧)提供。在后者的情况中，优选地，在两端上单独地提供关于水平方向执行水平扫描的水平扫描单元，因此水平扫描单元彼此独立操作。
在典型的实例中，其中与各自列联合提供CDS处理单元和ADC，在成像单元的输出侧提供的被称为列区域的区域内，与各自列联合提供CDS处理单元和ADC，并且连续地将信号读出到输出侧。就是说，该排列是基于列的排列。不限于基于列的排列，可以与每组(比如两条)相邻垂直信号线19(列)联合提供CDS处理单元和ADC，或者可以与各组每N(N是正整数，有(N-1)条插入线)条垂直信号线19(列)联合提供CDS处理单元和ADC。
根据除了基于列排列的上述排列，多条垂直信号线19(列)共用CDS处理单元和ADC，因此提供一种切换电路，该切换电路为多列将像素单元10提供的像素信号提供给CDS处理单元和ADC。依据下游执行的处理，例如必须提供保存输出信号的存储器。
在任何情况中，通过为多条垂直信号线19(列)提供CDS处理单元和ADC，因此在读取像素信号后以逐列为基础执行像素信号处理，与其中在单独的单元像素里执行类似像素处理的排列相比，简化了每个单元像素的构造。这使得图像传感器具有数量增加的像素，能以减小的尺寸实施，并且以更低的成本制造。
此外，可能通过与各自列联合提供的多个信号处理器同时处理一条线的像素信号。这使得信号处理器以比通过CDS处理单元和ADC在该器件的输出电路或外部执行处理更低的速度操作。这在功耗、带宽特性、噪音等方面是有利的。换言之，当功耗和带宽特性相等时，允许该传感器整体高速操作。
在基于列排列的情况中，可以低速操作。这在功耗、带宽特性、噪音等方面是有利的。同样有利地，不需要切换电路。除非另有指定，将在下面基于列排列的范围描述这些实施例。
如图11中所示，根据第一实施例的固态成像器件1包括：像素单元(成像单元)10，其中以行和列排列多个单元像素3；外部提供给像素单元10的驱动控制器7；列处理器26；参考信号发生器27，用于将AD转换用的参考电压提供给列处理器26；以及输出电路28。
如需要时，列处理器26的上游或下游可以在其中提供有列处理器26的相同半导体区域中提供用于放大信号的自动增益控制(AGC)电路。当在列处理器26上游运用AGC时，执行模拟放大。当在列处理器26下游运用AGC时，执行数字放大。因为当简单放大n位数字数据时将损坏信号电平，因此优选地，在转换成数字信号之前执行模拟放大。
驱动控制器7实行控制以用于连续读取像素单元10的信号。例如，驱动控制器7包括：水平扫描电路(列扫描电路)12，控制列寻址和列扫描；垂直扫描电路(行扫描电路)14，控制行寻址和行扫描；以及通信与定时控制器20，其产生内部时钟。
固态成像器件1可包括：时钟转换器23，其是产生比输入时钟更高频率的时钟脉冲的高速时钟发生器的实例，如邻近通信与定时控制器20用虚线表示。固态成像器件1的端子5a接收主时钟CLK0的输入。主时钟CLK0具有作为各种驱动脉冲的基础的脉冲，用于从像素单元10到列处理器26捕获将处理的模拟像素信号。
通过使用发源于时钟转换器23产生的高速时钟的信号，能快速执行操作诸如AD转换。此外，使用高速时钟能执行需要高速计算的运动选取或压缩。而且，可能使得从列处理器26输出的并行数据连续并将连续的视频数据D1输出到该器件的外部。因此，该排列使得以小于AD转换获得的数据位数的多个端子高速输出。
时钟转换器23包括乘法器电路23a，该乘法电路23a产生具有比输入时钟频率快的时钟频率的脉冲。时钟转换器23从通信与定时控制器20接收低速时钟CLK2，并从中产生两倍频率或更高频率的时钟。时钟转换器的乘法器电路23a是k1乘法器电路，其中k1表示低速时钟CLK2的频率的倍数，并且能通过使用各种已知的电路实施它。
尽管在图11中为了简化省略了一些行和列，但实际上在每行和每列上排列了数十到数千个单元像素3。通常每一个单元像素3包括：作为感光器元件(电荷发生器)的光电二极管、和具有放大半导体器件(例如晶体管)的内部像素放大器(intra-pixelamp)。
例如通过浮点扩散放大(amp)实施该内部像素放大。例如，可以使用包括与电荷发生器有关的四个晶体管的放大器，即：读选择晶体管，其是电荷读取器(传输门/读逻辑门)的例子；复位晶体管，其是复位门的例子；垂直选择晶体管；以及源跟随器放大晶体管，其是用于检测浮点扩散的电势变化的检测器例子。该布置在CMOS传感器中是典型的。
可替换地，如日本专利No.2708455中描述的，可以使用包括三个晶体管的布置，即，放大晶体管，用于放大对应于电荷发生器产生的信号电荷的信号电压，连接到漏极线(DRN)；复位晶体管，用于复位电荷发生器；经由传输线(TRF)由纵向移动寄存器扫描的读取选择晶体管(传输门)。
与驱动控制器7的其它元件一样，提供水平扫描电路12、垂直扫描电路14以及通信与定时控制器20。水平扫描电路12起到用于从列处理器26读取计数值的读取扫描器的作用。驱动控制器7的这些元件与像素单元10一起通过使用用于制造半导体集成电路的技术在单晶硅或类似物的半导体区域里形成，形成固态成像器件，这是半导体系统的实例。
将单元像素3经由用于行选择的行控制线15连接到垂直扫描电路14，并且将单元像素3经由垂直信号线19连接到列处理器26，在列处理器26中为各自列提供列AD电路25。行控制线15通常指从垂直扫描电路14进入像素的线。
水平扫描电路12和垂直扫描电路14分别包括解码器，因此响应从通信与定时控制器20提供的控制信号CN1和CN2以开始移动操作(扫描)。这样，行控制线15包括用于传输各种脉冲信号的线以驱动单元像素3(例如，复位脉冲RST、传输脉冲TRF和DRN控制脉冲DRN)。
尽管未示出，但是通信与定时控制器20包括：对应于时间发生器(读寻址控制器的实例)的功能块，其在特定定时提供用于这些元件操作所需的时钟和脉冲信号；以及对应于通信接口的功能块，其经由端子5a接收主时钟CLK0，并且经由端子5b接收指示操作模式和类似物的数据DATA，其还输出包括固态成像器件1的信息的数据。
例如，通信与定时控制器20将水平寻址信号输出到水平解码器12a，并将垂直寻址信号输出到垂直解码器14a，因此各自的解码器12a和14a选择相应的行和列。
因为以两维矩阵形状排列单元像素3，所以以逐行为基础(以列并行方式)访问并捕获通过像素信号发生器5产生的并且经由垂直信号线在列方向上输出的模拟像素信号，即，执行垂直扫描读取。然后在行方向上，即这些列的阵列方向上，执行访问以将像素信号(在该实施例中为数字化的像素数据)读到输出侧，即执行了水平扫描读取。这用于提高读取像素信号或像素数据的速度。显然，不限于扫描读取，仅通过随机访问，即通过直接指定将读取的单元像素3的地址，就可以读取需要的单元像素3的信息。
此外，在该实施例中，通信与定时控制器20将与经由端子5a输入的主时钟CLK0相同频率的时钟CLK1、具有一半频率的时钟或者具有进一步被分割的频率的低速时钟提供给器件中的这些元件，例如水平扫描电路12、垂直扫描电路14或者列处理器26。下文中，一般将具有一半频率的时钟以及具有甚至更低频率的时钟称为低速时钟CLK2。
垂直扫描电路14选择一行像素单元10并且为该行提供需要的脉冲。例如，垂直扫描电路14包括：垂直解码器14a，用于在垂直方向上定义将被读取的行(即用于选择一行像素单元10)；以及垂直驱动电路14，其用于在垂直解码器14a定义的读取行地址上、通过提供脉冲于此来驱动单元像素3的行控制线15。除了用于读取信号的行，垂直解码器14a同样选择用于电子快门或类似物的行。
与低速时钟CLK2同步的水平扫描电路12连续选择列处理器26的列AD电路25，将列AD电路25的信号引导到水平信号线(水平输出线)18。例如，水平扫描电路12包括：水平解码器12a，用于在水平方向上定义将被读取的列(用于在列处理器26中选择单独的列AD电路25)；以及水平驱动电路12b，其用于根据水平解码器12a定义的读取地址将列处理器26的信号引导到水平信号线18。水平信号线18的数量对应于列AD电路25处理的信号位数n(n是正整数)。例如，如果n是十，那么相应位数n提供十条水平信号线18。
在如上构成的固态成像器件1中，将从单元像素3输出的像素信号经由垂直信号线19以逐列为基础提供给列处理器26的列AD电路25。
列处理器26的每一个列AD电路25接收一条线的像素信号并且处理这些信号。例如每一个列AD电路25包括模数转换器(ADC)，该模数转换器(ADC)基于低速时钟CLK2将模拟信号转换成例如10位的数字数据。
尽管将在后面详细描述ADC的构造，但是当将斜坡参考信号(参考电压)RAMP提供给电压比较器时，开始基于时钟信号的计数，并且直到获得脉冲信号为止，才比较经由垂直信号线19输入的模拟像素信号和参考信号RAMP以执行计数，从而执行AD转换。
此时，通过合适地配置该电路，能与AD转换一起计算关于经由垂直信号线19输入的电压模式像素信号、在复位像素之前瞬时的信号电平之差(噪音电平)和对应接收光量的真信号电平Vsig。这样，可能去除称为固定图案噪音(FPN)的噪音分量或复位噪音。
把被列AD电路25数字化的像素数据经由水平选择开关(未示出)传输到水平信号线18，其中根据从水平扫描电路12提供的水平选择信号驱动该水平选择开关，然后将该像素数据输入到输出电路28。位数不限于10，可以小于10(例如8)或大于10(例如14)。
根据上述构造，包括作为电荷发生器的感光器元件矩阵的像素单元10以逐行为基础连续输出各自列的像素信号。然后，对于整个像素单元10，呈现帧图像比如对应于像素单元10中的感光器矩阵的图像作为一组像素信号。
参考信号发生器和列AD电路的详述
参考信号发生器27包括数模转换器(DAC)27。与计数时钟CK0同步，参考信号发生器27基于从通信与定时控制器20来的控制数据CN4产生梯状斜坡波形，并且将作为用于AD转换(ADC参考信号)的参考电压的斜坡波形提供给列处理器26的单独的列AD电路25。尽管未示出，但优选提供用于去除噪音的滤波器。
通过基于从时钟转换器23提供的高速时钟产生锯齿形梯状波，例如通过乘法器电路产生的增倍时钟，可能引起该波变化快于基于经由端子5a输入的主时钟CLK0产生该波的情况。
从通信与定时控制器提供给参考信号发生器27的DAC27a的控制数据CN4导致数字数据关于时间的变化率为常数，因此斜坡电压关于每一个比较操作具有相同的梯度(变化率)。例如在每一单位时间计数值变化1。
每一个列AD电路25包括：电压比较器252，其比较参考信号发生器27的DAC27a产生的参考信号RAMP和经由用于每一条行控制线15(H0、H1、...)的垂直信号线19(V0、V1、...)从单元像素3获得的模拟像素信号；以及计数器254，其为完成电压比较器252的比较操作计算时间并且保持该结果。因此列AD电路25具有n位AD转换功能。
通信与定时控制器20起到控制器的作用，该控制器根据电压比较器252是与像素信号的复位分量ΔV还是与像素信号的信号分量Vsig进行比较操作来通过计数器254切换计数模式。将用于指示计数器254是以向上计数模式操作还是以向下计数模式操作的控制信号CN5从通信与定时控制器20输入到每一个列AD电路25的计数器254。
除了时钟CK0，将用于指示计数器254是以向下计数模式还是以向上计数模式操作的切换控制信号SL和用于在计数模式切换时维持计数值的连续性的切换控制信号FL从通信与定时控制器20输入到每一个列AD电路的计数器254。
电压比较器252的一个输入端RAMP通常与其它电压比较器252的输入端RAMP一起接收参考信号发生器27产生的梯状参考信号RAMP的输入。将电压比较器的其它输入端分别连接到联合的列的垂直信号线19，因此能单独地从像素单元10输入像素信号。将从电压比较器252输出的信号提供给计数器254。
通常与其它计数器254的时钟端子CK一起，将计数时钟CK0从通信与定时控制器20输入到该计数器254的时钟端子CK。
尽管计数器254的构造没有示出，但是如图21中所示能通过将由锁存器形成的数据存储单元255的布线改变成用于异步计数器的布线来实施计数器254，并且该计数器254基于单一的计数时钟CK0的输入在内部执行计数。类似于梯状电压波形，基于从时钟转换器23提供的高速时钟(例如增倍时钟)产生计数时钟CK0，因此该计数时钟CK0能快于经由端子5a输入的主时钟CLK0。
通过n个锁存器的组合能实施n位计数器254，因此与图21中所示的由n个锁存器的2条线形成的数字存储单元255相比电路规模减到一半。此外，不需要计数器24，因此与图21中示出的排列相比总体尺寸变得相当紧凑。
如将在后面详细描述的，在第一实施例中的计数器254使用不考虑计数模式的公共上/下计数器(U/DCNT)，并且其能在向下计数操作和向上计数模式操作之间切换(即交替地)。
此外，在第一实施例中的计数器254使用用于根据计数时钟CK0异步地输出计数值的异步计数器。更具体地，将根据参考图1至图4描述的第一实施例的计数器电路400用作基本元件。
在异步计数器的情况中，通过计数时钟CK0限制所有触发器(计数器的元件)的操作。另一方面，在异步计数器的情况中，仅仅由第一触发器(计数器的元件)的限制频率确定操作限制频率。因此，当需要在高频率下操作时，优选使用异步计数器作为计数器254。
该计数器254经由控制线12c从水平扫描电路12接收控制信号。计数器254具有用于保持计数结果的锁存器功能，并且它保持计数输出值直到经由控制线12c接收控制脉冲的指示。
如早前所述，为各自垂直信号线19(V0、V1、...)提供如上所述构造的列AD电路25，以形成列处理器26，其是列并行ADC块。
将单独的列AD电路25的输出连接到水平信号线18。如早前所述，水平信号线18包括对应于列AD电路25的位宽的n位信号线。将水平信号线18经由与各自输出线关联的n个读出电路(未示出)连接到输出电路28。
在上述结构中，列AD电路25在像素信号读取期间执行计数，在特定时间输出计数结果。就是说，首先，电压比较器252比较从参考信号发生器27提供的斜坡波形电压和经由垂直信号线19输入的像素信号电压。当这些电压相等时，反相电压比较器252的输出(在该实施例中从H电平变化为L电平)。
计数器254与参考信号发生器27产生的斜坡波形电压同步地开始以向下计数模式或向上计数模式计数。当通知计数器254反相比较器252的输出时，计数器254停止计数，并且锁存当前计数值作为像素数据，从而完成AD转换。
然后，根据在特定时间经由控制线12c从水平扫描电路12输入的水平选择信号CH(i)，计数器254通过移动操作经由输出端子5c输出连续存储到列处理器26外部、或像素单元10的芯片外部的像素数据。
尽管由于这些电路与本实施例的描述不直接相关而未示出它们，但固态成像器件1可包括其它各种信号处理电路。
计数器的第一实例结构
图12是表示计数器254的第一实例结构的块电路图。在第一实例中，异步计数器的基本结构与根据参考图1到4描述的第一实施例的计数器电路400相同。然而，另外提供一种门电路，该门电路基于电压比较器252的比较结果控制时钟信号输入到依据图2中示出的第一实施例的计数器电路400中的第一触发器412的时钟端子CK。
更具体地，第一实例中的计数器254包括两输入“与”门472，该两输入“与”门472的输出连接到第一触发器412的时钟端子。该“与”门472的一个输入端接收电压比较器252的比较结果的输入，并且另一输入端从通信与定时控制器20接收计数器时钟CK0的输入。
因此，输入到第一触发器412的时钟端子的时钟是电压比较器252的输出与计数器时钟CK0的逻辑积(“与”)。因此，可能依照电压比较器252的比较周期执行计数。
更具体地，为了激活参考信号发生器27产生参考信号RAMP，通信与定时控制器20将控制数据CN4和计数时钟CK0提供给参考信号发生器27。参考信号发生器27依照控制数据CN4与计数时钟CK0同步地从初始值开始计数，并且通过在每一个时钟周期中减少预定步长的电压来产生梯状斜坡波形，将结果参考信号RAMP提供给电压比较器252。
电压比较器252搜索下述点：斜坡波形参考信号RAMP匹配对应于单元像素3的像素信号的参考分量或信号分量的电压，并且当找到该匹配点时将其输出拉到低电平。
计数器254通常接收提供给参考信号发生器27的计数器时钟CK0。“与”门262通过从电压比较器252提供的比较输出来门控计数器时钟CK0。
因此，当用于比较的参考信号RAMP变得小于对应于像素信号的参考分量或信号分量的电压时，停止给异步计数器400的第一触发器412提供计数时钟，因此进一步停止执行计数。这样，最终写入每一个触发器410的值是表示对应于像素信号的参考分量或信号分量的电压的数字值。
就是说，从产生用于电压比较器252比较的斜坡波形参考信号RAMP到参考信号RAMP匹配像素信号的参考分量或信号分量时为止，计数器254基于计数时钟CK0执行计数，因此获得对应于参考分量或信号分量振幅的数字数据。
计数器第二实例结构
图13A是表示计数器254的第二实例结构的块电路图，以及图13B是用于说明其操作的时序图。在第二实例中，类似于第一实例，异步计数器的基本结构与依据图2中示出的第一实施例的计数器电路400相同。然而，另外在“与”门472的前面阶段提供正沿D触发器474和延迟电路476，其中“与”门472控制时钟信号输入到第一触发器412的时钟端子CK。
如图13B中所示，对于延迟电路476来说，足够延迟从通信与定时控制器20提供的计数器时钟CK0预定周期(例如一个时钟周期)。能通过各种已知的电路结构例如通过使用门延迟实施该延迟电路476。
D触发器474的D输入端接收电压比较器252的比较结果。D触发器474的时钟端子CK接收从通信与定时控制器20来的计数器时钟CK0。将D触发器474的非反相输出Q输入到“与”门472的一个输入端。因此D触发器474与计数器时钟CK0的上升沿同步地输出电压比较器252的输出。
“与”门472的另一输入端经由延迟电路476从通信与定时控制器20接收计数器时钟CK0。将“与”门472的输出连接到第一触发器412的时钟端子。
在第一实例结构中，使用“与”门472作为控制时钟信号输入到第一触发器412的时钟端子CK的功能元件。然而，当使用这种简单的“与”门时，将产生由于时间偏移引起的低频干扰(glitch)或其它噪音、或类似物。
相反，如在第二实例中，在使比较器与计数器时钟CK0的沿(在该实例中为上升沿)同步输出的同时，取得逻辑积(“与”)，能通过第一触发器412的时钟端子与计数器时钟CK0同步地捕获电压比较器252的比较结果。因为减轻了低频干扰(glitch)的影响或类似物，所以这是有利的。
尽管使用依据图2中示出的第一实施例的计数器电路400作为图12和图13中示出的计数器254中的异步计数器的基本结构，但是，根据第二和第三实施例能通过使用计数器电路400和500容易地实施类似的向上/向下计数器。
操作固态成像器件的第一实施例
图14是用于说明根据图11中示出的第一实施例的固态成像器件1中的列AD电路25的操作的图。作为用于将像素单元10的单元像素3读出的模拟像素信号转换成数字信号的机构，例如，在以特定斜率下降的斜坡波形参考信号RAMP匹配从单元像素3来的像素信号中的参考分量或信号分量的电压的点处。然后，在产生用于比较的参考信号RAMP的时和对应于像素信号中的参考分量或信号分量匹配该参考信号的时之间，基于计数时钟执行计数，因此获得对应于参考分量或信号分量振幅的计数值。
在从垂直信号线19输出的像素信号中，包括像素信号噪音的信号分量Vsig在用作参考分量的复位分量ΔV之后出现。当对于参考分量(复位分量ΔV)执行第一迭代时，对于包括信号分量Vsig外加参考分量(复位分量/ΔV)的信号执行第二迭代。现在，将更具体地描述该操作。
对于读取的第一迭代，通信与定时控制器20复位计数器254的计数值为初始值“0”，并且通过将切换控制信号SL拉到低电平使得计数器254进入向下计数模式。当从任意行Hx上的单元像素3读取到垂直信号线19(V0，V1，...)的第一迭代变得稳定时，通信与定时控制器20将用于产生参考信号RAMP的控制数据CN4提供给参考信号发生器27。
响应于控制数据CN4，参考信号发生器27将临时以斜坡状方式变化的斜坡波形作为比较电压输入到电压比较器252的一个输入端RAMP。电压比较器252比较该RAMP波形比较电压与从像素单元10提供的垂直信号线19(Vx)的像素信号电压。
为了通过每行提供的计数器254测量电压比较器252的比较时间，输入参考信号RAMP到电压比较器252的输入端RAMP的同时，与参考信号发生器27产生的斜坡波形电压(t10)同步，将计数时钟CK0从通信与定时控制器20输入到计数器254的时钟端子，并且从初始值“0”开始向下计数以作为第一计数操作。即朝着负方向开始计数。
电压比较器252比较从参考信号发生器27提供的斜坡参考信号RAMP和经由垂直信号线19输入的像素信号电压Vx。并且当这些电压变得相等时(t12)，将其输出从H电平切换成L电平。即电压比较器252比较对应于复位分量Vrst的信号电压和参考信号RAMP，并且在对应于复位分量Vrst振幅的时间消逝之后产生有效低(L)脉冲信号，输出该脉冲信号到计数器254。
响应于该脉冲信号，在电压比较器252输出反相的同时计数器254基本上停止计数，并且锁存当前计数值作为像素数据，从而完成AD转换(t12)。就是说，在提供给电压比较器252的斜坡参考信号RAMP的产生时间处，计数器254开始向下计数，并且基于时钟CK0继续计数直到通过比较获得有效的低(L)脉冲信号，从而获得对应于复位分量Vrst的振幅的计数值。
当预定的向下计数周期消逝时(t14)，通信与定时控制器20停止给电压比较器252提供控制数据并且停止给计数器254提供计数时钟CK0。因此，电压比较器252停止产生斜坡参考信号RAMP。
在读取的第一迭代中，通过电压比较器检测在像素信号电压Vx中的复位电平Vrst来执行计数，即读取单元像素3的复位分量ΔV。
在复位分量ΔV中，包括作为偏移的在电压像素3之中变化的噪音。然而通常复位分量ΔV的变化是小的，并且复位电平Vrst对于所有的像素来说基本上是相同的，因此在任意垂直信号线19上的复位分量ΔV的输出值基本上是已知的。
因此，在读取复位分量ΔV的第一操作中，可能通过调整斜坡电压缩短向下计数周期(t10到t14的比较周期)。在该实施例中，用于比较复位分量ΔV的最大周期是对应于7位(128时钟周期)的计数周期。
在第二读取操作中，除了复位分量ΔV，还为每一个单元像素3读取对应于入射光量的信号分量Vsig，并且执行如第一读取操作的相同操作。更具体地，通信与定时控制器2首先将切换控制信号SL拉到高电平，从而计数器254进入向上计数模式(t16)。
如早前所述，当在向下计数模式到向下计数模式之间的切换发生时，计数值中断，不能维持计数值的连续性。就是说，在该切换之前和之后维持计数值的同时不可能执行向下计数和向上计数。
因此，在提供用于开始比较的计数时钟CK0和以向上计数模式计数之前，将有效高电平单步脉冲提供给计数器254作为切换控制信号FL(t17到t18)。因此，一次强行将构成异步计数器254的触发器410的时钟端子用脉冲输送到高电平，然后将该时钟端子返回到模式切换后的状态。因此，如早前所述，在从向下计数切换为向上计数的同时改变的计数值被恢复为初始计数值。
然后，当从任意线Hx的单元像素3读取到到垂直信号线19(V0、V1、...)的第二操作变得稳定时，通信与定时控制器20将用于产生参考信号RAMP的控制数据CN4与时钟CK0一起提供给参考信号发生器27。
响应于控制数据CN4，参考信号发生器27将临时以斜坡状方式变化的斜坡波形作为比较电压输入到电压比较器252的一个输入端RAMP。电压比较器252比较该斜坡波形比较电压(参考信号RAMP)和从像素单元10提供的任意垂直信号线19(Vx)的像素信号电压。
为了通过每行提供的计数器254测量电压比较器252的比较时间，输入参考信号RAMP到电压比较器252的输入端RAMP的同时，与参考信号发生器27产生的斜坡波形电压(t20)同步，通信与定时控制器20将计数时钟CK0输入到计数器254的时钟端子。然后，如第二计数操作，与第一计数操作相反，并且从对应于第一读取操作中获得的单元像素3的复位分量ΔV的计数值开始向上计数，即朝着正方向开始计数。
电压比较器252比较经由垂直信号线19输入的像素信号电压Vx和从参考信号发生器27提供的斜坡参考信号RAMP。当这些电压变得相等时，电压比较器252将其输出从H电平反相成L电平(t22)。即电压比较器252比较对应于信号分量Vsig的电压信号和参考信号RAMP，在对应于信号分量Vsig振幅的时间消逝之后产生有效低(L)脉冲信号，并将该脉冲信号提供给计数器254。
在电压比较器252输出反相的同时计数器254基本上停止计数，并且锁存当前计数值作为像素数据，从而完成AD转换(t22)。即，当开始产生提供给电压比较器252的斜坡参考信号RAMP时，计数器254开始向下计数，并且基于时钟CK0继续计数直到通过比较获得有效的低(L)脉冲信号，因此获得对应于信号分量Vsig的振幅的计数值。
当预定的向下计数周期消逝时(t24)，通信与定时控制器20停止给电压比较器252提供控制数据并且停止给计数器254提供计数时钟CK0。因此，电压比较器252停止产生斜坡参考信号RAMP。
在第二读取操作中，在通过电压比较器252检测像素信号电压Vx的信号分量Vsig的同时执行计数，从而读取单元像素3的信号分量Vsig。
在该实施例中，计数器254在第一读取操作中执行向下计数并且在第二读取操作中执行向上计数。因此计数器254根据下面的表达式(1)自动执行减法，并依照减法结果保持计数值。
(第二比较周期中的计数值)-(第一比较周期中的计数值)(1)
表达式(1)能被重新整理为表达式(2)，因此计数器254保持的计数值对应于信号分量Vsig。
(第二比较周期)-(第一比较周期)＝(信号分量Vsig+复位分量ΔV+列AD电路25的偏置分量)-(复位分量ΔV+列AD电路25的偏置分量)＝(信号分量Vsig)(2)
即如上所述，通过在计数器254中的经由这两次读取和计数操作的减法，即在第一读取操作中向下计数和在第二读取操作中向上计数，能为每一个单元像素3去除包括变化的复位分量ΔV，并能为每一个列AD电路25去除偏移分量。因此，通过简单的结构仅能为每一个单元像素3提取对应于入射光量的信号分量Vsig。此时，有利地还能去除复位噪音。
因此，该实施例中的列AD电路25作为相关复式取样(CDS)处理单元，也作为将模拟像素信号转换为数字像素数据的AD转换器。
此外，因为通过根据表达式(2)的计数值表示的像素数据代表正信号电压，所以不需要求求补操作，因此与现有系统的兼容性高。
在第二读取操作中，读取对应于入射光量的信号分量Vsig。这样，为了可以在大范围中确定光量，考虑到改变提供给电压比较器252的斜坡电压，必须提供长周期的的向上计数周期(t20到t24，比较)。
因此，在该实施例中，选择用于比较信号分量Vsig的最大周期为对应于10位(1024时钟周期)的计数周期。即，用于比较复位分量ΔV(参考分量)的最大周期被选择为短于用于比较信号分量Vsig的最大周期。而不是选择比较的相同最大周期，即AD转换的最大周期，对于复位分量ΔV(参考分量)和信号分量Vsig，用于复位分量ΔV(参考分量)的AD转换的最大周期被选择为短于用于信号分量Vsig的最大周期，因此，越过两次迭代的总AD转换周期变得更短。
在这种情况下，在第一迭代和第二迭代之间比较位数不同。然而，通过将控制数据从通信与定时控制器20提供给参考信号发生器并使得参考信号发生器27基于该控制数据产生斜坡电压，维持该斜坡电压的斜率，即参考信号RAMP的变化率，在第一迭代和第二迭代之间相同。因为通过数字控制产生斜坡电压，所以容易在第一迭代和第二迭代之间维持斜坡电压的相同斜率。因此，可能平衡AD转换的精度，使得通过向上/向下计数器获得根据表达式(1)的减法的正确结果。
在完成第二计数操作后的特定时间(t28)处，通信与定时控制器20指示生平扫描电路12读取像素数据，响应于该指示，水平扫描电路12连续地移动经由控制线12c提供给计数器254的水平选择信号CH(i)。
因此，将计数器254根据表达式(2)保持的计数值，即通过n位数字数据表示的像素数据，经由n条水平信号线18连续地从输出端5c输出到列处理器26的外部或输出到包括像素单元10的芯片的外部。然后，为每一行重复类似操作，因此获得表示二维图像的视频数据D1。
如上所述，根据第一实施例的固态成像器件，在向上/向下计数器的切换处理模式的同时使用异步向上/向下计数器来执行两个计数操作。此外，在包括单元像素3的矩阵的排列中，提供列并行AD电路，即为各自列提供列AD电路25。
因为使用异步计数器，所以限制操作频率仅仅通过第一触发器的限制频率确定，所以可以高速操作。甚至当通过在两次迭代中执行AD转换将参考分量和信号分量之间的差信号分量转换成数字数据时，总体上能快速地执行AD转换。并且能缩短该AD转换周期。
此外，可能为每一列直接从信号分量中减去参考分量(复位分量)以作为第二计数操作的结果。因此，能通过该计数器的锁存功能实施用于保持与该参考分量和该信号分量关联的计数结果的存储器。因此，不需要分离于该计数器提供用于保持通过AD转换获得的数据的专用存储器。
此外，不需要用于从信号分量减去参考分量的专用减法器。因此，与相关技术相比，能减小电路规模或电路面积。而且，能避免噪音增加、电流增加或功耗增加。
此外，因为列AD电路包括比较器和计数器，不考虑位数，所以能通过用于计数器操作的单一计数时钟和用于切换计数模式的控制线控制计数。因此，不需要在相关技术中需要的用于将计数器的计数值引导到存储器的信号线。这用作避免噪音增加或功耗增加。
即，在相同芯片上具有AD转换器的固态成像器件1中，通过一对电压比较器252和计数器254实施用作AD转换器的列AD电路25，该计数器254组合执行向下计数和向上计数，将经受处理的信号的基本分量(在该实施例中为复位分量)和信号分量之差转换成数字数据。这用作避免关于电路规模、电路面积、功耗、用于与其它功能单元连接的引线数、或与这些引线关联的噪声或电流消耗的问题。
固态成像器构造的第二实施例
图15是表示根据本发明第二实施例的CMOS固态成像器件(CMOS图像传感器)的构造的示意图。在根据第二实施例的固态成像器件1中，与根据第一实施例的固态成像器件1相比，修改了列AD电路25的构造。
在第二实施例中的列AD电路25中，在计数器254的后面阶段，提供了起到用于保持计数器254的计数结果的n位存储器作用的数据存储单元256，以及在计数器254和数据存储单元256之间安装的开关258。
通常与其它列的开关258一起，该开关258在特定时间从通信与定时控制器20接收存储器传输指示脉冲CN8作为控制脉冲。一旦接收存储器传输指示脉冲CN8，开关258把联合的计数器254的计数值传输给数据存储单元256。数据存储单元256存储传输的该计数值。
于特定时间在数据存储单元256中存储计数器254的该计数值的方案不限于在它们之间提供开关258。例如，在通过存储器传输指脉冲CN8控制计数器254的输出使能端的同时，可以将计数器254和数据存储单元256直接互相连接。可替换地，可以使用存储器传输指脉冲CN8作为锁存时钟，该锁存时钟为数据存储单元256确定时间以捕获数据。
数据存储单元256经由控制线12c从水平扫描电路接收控制脉冲。数据存储单元256存储从计数器254接收的计数值直到经由控制线12c接收控制脉冲的指示。
水平扫描电路12具有读取扫描器的功能，该读取扫描器与各自的电压比较器252和执行它们各自操作的列处理器26的计数器254同步地读取各自的数据存储单元256保持的计数值。
根据上述第二实施例的结构，可能将计数器254保持的计数结果传输到数据存储单元256。因此，可能通过计数器254(即AD转换)控制计数，并且读取该计数结果到水平信号线18的操作彼此独立。这使得AD转换和读取信号到外部的操作同时通过流水线操作执行。
操作固态成像器件的操作的第二实施例
图16是用于说明根据图15中示出的第二实施例的固态成像器件1中的列AD电路25的操作时序图。以与第一实施例中相同的方式执行列AD电路25中的AD转换，因此将省略其详细描述。
在第二实施例中，给第一实施例的构造增加数据存储单元256。包括AD转换的基本操作与第一实施例中的基本操作相同。然而，在计数器254的操作(t30)之前，基于从通信与定时控制器20来的存储器传输指示脉冲CN8，将与前面行Hx-1关联的计数结果传输到数据存储单元256。
根据第一实施例，可能仅在完成第二读取操作(即，AD转换)之后输出像素数据到列处理器26外部，因此限制了读取操作。相反，根据第二实施例，将表示前面的减法结果的计数值在第一读取操作(AD转换)之前传输到数据存储单元256，因此不限制读取操作。
因此，能同时执行经由水平信号线18从数据存储单元256输出信号到外部的操作和从当前行Hx读取并通过计数器254计数的操作，这允许更有效的信号输出。
尽管已经在上面描述了本发明的这些实施例，但是本发明的范围不限于这些实施例。在不脱离本发明的精神范围内，这些实施例的各种修改或改进是可能的，并且这些修改和改进包括在本发明的范围里。
上述的这些实施例不意图限制这些权利要求，并且不需要这些实施例的全部特征。上述的这些实施例包括发明的各种阶段，并且能通过适当组合所述的这些特征来提取本发明的各方面。即使去掉这些实施例的一些特征，只要还能实现类似优点，就能提取包括剩下特征的装置来作为本发明的一方面。
例如，在上述这些实施例中，为了将在切换计数模式时改变的计数值恢复到初始计数值，一次强迫地将作为计数器基本元件的触发器(锁存器)的时钟端子拉到高电平(在负沿的情况下)或低电平(在正沿的情况下)，然后返回到模式切换后的状态。然而，将在切换计数模式时改变的计数值恢复到初始计数值的设计不限于上述设计。
图17表示用于将在切换计数模式时中断的计数值恢复到初始计数值的另一实例排列。作为异步计数器的基本结构，配置计数器电路600，因此使用已知的技术能装载任意的初始值。
例如，计数器电路600包括触发器610和锁存器620。图17中示出的该实例处理4位数据。
将构成异步计数器电路600的触发器610的反相输出NQn连接到触发器610的D端(D0到D3)。此外，将构成异步计数器电路600的触发器610的非反相输出Qn输入到锁存器620(图17中的四个锁存器)的D端(D0到D3)。将锁存器620的非反相输出输入到联合的触发器610的数据设定端Din0到Din3。
基于关联的时钟CKx，通过锁存器620(图17中的四个锁存器)锁存构成异步计数器的触发器610的非反相输出Qn，因此存储前面一个时钟周期的状态。关联的时钟CKx指输入到单独的触发器610的时钟端子的时钟。依据计数模式，使用前面的触发器的非反相输出或反相输出。
由切换控制信号SL切换计数模式后，通过将切换控制信号FL输入到触发器610的载入端LD，将锁存器620保持的数据写入触发器610，即设置初始值。因此，将在改变该计数值之前的瞬时计数值在切换计数模式时设定到触发器610。即在切换计数模式时将在改变该计数值之前的瞬时计数值恢复。因此，能维持在切换计数模式之前的计数值，因此在模式切换后维持计数值的连续性的同时，可能继续计数。
因此，可能直接从信号分量中减去参考分量，因此不需要用于从信号分量中减去参考分量的专用减法器电路。此外，不需要将数据传输到减法器。这用作避免噪音增加、电流增加、或功耗增加。
此外，尽管在上述这些实施例中使用沿触发的触发器，但可替换地，可以使用电平触发的触发器。
此外，尽管在上述实施例中为每一列提供包括电压比较器252和计数器254的列AD电路25并且以逐列为基础将信号转换成数字数据，但是不限于上述排列，对于多个列，可以将用于在这些列中切换的切换电路提供给单一的列AD电路25。
此外，尽管在像素单元10的读取侧上提供的列区域里实施AD转换功能，但是也可以在其它区域实施AD转换功能。例如输出模拟形式的像素信号到水平信号线18，然后在传递到输出电路28之前AD转换这些像素信号。
即使在这种情况下，当将经受处理的包括参考分量和信号分量的信号与用于AD转换的参考信号相比时，与该比较同步地以向下计数模式或向上计数模式执行计数，在完成比较时保持计数值，通过根据是对参考分量还是对信号分量执行比较来切换计数模式，可能获得表示参考分量与信号分量之差的数字数据以作为以向下计数模式和以向上计数模式执行计数的结果。
因此能通过计数器的锁存功能实施用于保持与该参考分量和该信号分量关联的计数结果的存储器，因此不需要分离于该计数器提供用于保持通过AD转换获得的数据的专用存储器。为所有列提供单一的AD转换器足够了。尽管需要高速转换，但是与上述这些实施例相比减小了电路规模。
此外，在上述这些实施例中，在像素的像素信号中，信号分量Vsig在复位分量ΔV(参考分量)之后临时出现，并且在后阶段的处理器处理正极性的信号(当信号电平变得更大时正值变得更大)。在第一处理迭代时，为复位分量ΔV(参考分量)执行比较和向下计数，并且在第二处理迭代时，对信号分量Vsig执行比较和向上计数。然而，不考虑参考分量和信号分量的临时顺序，分量和计数模式的组合和处理顺序是任意的。依据处理顺序，在第二迭代中获得的数字数据变成负值，在这种情况下执行修正或采取其它合适测量。
显然，当像素单元10的器件结构是如此必须在信号分量Vsig之后读取复位分量ΔV(参考分量)并且在后阶段的处理器处理正极性信号时，在第一处理迭代中对于信号分量Vsig执行比较和向下计数是有效的，并且在第二处理迭代中对于复位分量ΔV(参考分量)执行比较和向上计数是有效的。
此外，尽管在作为实例的包括NMOS单元像素的传感器上下文中已经描述了这些实施例，但是不限于这些实施例，对于包括PMOS单元像素的传感器，通过考虑如反向的电势关系(考虑反向的电势极性)，能实现如上述这些实施例中的相同操作和优点。
此外，尽管在作为固态成像器件的实例的包括像素单元的CMOS传感器的上下文中已经描述了这些实施例，该像素单元响应于接收的入射光量产生信号电荷，该固态成像器件能通过寻址控制从单独的单元像素任意选择和读取信号，但是不限于光，通常也可以响应于电磁波(比如红外线、紫外线或X射线)产生信号电荷。能将上述这些实施例的这些特征实施于包括大量单元像素的半导体器件，该大量单元像素输出对应于接收的电磁波的模拟信号。
已经在一种实例的上下文中描述了这些实施例，其中AD转换器(在上述实例中为列AD电路)包括：比较器，用于将对应于参考分量的信号和对应于信号分量的信号与用于AD转换的参考信号相比；以及计数器，其使用异步计数器以向下计数模式或向上计数模式执行计数并且在该比较器中保持完成比较时的计数值。然而，上述这些实施例中的AD转换方案可以应用到使用AD转换以用于转换两个信号分量之间的差信号分量的任何电子装置，而不限于固态成像器件。
例如，通过使用比较器和计数器基于从固态成像器件1捕获的模拟像素信号在固态成像器件1的外部执行AD转换，能构造一种电子装置，该电子装置获得真信号分量的数字数据(像素数据)并且基于该像素数据执行期望的数字信号处理。
此外，不必将涉及这些实施例所描述的AD转换器提供为包括在固态成像器件或电子装置中，而可以以集成电路(IC)或AD转换模块的形式提供为独立的器件。
在这种情况下，尽管可以提供包括该比较器和异步计数器的AD转换器，但也可以提供一种IC，在该IC中，在相同的半导体衬底或包括分立芯片组合的模块上提供参考信号发生器和控制器，该参考信号发生器产生用于AD转换的参考信号并将其提供给该比较器，该控制器根据该比较器是对参考分量还是对信号分量执行比较来切换该计数器中的计数模式。
除了图11中示出的这些结构外，本发明的成像器件还可以具有其它结构。图23是本发明的模块类型成像器件的方框图，其包括处理输出信号的信号处理单元71和光学系统72。
因此，能以集成的方式处理需要控制比较器和异步计数器的操作的功能单元，使得容易处理和部分管理。此外，因为将AD转换所需的元件以IC或模块的形式集成，所以使得容易制造固态成像器件或电子装置的成品。

Claims (2)

1.一种异步计数器电路，其被允许可选择地以向上计数模式或向下计数模式执行计数，该计数器电路包括：
时钟端子，用于接收计数时钟；以及
初始值设定处理器，其借助第二控制信号从由借助第一控制信号切换的计数模式转换的计数值切换为计数模式切换之前的计数值，
其中至少在向上计数模式和向下计数模式之间的切换时段中停止向所述时钟端子提供计数时钟的至少一个脉冲。
2.根据权利要求1的计数器电路，其中：
作为该计数器电路的基本元件的多个触发器彼此级联，并且所述初始值设定处理器控制使得，当借助第二控制信号从由计数模式转换的计数值切换为计数模式切换之前的计数值时，所述触发器的时钟端子切换电源电平或地电平。
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