KR101485535B1

KR101485535B1 - 신호 처리 장치 및 그것의 초기화 방법

Info

Publication number: KR101485535B1
Application number: KR20130085593A
Authority: KR
Inventors: 김진목; 권혁찬; 이용호; 김기웅; 유권규
Original assignee: 한국표준과학연구원
Priority date: 2013-07-19
Filing date: 2013-07-19
Publication date: 2015-01-29
Also published as: US20150026446A1

Abstract

본 발명은 데이터 처리 장치에 관한 것이다. 본 발명의 데이터 처리 장치는 입력되는 직렬 디지털 신호를 출력하는 디지털 신호 검출기, 상기 직렬 디지털 신호에 근거하여 클럭 신호를 발생하는 클럭 신호 발생기, 상기 클럭 신호와 상기 직렬 디지털 신호 중 적어도 하나의 신호를 이용하여 칩을 선택하기 위한 칩 선택 신호를 발생하는 칩 선택 신호 발생기, 및 상기 직렬 디지털 신호에 포함된 초기화 신호를 감지하고, 초기화 신호에 근거하여 상기 클럭 신호 발생기와 상기 칩 선택 신호 발생기의 동작을 초기화시키는 리셋 신호를 발생시키는 초기화기를 포함한다.

Description

신호 처리 장치 및 그것의 초기화 방법{SIGNAL PROCESSING APPARATUS AND METHOD FOR INITIALIZING THEREOF}

본 발명은 데이터 처리 시스템에 관한 것으로, 특히 직렬 디지털 신호를 처리 시에 잡음 신호의 유입으로 인한 재부팅 동작을 방지할 수 있는 신호 처리 장치 및 그것의 초기화 방법에 관한 것이다.

제어 대상 기기(일예로, 복수의 센서들)를 제어하기 위한 디지털 신호들은 컴퓨터를 통해 생성될 수 있다. 이러한 디지털 신호들은 전송을 위해 직렬 디지털 신호의 형태로 변환하여 광케이블 등의 전송 선로를 통해 전송된다.

이러한, 전송 선로와 제어 대상 기기 사이에 위치한 신호 처리 장치는 컴퓨터에서 전송하고자 하는 직렬 데이터 신호를 수신한다. 하지만, 컴퓨터에서 실제 전송하는 직렬 데이터 신호 이전에 잡음 신호가 신호 처리 장치에 유입될 수 있다.

이러한 잡음 신호를 수신한 신호 처리 장치는 잡음 신호를 정상적인 직렬 데이터 신호로 인식하여 비정상적인 신호 처리 동작을 수행한다. 이를 방지하기 위해, 컴퓨터의 전원을 구동하여 컴퓨터를 안정화한 이후에 신호 처리 장치와 제어 대상 기기의 전원을 구동한다. 하지만, 컴퓨터에서 직렬 디지털 신호를 생성하는 소프트웨어 이외의 다른 소프트웨어의 동작에 의해 잡음 신호가 광케이블을 통해 유입될 수 있고, 직렬 디지털 신호의 전송이 중지되어 신호가 전송되지 않는 구간에서 신호 처리 장치로 잡음 신호가 유입될 수 있다. 신호 처리 장치와 제어 대상 기기의 전원을 재시동하여 유입된 잡음 신호를 제거한 뒤 컴퓨터는 직렬 디지털 신호를 전송하여야 한다.

하지만, 신호 처리 장치와 제어 대상 기기가 밀폐된 공간에 위치하여 전원 시동이 어렵거나 컴퓨터로부터 원격지에 위치한 경우 전원의 재시동을 위해 사용자가 먼 거리를 이동해야 한다. 결국, 신호 처리 장치는 잡음 신호 유입에 따라 잡음 신호를 제거하기 위해서는 전원을 재시동, 즉 재부팅하여야 하는 문제점이 있었다.

본 발명의 목적은 직렬 디지털 신호 처리 시 신호 처리 장치로 유입된 잡음 신호로 인한 재부팅 동작을 방지할 수 있는 신호 처리 장치 및 그것의 초기화 방법을 제공함에 있다.

본 발명에 따른 신호 처리 장치는 입력되는 직렬 디지털 신호를 출력하는 디지털 신호 검출기, 상기 직렬 디지털 신호에 근거하여 클럭 신호를 발생하는 클럭 신호 발생기, 상기 클럭 신호와 상기 직렬 디지털 신호 중 적어도 하나의 신호를 이용하여 칩을 선택하기 위한 칩 선택 신호를 발생하는 칩 선택 신호 발생기, 및 상기 직렬 디지털 신호에 포함된 초기화 신호를 감지하고, 초기화 신호에 근거하여 상기 클럭 신호 발생기와 상기 칩 선택 신호 발생기의 동작을 초기화시키는 리셋 신호를 발생시키는 초기화기를 포함하고, 상기 초기화기는 상기 직렬 디지털 신호에 포함된 하이 신호에 대응되는 하이 펄스 신호를 발생하는 하이 펄스 발생기, 상기 직렬 디지털 신호에 포함된 로우 신호에 대응되는 로우 펄스 신호를 발생하는 로우 펄스 발생기, 상기 로우 펄스 신호에 응답하여 리셋 동작되고, 상기 하이 펄스 신호가 미리 설정된 개수가 연속되면, 검출 신호를 출력하는 카운터 회로, 및 상기 검출 신호의 펄스폭을 미리 설정된 길이만큼 조절한 상기 리셋 신호를 출력하는 리셋 신호 발생기를 포함한다.

이 실시예에 있어서, 상기 초기화 신호는 미리 설정된 개수의 하이 신호들이 연속된 제 1 구간과, 상기 클럭 신호 발생기와 상기 칩 선택 신호 발생기를 초기화시키기 위한 대기 시간인 제 2 구간으로 구성되고, 상기 제 1 구간과 상기 제 2 구간 각각은 N(N은 정수)비트로 구성된 단위 신호 처리를 위한 시간으로 형성된다.

이 실시예에 있어서, 상기 리셋 신호 발생기는 상기 리셋 신호의 길이를 상기 제 2 구간과 동일한 길이를 갖도록 조절한다.

이 실시예에 있어서, 상기 리셋 신호 발생기는 입력 단자와 출력 단자를 구비하여 상기 리셋 신호를 발생시키는 단안정 펄스 발생기, 상기 입력 단자를 기준으로 병렬 연결된 저항, 및 상기 출력 단자에 연결되고, 상기 저항과 직렬 연결된 커패시터, 상기 입력 단자와 상기 출력 단자의 접점은 상기 커패시터와 상기 저항의 접점에 연결된다.

이 실시예에 있어서, 상기 하이 신호 검출부는 상기 입력 단자를 통해 상기 직렬 디지털 신호를 입력받고, 클럭 단자를 통해 입력된 상기 클럭 신호에 응답하여 상기 하이 펄스 신호를 발생하는 제 1 플립 플롭, 및 상기 하이 펄스 신호를 반전시켜, 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 인버터를 포함한다.

이 실시예에 있어서, 상기 로우 신호 검출부는 상기 입력 단자를 통해 상기 직렬 디지털 신호를 입력받고, 클럭 단자를 통해 입력된 상기 클럭 신호에 응답하여 상기 로우 펄스 신호를 발생하는 제 2 플립 플롭, 및 상기 로우 펄스 신호를 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터를 포함한다.

이 실시예에 있어서, 상기 카운터 회로는 전원 리셋 신호, 상기 로우 신호, 상기 검출 신호를 논리합 연산한 오아 연산 신호 출력하는 오아 게이트, 클럭 단자를 통해 입력된 하이 펄스 신호들을 입력받아 미리 설정된 개수의 하이 펄스 신호들이 연속되는지 카운팅 동작하고, 상기 클린 단자를 통해 오아 연산 신호를 수신하는 카운터를 포함한다.

이 실시예에 있어서, 상기 카운터 회로는 상기 카운터의 복수의 출력 단자들 중 일부를 상기 펄스 길이에 대응되는 개수를 검출하기 위해 논리곱 연산한 앤드 게이트를 더 포함한다.

이 실시예에 있어서, 상기 카운터는 상기 미리 설정된 개수의 하이 펄스 신호들이 연속되는지 카운팅 동작을 완료하면 상기 검출 신호를 발생시킨다.

이 실시예에 있어서, 상기 카운터는 상기 오아 연산 신호가 활성화되면 상기 카운팅 동작을 리셋한다.

본 발명에 따른 신호 처리 장치의 신호 처리 방법은 입력되는 직렬 디지털 신호로부터 하이 신호를 카운트하는 단계, 상기 카운트를 통해 미리 설정된 개수의 연속된 하이 신호들을 검출하는 단계, 상기 하이 신호들을 검출하면, 직렬 디지털 신호의 처리를 위한 클럭 신호와 칩 선택 신호의 발생 동작을 미리 설정된 시간 동안 리셋 동작하는 단계를 포함한다.

이 실시예에 있어서, 상기 입력되는 직렬 디지털 신호에 로우 신호가 검출되면, 상기 카운트 동작을 리셋하는 단계를 더 포함한다.

이 실시예에 있어서, 초기화 동작을 위해 미리 설정된 개수의 하이 신호가 연속된 제 1 구간과 상기 리셋 동작을 위한 제 2 구간을 포함한 초기화 신호를 수신하는 단계를 더 포함한다.

이 실시예에 있어서, 상기 제 1 구간과 상기 제 2 구간은 N(N은 정수)비트로 구성된 단위 신호의 처리를 위한 시간으로 형성된다.

본 발명의 신호 처리 장치는 컴퓨터로부터 전송된 초기화 신호에 의해 초기화 동작이 가능한 초기화기를 이용함에 따라 잡음 신호로 인한 신호 처리 장치의 전원을 재시동하지 않고도 신호 처리 장치를 초기화할 수 있다.

도 1은 본 발명에 따른 신호 처리 시스템을 예시적으로 도시한 도면,
도 2는 본 발명에 따른 신호 처리 장치를 예시적으로 도시한 도면,
도 3은 본 발명에 따른 신호 처리 장치에서 정상 신호 송수신 시 출력 신호들을 도시한 신호 흐름도,
도 4는 본 발명에 따른 신호 처리 장치에서 로우 신호의 잡음을 수신한 경우의 출력 신호들을 도시한 신호 흐름도,
도 5는 본 발명에 따른 신호 처리 장치에서 로우 신호 한 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도,
도 6은 본 발명에 따른 신호 처리 장치에서 로우 신호 스물 세 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도,
도 7은 본 발명에 따른 신호 처리 장치에서 하이 신호 한 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도,
도 8은 본 발명에 따른 신호 처리 장치에서 하이 신호 스물 세 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도, 및
도 9는 본 발명에 따른 신호 처리 장치에서 로우 신호와 하이 신호가 혼합된 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.

본 발명은 직렬 디지털 신호를 처리할 때, 잡음 신호의 유입으로 인한 재부팅 동작을 방지할 수 있는 신호 처리 장치를 제공한다. 본 발명에서 제안된 신호 처리 장치는 직렬 디지털 신호를 수신하여 처리하는 다양한 분야에 적용될 수 있으며, 일예로 생체 신호를 감지하는 복수의 초전도 양자 간섭계(Superconducting Quantum Interference Device, 이하 'SQUID'라 칭하기로 함) 센서들의 제어를 위한 제어 신호 수신에 활용될 수 있다.

도 1은 본 발명에 따른 신호 처리 시스템을 예시적으로 도시한 도면이다.

도 1을 참조하면, 신호 처리 시스템(10)은 제어 송신 장치(100), 신호 처리 장치(200), 및 제어 대상 기기(300)를 포함한다. 여기서, 제어 송신 장치(100)와 신호 처리 장치(200)는 광선로를 통해 연결되어 있다. 여기서, 광선로는 예시적으로 설명된 것으로 광선로 이외의 다양한 형태의 전송 선로들이 직렬 디지털 신호 전송에 사용될 수 있다.

제어 송신 장치(100)는 컴퓨터(110), 디지털 출력 보드(120), 직렬 변환기(130), 및 광송신기(140)를 포함한다. 제어 송신 장치(100)는 연결된 제어 대상 기기(일예로, 복수개의 채널(또는 센서)을 구비한 기기)를 제어하기 위한 제어 신호를 발생한다.

컴퓨터(110)는 디지털 신호 추출 장치(200)에 접속된 제어 대상 기기(300)로 전송할 제어 신호를 발생한다. 컴퓨터(110)에서 발생된 제어 신호는 디지털 출력 보드(120)로 출력된다.

디지털 출력 보드(120)는 제어 정보 신호로부터 데이터(DT: Data)(일예로, 제어 데이터), 클럭 신호(CK: Clock), 칩 선택 신호(CS: Chip selector)를 발생한다. 디지털 출력 보드(120)는 제어 정보 신호로부터 데이터(DT)와 클럭 신호(CK)를 포함한 복수의 디지털 신호들을 발생한다. 디지털 출력 보드(120)는 복수의 디지털 신호들을 직렬 변환기(130)로 출력한다.

직렬 변환기(130)는 복수의 디지털 신호들을 직렬 디지털 신호(SD)로 변환한다. 직렬 변환기(130)는 직렬 디지털 신호(SD)를 광송신기(140)로 출력한다.

광송신기(140)는 직렬 디지털 신호(SD)를 광선로로 전송하기 위해 광신호로 변환하여 전송한다. 광송신기(140)는 연결된 광선로(OL)를 통해 직렬 디지털 신호(SD)를 신호 처리 장치(200)로 출력한다.

신호 처리 장치(200)는 광선로(OL)를 통해 수신된 직렬 디지털 신호(SD)를 이용하여 데이터 신호(DT), 클럭 신호(CK), 칩 선택 신호(CS)를 추출한다. 신호 처리 장치(200)는 디지털 신호 검출기(210), 클럭 발생기(220), 칩 선택 신호 발생기(230), 및 초기화기(240)를 포함한다.

디지털 신호 검출기(210)는 입력되는 직렬 디지털 신호(SD)를 데이터 신호(DT)로 출력한다.

클럭 발생기(220)는 직렬 디지털 신호(SD)를 수신하여 클럭 신호(CK)를 발생한다. 클럭 발생기(220)는 펄스 발생기(221)와 지연기(222)를 포함한다.

펄스 발생기(221)는 클럭 펄스를 발생한다. 펄스 발생기(221)는 발생된 클럭 펄스를 지연기(222)로 출력한다.

지연기(222)는 클럭 펄스를 미리 설정된 일정 시간 지연시켜 클럭 신호를 발생한다. 여기서, 발생된 클럭 신호를 이용하여 제어 대상 기기(300)는 하이 신호와 로우 신호를 판별할 수 있다. 여기서, 하이 신호는 하이 레벨을 갖는 디지털 신호이고, 일예로, '1'에 대응되는 디지털 신호이다. 또한, 로우 신호는 로우 레벨을 갖는 디지털 신호이고, 일예로 '0'에 대응되는 디지털 신호이다.

클럭 발생기(220)는 클럭 신호(CK)를 칩 선택 신호 발생기(230)와 초기화기(240)로 출력한다.

칩 선택 신호 발생기(230)는 클럭 신호(CK)를 수신하고, 클럭 신호를 이용하여 칩 선택 신호(CS)를 발생한다. 또한, 칩 선택 신호 발생기(230)는 직렬 디지털 신호(SD)를 이용하여 칩 선택 신호(CS)를 발생할 수도 있다. 이때, 칩 선택 신호 발생기(230)는 클럭 발생기(220)로부터 클럭 신호(CK)를 수신하지 않을 수도 있다. 여기서, 칩 선택 신호(CS)는 데이터 신호(DT)에 포함된 제어 대상 기기(300)(즉, 복수의 채널들)의 어드레스를 검출하기 위해 사용될 수 있다.

초기화기(240)는 전원 재부팅 동작없이 신호 처리 장치(200)의 동작을 초기화시킬 수 있다. 초기화기(240)의 동작은 하기에서 상세히 설명하기로 한다.

제어 대상 기기(300)는 복수개의 채널을 형성할 수 있으며, 신호 처리 장치(200)에서 출력되는 신호를 이용하여 복수개의 채널들 각각에 대응되는 모듈(일예로 센서) 등을 제어할 수 있다.

본 발명에서 제안된 컴퓨터(110)는 초기화 신호를 발생한다. 초기화 신호는 하이 신호가 미리 설정된 개수가 연속된 제 1 구간과 신호 처리 장치(200)의 초기화 동작에 따른 대기를 위한 제 1 구간을 포함한다. 제 2 구간에서는 신호 처리 장치(200)의 초기화 동작을 위해 데이터가 전송되지 않는다.

컴퓨터(110)는 사용자로부터 초기화 명령을 입력받기 위한 사용자 인터페이스 기기를 구비할 수 있다. 또한, 컴퓨터(110)는 제어 대상 기기(300)로부터 출력된 검출 신호(일예로, 전압 신호) 등에 근거하여 신호 처리 장치(200)의 오동작을 판단할 수 있다.

따라서, 신호 처리 장치(200)를 초기화하기 위한 사용자 제어 신호가 입력되거나, 검출 신호로부터 오동작을 판단하면, 컴퓨터(110)는 초기화 신호를 발생한다. 컴퓨터(110)는 발생된 초기화 신호를 디지털 출력 보드(120)로 출력한다.

신호 처리 장치(200)의 전원 온 동작, 직렬 디지털 신호가 일정 시간 전송되지 않다가 다시 전송되는 동작 등에서 잡음 신호가 신호 처리 장치(200)로 유입될 수 있다. 이러한 잡음 신호로 인한 신호 처리 장치(200)의 오동작을 방지하기 위해 제어 송신 장치(100)는 초기화 신호를 발생하여 신호 처리 장치(200)로 출력한다.

신호 처리 장치(200)는 초기화 신호를 이용한 초기화 동작을 위한 초기화기(240)를 포함한다. 초기화기(240)는 직렬 디지털 신호(SD)를 수신한다. 초기화기(240)는 직렬 디지털 신호(SD)에 포함된 초기화 신호를 이용하여 신호 처리 장치(200)의 상태를 초기화시킨다. 즉, 초기화기(240)는 초기화 신호를 이용하여 미리 설정된 개수의 연속된 하이 신호들(일예로, 24비트의 연속된 하이 신호)이 검출될 때, 클럭 발생기(220)와 칩 선택 신호 발생기(230)를 초기화시킨다.

이를 통해, 잡음 신호 등으로 인해 신호 처리 장치(200)에서 정상적인 직렬 디지털 신호를 검출하지 못할 때, 초기화기(240)는 별도의 전원 재부팅 동작을 수행하지 않고도 신호 처리 장치(200)를 초기화시킬 수 있다.

도 2는 본 발명에 따른 신호 처리 장치를 예시적으로 도시한 도면이다.

도 2를 참조하면, 신호 처리 장치(200)는 하이 펄스 발생기(310), 로우 펄스 발생기(320), 카운터 회로(330), 및 리셋 신호 발생기(340)를 포함한다.

하이 펄스 발생기(310)는 직렬 디지털 신호(SD)와 클럭 신호(CK)를 이용하여 하이 신호를 검출하고, 검출된 하이 신호를 카운터 회로(330)로 출력한다.

하이 펄스 발생기(310)는 제 1 플립 플롭(F/F1)과 제 1 인버터(IN1)를 포함한다.

제 1 플립 플롭(F/F1)은 입력 단자(D), 출력 단자(Q), 클럭 단자(Ck), 클린 단자(CL)을 포함한다. 입력 단자(D)는 직렬 디지털 신호(SD)를 입력받고, 클럭 단자(Ck)를 통해 입력된 클럭 신호(CK)와 클린 단자(CL)를 통해 입력된 클린 신호에 의해 출력 단자(Q)는 펄스 출력을 발생한다.

제 1 인버터(IN1)는 제 1 플립 플롭(F/F1)의 출력 단자(Q)에 연결된다. 제 1 인버터(IN1)는 출력된 펄스 신호를 인버팅한 클린 신호를 제 1 플립 플롭(F/F1)의 클린 단자(CL)로 출력한다.

따라서, 제 1 인버터(IN1)에 의해 제 1 플립 플롭(F/F1)은 직렬 디지털 신호(SD)에 포함된 하이 신호에 대응되는 하이 펄스 출력을 발생한다.

로우 펄스 발생기(320)는 직렬 디지털 신호(SD)와 클럭 신호(CK)를 이용하여 로우 신호를 검출하고, 검출된 로우 신호를 카운터 회로(330)로 출력한다.

로우 펄스 발생기(320)는 제 2 인버터(IN2), 제 2 플립 플롭(F/F2)과 제 1 인버터(IN2)를 포함한다.

제 2 인버터(IN2)는 직렬 디지털 신호(SD)를 인버팅하여 제 2 플립 플롭(F/F2)으로 출력한다.

제 2 플립 플롭(F/F2)은 입력 단자(D), 출력 단자(Q), 클럭 단자(Ck), 클린 단자(CL)을 포함한다. 입력 단자(D)는 인버팅된 직렬 디지털 신호(SD)를 입력받고, 클럭 단자(Ck)를 통해 입력된 클럭 신호(CK)와 클린 단자(CL)를 통해 입력된 클린 신호에 의해 출력 단자(Q)는 펄스 출력을 발생한다.

제 3 인버터(IN3)는 제 2 플립 플롭(F/F2)의 출력 단자(Q)에 연결된다. 제 3 인버터(IN3)는 출력된 펄스 신호를 인버팅한 클린 신호를 제 2 플립 플롭(F/F2)의 클린 단자(CL)로 출력한다.

따라서, 제 3 인버터(IN3)에 의해 제 2 플립 플롭(F/F2)은 직렬 디지털 신호(SD)의 로우 신호에 대응되는 로우 펄스 출력을 발생한다.

카운터 회로(330)는 하이 펄스 발생기(310)로부터 출력되는 하이 펄스 신호를 카운팅하고, 연속된 개수의 하이 펄스 신호가 검출되면 검출 신호를 발생한다.

카운터 회로(330)는 오아 연산기(OR), 카운터(331), 앤드 연산기(AND)를 포함한다.

오아 연산기(OR)는 전원 리셋 신호(PO_RE), 로우 펄스 신호, 및 검출 신호를 오아 연산한다. 오아 연산기(OR)는 오아 연산 신호를 카운터(331)로 출력한다.

카운터(331)는 클럭 단자(Ck), 클린 단자(CL), 및 복수의 출력 단자들(Q0, Q1, Q2, Q3, Q4,...)을 포함한다. 카운터(331)는 클럭 단자(Ck)를 통해 입력된 하이 펄스 신호를 카운트한 카운트 신호를 출력한다. 이때, 카운터(331)의 클린 단자(CL)에 활성화되거나 하이 상태의 오아 연산 신호가 입력되면, 카운트 동작을 초기화한다. 즉, 카운터는 카운팅값을 '0(zero)'으로 설정한다.

따라서, 카운터(331)는 하이 신호의 직렬 디지털 신호(SD)가 연속해서 입력될 때, 하이 신호들 각각에 의해 카운팅 값을 증가시키고, 로우 신호의 직렬 디지털 신호(SD)가 입력되면, 카운팅 값을 초기화시킨다. 또한, 카운터(331)는 전원 리셋 신호(PO_RE)가 입력되면 카운팅값을 초기화시키고, 카운터(331)에 의해 검출 신호가 발생되면 카운팅값을 초기화 시킨다.

N 비트의 하이 펄스 신호, 일예로, 24 비트의 하이 펄스 신호를 카운팅 완료하면, 카운터(331)는 제 4 출력 단자(Q3)와 제 5 출력 단자(Q4) 각각에서 하이 신호를 앤드 연산기(AND)로 출력한다.

앤드 연산기(AND)는 제 4 출력 단자(Q3)와 제 5 출력 단자(Q4)의 출력 신호들을 앤드 연산한다. 그러므로, 제 4 출력 단자(Q3)와 제 5 출력 단자(Q4) 각각에서 하이 신호가 출력되면, 앤드 연산기(AND)는 검출 신호를 발생한다.

여기서, 앤드 연산기(AND)는 24비트의 하이 신호를 검출하는 경우를 일예로 설명하였으나, 다른 개수의 비트를 검출할 경우, 다른 출력 단자들을 연결할 수 있다. 일예로, 32비트를 검출할 경우 제 6 출력 단자(Q5)의 신호가 검출 신호가 되므로, 이러한 경우 앤드 연산기(AND)는 포함되지 않을 수도 있다.

앤드 연산기(AND)는 검출된 검출 신호를 오아 연산기(OR)와 리셋 신호 발생기(340)로 출력한다.

리셋 신호 발생기(340)는 초기화 신호에 의해 클럭 발생기(220)와 칩 선택 신호 발생기(230)의 동작을 초기화하기 위한 리셋 신호(RESET)를 발생한다.

리셋 신호 발생기(340)는 단안정 펄스 발생기(Monostable Multivibrator)(341), 저항(R), 및 커패시터(C)를 포함한다.

단안정 펄스 발생기(341)는 병렬 연결된 저항과 커패시터에 의해 검출 신호의 펄스 폭을 변화시켜 리셋 신호를 발생시킨다.

저항(R)은 단안정 펄스 발생기(341)의 입력 단자에 병렬 연결된다.

커패시터(C)는 저항에 직렬 연결되고, 단안정 펄스 발생기(341)의 출력 단자에 병렬 연결된다.

또한, 저항(R)과 커패시터(C)의 접점은 단안정 펄스 발생기(341)의 입력 단자와 출력 단자 사이의 노드에 연결된다.

단안정 펄스 발생기(341)는 펄스폭을 변화시킨 리셋 신호를 클럭 발생기(220)와 칩 선택 신호 발생기(230)로 각각 출력한다. 여기서, 리셋 신호가 N 비트에 대응되는 시간 길이를 가질 수 있다. 이때, 클럭 발생기(220)와 칩 선택 신호 발생기(230)는 하나의 단위 신호, 예를 들어, N(N은 정수) 비트(일예로, 24비트)의 처리를 위한 시간 동안 리셋 신호에 의해 초기화 유지(스탠바이) 동작한다.

따라서, 리셋 신호는 일정 시간 폭(일예로, N 비트의 디지털 신호가 입력되는 시간과 동일하거나 크게 설정)을 갖는 단펄스(one-pluse)의 형태로 구현된다.

본 발명의 신호 처리 장치(200)는 N 비트의 하이 신호를 포함한 초기화 신호를 수신하면, 클럭 신호 발생기(220)와 칩 신호 발생기(230)의 동작을 초기화시킬 수 있다.

클럭 신호 발생기(220)와 칩 신호 발생기(230)가 초기화 동작 상태를 유지하는 동안 광케이블을 통해 수신된 직렬 디지털 신호(SD)는 제어 대상 기기(300)로 전송되지 않는다.

클럭 신호 발생기(220)와 칩 신호 발생기(230)의 동작 초기화 이후에 정상 신호가 수신되면, 신호 처리 장치(200)는 초기화 신호 이전에 수신된 잡음 신호를 제거할 수 있다. 이를 통해, 신호 처리 장치(200)는 정상적인 데이터, 클럭 신호, 칩 선택 신호를 제어 대상 기기(300)로 전송할 수 있다.

이를 통해, 신호 처리 장치(200)는 잡음 신호의 유입으로 인한 신호 처리 장치(200)의 재부팅 동작을 수행하지 않고도 신호 처리 장치(200)의 동작을 초기화시킬 수 있다.

도 3은 본 발명에 따른 신호 처리 장치에서 정상 신호 송수신 시 출력 신호들을 도시한 신호 흐름도이다.

도 3을 참조하면, 직렬 디지털 신호(SD), 클럭 신호(CK), 칩 선택 신호(CS), 및 데이터 신호(DT)를 나타내었다.

직렬 디지털 신호는 24비트의 직렬 디지털 신호를 하나의 단위 신호로 하며, 두 개의 단위 신호가 광케이블을 통해 신호 처리 장치(200)에 수신된다. 이때, 신호 처리 장치(200)에 정상 직렬 디지털 신호(SD)가 잡음 신호의 유입없이 정상적으로 송수신된다. 여기서, 단위 신호는 일예로, 24비트로 구성된다.

신호 처리 장치(200)에 수신되는 직렬 디지털 신호는 일예로, 하이 신호(401)와 로우 신호(402)로 구성될 수 있다. 또한, 24비트로 구성된 하나의 단위 신호는 8비트의 칩 선택 정보(일예로, 채널 정보 또는 어드레스 정보)와 16비트의 데이터(일예로, 출력 전압 정보)를 포함한다.

신호 처리 장치(200)는 직렬 디지털 신호(SD)를 이용하여 클럭 신호(CK)와 칩 선택 신호(CS)를 발생한다.

클럭 신호(CK)는 24비트의 직렬 디지털 신호를 검출하기 위해 하나의 단위 직렬 디지털 신호가 수신되는 동안 24개의 클럭 펄스들을 포함한다.

또한, 칩 선택 신호(CS)는 최초 입력된 직렬 디지털 신호를 기준으로 8비트의 데이터가 수신되는 동안 활성화되고, 나머지 16비트의 데이터가 수신되는 동안 비활성화된다.

데이터(DT)는 클럭 신호를 이용하여 추출된 데이터이다.

이와 같이, 잡음 신호가 입력되지 않으면, 신호 처리 장치(200)는 정상적인 클럭 신호(CK), 칩 선택 신호(CS)를 발생할 수 있다. 이를 통해, 정상적인 데이터(DT)의 검출이 가능하다.

도 4는 본 발명에 따른 신호 처리 장치에서 로우 신호의 잡음을 수신한 경우의 출력 신호들을 도시한 신호 흐름도이다.

도 4를 참조하면, 직렬 디지털 신호(SD), 클럭 신호(CK), 칩 선택 신호(CS), 및 데이터 신호(DT)를 나타내었다.

직렬 디지털 신호는 24비트의 직렬 디지털 신호를 하나의 단위 신호로 하며, 두 개의 단위 신호가 광케이블을 통해 신호 처리 장치(200)에 수신된다. 이때, 신호 처리 장치(200)에 정상적인 직렬 디지털 신호 수신 전에 로우 신호 한 개의 잡음을 수신한다.

이때, 신호 처리 장치(200)는 잡음 신호(로우 신호)에 의해 클럭 신호(CK)와 칩 선택 신호(CS)를 발생한다.

칩 선택 신호(CS)는 최초 입력된 잡음 신호를 기준으로 일곱 번째 비트의 정상 직렬 디지털 신호(SD)가 수신되는 동안 활성화된다. 이에 따라, 정상 직렬 디지털 신호(SD)의 일곱 번째 비트가 입력 완료된 시점에 칩 선택 신호(CS)는 비활성화된다.

또한, 잡음 신호가 입력되지 않았을 때의 정상적인 칩 선택 신호(CS)가 점선으로 도시되어 있다.

이로 인해, 신호 처리 장치(200)는 잘못된 8비트의 칩 선택 정보와 16비트의 데이터를 이용하게 된다. 따라서, 정상적인 데이터의 검출이 불가능하다. 또한, 두 번째 단위 신호가 입력되기 이전 첫 번째 단위 신호에 포함된 마지막 비트를 신호 처리 장치(200)는 두 번째 단위 신호의 시작 비트로 판단한다.

이에 따라, 신호 처리 장치(200)는 다음 단위 신호에 대해서도 잘못된 클럭 신호(CK)와 칩 선택 신호(CS)가 발생된다. 한 비트 빠르게 동작하는 칩 선택 신호(CS)에 의해 제어 대상 기기(300)에서 다른 채널이 반응할 수 있고, 제어 대상 기기(300)는 비정상 출력 전압을 발생하게 된다.

도 5는 본 발명에 따른 신호 처리 장치에서 로우 신호 한 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도이다.

도 5를 참조하면, 직렬 디지털 신호(SD), 클럭 신호(CK), 칩 선택 신호(CS), 데이터 신호(DT), 및 리셋 신호(RESET)를 나타내었다.

직렬 디지털 신호는 24비트의 직렬 디지털 신호를 하나의 단위 신호로 하며, 초기화 신호가 광케이블을 통해 신호 처리 장치(200)에 수신된다. 이때, 신호 처리 장치(200)에 정상적인 직렬 디지털 신호(SD)의 수신 전에 로우 신호 한 개의 잡음을 수신한다.

하지만, 본 발명에서 제안된 신호 처리 장치(200) 내부의 초기화기(240)는 직렬 디지털 신호에 포함된 스물 네 개의 하이 신호들을 카운팅한다.

초기화기(240)에서 카운팅 동작이 완료되면, 클럭 신호 발생기(220)와, 칩 선택 신호 발생기(230)를 초기화하기 위한 리셋 신호(RESET)를 발생한다.

이를 통해, 리셋 신호(RESET)는 초기화 신호(SD)의 마지막 하이 신호의 입력 완료 시점에 활성화되고, 미리 설정된 리셋 시간이 경과한 이후에 비활성화된다. 일예로, 리셋 시간은 단위 신호(일예로, 24비트)의 길이 이상을 갖도록 발생된다.

따라서, 신호 처리 장치(200)에 연결된 제어 대상 기기(300)는 초기화 동작 이후 컴퓨터(110)로부터 수신되는 직렬 디지털 신호(SD)를 정상적으로 수신할 수 있다.

도 6은 본 발명에 따른 신호 처리 장치에서 로우 신호 스물 세 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도이다.

도 6을 참조하면, 직렬 디지털 신호(SD), 클럭 신호(CK), 칩 선택 신호(CS), 데이터 신호(DT), 및 리셋 신호(RESET)를 나타내었다.

직렬 디지털 신호는 24비트의 직렬 디지털 신호를 하나의 단위 신호로 하며, 초기화 신호가 광케이블을 통해 신호 처리 장치(200)에 수신된다. 이때, 신호 처리 장치(200)에 정상적인 직렬 디지털 신호(SD)의 수신 전에 복수의 로우 신호들(일예로, 스물 세 개의 로우 신호)의 잡음을 수신한다.

이때, 신호 처리 장치(200)는 잡음 신호(복수의 로우 신호들)에 의해 클럭 신호(CK)와 칩 선택 신호(CS)를 발생한다.

칩 선택 신호(CS)는 최초 입력된 잡음 신호를 기준으로 여덟 개의 잡음 신호가 수신되는 동안 활성화된다. 이후, 칩 선택 신호(CS)는 정상 직렬 디지털 신호(SD)의 두 번째 비트가 입력 완료된 시점에 활성화되고, 정상 직렬 디지털 신호(SD)의 아홉 번째 비트가 입력 완료된 시점에 활성화된다. 이에 따라, 정상 직렬 디지털 신호(SD)의 아홉 번째 비트가 입력 완료된 시점에 칩 선택 신호(CS)는 비활성화된다.

하지만, 본 발명에서 제안된 신호 처리 장치(200) 내부의 초기화기(240)는 직렬 디지털 신호에 포함된 24개의 하이 신호들을 카운팅한다.

도 7은 본 발명에 따른 신호 처리 장치에서 하이 신호 한 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도이다.

도 7을 참조하면, 직렬 디지털 신호(SD), 클럭 신호(CK), 칩 선택 신호(CS), 데이터 신호(DT), 및 리셋 신호(RESET)를 나타내었다.

직렬 디지털 신호는 24비트의 직렬 디지털 신호를 하나의 단위 신호로 하며, 초기화 신호가 광케이블을 통해 신호 처리 장치(200)에 수신된다. 이때, 신호 처리 장치(200)에 정상적인 직렬 디지털 신호(SD)의 수신 전에 하이 신호 한 개의 잡음을 수신한다.

이때, 신호 처리 장치(200)는 잡음 신호(하이 신호)에 의해 클럭 신호(CK)와 칩 선택 신호(CS)를 발생한다.

하지만, 본 발명에서 제안된 신호 처리 장치(200) 내부의 초기화기(240)는 잡음 신호 한 개와 직렬 디지털 신호에 포함된 스물 세 개의 하이 신호들을 카운팅한다.

이를 통해, 리셋 신호(RESET)는 초기화 신호(SD)의 스물 세 번째 하이 신호의 입력 완료 시점에 활성화되고, 미리 설정된 리셋 시간이 경과한 이후에 비활성화된다. 일예로, 리셋 시간은 단위 신호(일예로, 24비트)의 길이 이상을 갖도록 발생된다.

도 8은 본 발명에 따른 신호 처리 장치에서 하이 신호 스물 세 개의 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도이다.

도 8을 참조하면, 직렬 디지털 신호(SD), 클럭 신호(CK), 칩 선택 신호(CS), 데이터 신호(DT), 및 리셋 신호(RESET)를 나타내었다.

직렬 디지털 신호는 24비트의 직렬 디지털 신호를 하나의 단위 신호로 하며, 초기화 신호가 광케이블을 통해 신호 처리 장치(200)에 수신된다. 이때, 신호 처리 장치(200)에 정상적인 직렬 디지털 신호(SD)의 수신 전에 복수의 하이 신호들(일예로, 스물 세 개의 하이 신호)의 잡음을 수신한다. 여기서, 단위 신호는 일예로, 24비트로 구성된다.

이때, 신호 처리 장치(200)는 잡음 신호(복수의 하이 신호들)에 의해 클럭 신호(CK)와 칩 선택 신호(CS)를 발생한다.

칩 선택 신호(CS)는 최초 입력된 잡음 신호를 기준으로 여덟 개의 잡음 신호가 수신되는 동안 활성화된다. 이에 따라, 잡음 신호의 아홉 번째 비트가 입력 완료된 시점에 칩 선택 신호(CS)는 비활성화된다. 이후의 칩 선택 신호는 스물 세 개의 잡음 신호와 한 개의 초기화 신호가 신호 처리 장치(200)에서 초기화 신호로 간주되어 처리된다. 이에 따라, 초기화 신호가 입력되는 동안 신호 처리 장치(200)에서 칩 선택 신호(CS)는 발생되지 않는다.

하지만, 본 발명에서 제안된 신호 처리 장치(200) 내부의 초기화기(240)는 스물 세 개의 잡음 신호들과 직렬 디지털 신호(SD)에 포함된 한 개의 하이 신호를 카운팅한다.

이를 통해, 리셋 신호(RESET)는 초기화 신호(SD)의 첫 번째 하이 신호가 입력 완료된 순간에 활성화되고, 미리 설정된 리셋 시간이 경과한 이후에 비활성화된다. 일예로, 리셋 시간은 단위 신호(일예로, 24비트)의 길이 이상을 갖도록 발생된다.

도 9는 본 발명에 따른 신호 처리 장치에서 로우 신호와 하이 신호가 혼합된 잡음을 수신한 이후 초기화 동작 시 출력 신호들을 도시한 신호 흐름도이다.

도 9를 참조하면, 직렬 디지털 신호(SD), 클럭 신호(CK), 칩 선택 신호(CS), 데이터 신호(DT), 및 리셋 신호(RESET)를 나타내었다.

직렬 디지털 신호는 24비트의 직렬 디지털 신호를 하나의 단위 신호로 하며, 초기화 신호가 광케이블을 통해 신호 처리 장치(200)에 수신된다. 이때, 신호 처리 장치(200)에 정상적인 직렬 디지털 신호(SD)의 수신 전에 혼합된 하이 신호들과 로우 신호(일예로, 네 개의 하이 신호 + 한 개의 로우 신호 + 열 여덟 개의 하이 신호)의 잡음을 수신한다. 여기서, 단위 신호는 일예로, 24비트로 구성된다.

이때, 신호 처리 장치(200)는 잡음 신호(복수의 하이 신호들과 로우 신호)에 의해 클럭 신호(CK)와 칩 선택 신호(CS)를 발생한다.

칩 선택 신호(CS)는 최초 입력된 잡음 신호를 기준으로 여덟 개의 잡음 신호가 수신되는 동안 활성화된다. 이후의 칩 선택 신호(CS)는 로우 신호 이후의 열 여덟 개의 잡음 신호와 여섯 개의 초기화 신호가 신호 처리 장치(200)에서 초기화 신호로 간주되어 처리된다.

하지만, 본 발명에서 제안된 신호 처리 장치(200) 내부의 초기화기(240)는 로우 신호 이후의 열 여덟 개의 잡음 신호들과 직렬 디지털 신호(SD)에 포함된 여섯 개의 하이 신호를 카운팅한다.

이를 통해, 리셋 신호(RESET)는 초기화 신호(SD)의 여섯 번째 하이 신호가 입력 완료된 순간에 활성화되고, 미리 설정된 리셋 시간이 경과한 이후에 비활성화된다. 일예로, 리셋 시간은 단위 신호(일예로, 24비트)의 길이 이상을 갖도록 발생된다.

또한, 잡음 신호가 수신되는 구간 내에 로우 신호의 잡음에 의해 초기화기(240) 내부의 카운팅 동작의 종료 시점과 카운팅 동작의 재시작 시점이 도시되어 있다.

본 발명은 데이터 처리 시스템의 초기 동작 또는 동작 중에 디지털 잡음 유입으로 인해 신호 처리 장치(200)가 오작동할 때, 신호 처리 장치(200) 또는 신호 처리 장치(200)에 연결된 제어 대상 기기(300)의 전원을 재시동하지 않고, 컴퓨터의 초기화 신호에 의해 신호 처리 장치(200)를 간단히 초기화할 수 있다. 이를 통해, 신호 처리 장치(200)는 직렬 디지털 신호를 안정적으로 제어 대상 기기(300)로 제공할 수 있다.

따라서, 본 발명은 신호 처리 장치(200)가 컴퓨터로부터 먼 거리에 위치해 있거나, 고립되어 있는 공간에 위치하여 전원 재시동이 용이하지 못할 때에도 신호 처리 장치(200)를 초기화시켜 오동작을 방지할 수 있다.

또한, 신호 처리 장치의 전원 재시동에 따라 안정화되기까지의 대기 시간 없이 신호 처리 장치(200)를 쉽게 초기화시킬 수 있다.

본 발명에서 제안된 신호 처리 장치는 초전도 양자 간섭계(Superconducting Quantum Interference Device, 이하 'SQUID'라 칭하기로 함) 센서 등을 활용한 의료 진단 장비에서 복수개의 채널로 컴퓨터로부터의 전압 제어 등을 위한 제어 신호 수신에 활용될 수 있다. 여기서, SQID 센서는 일예로, 심자도(MCG: Magnetocardiography), 뇌자도(MEG: Magnetoencephalography), 심전도(ECG: Electrocardiography, ECG), 뇌전도(EEG: Electroencephalography) 등을 측정하기 위한 센서를 포함한다.

하지만, 본 발명은 이러한 의료 진단 장비 이외에 직렬 디지털 신호를 수신한 신호 처리 장치의 초기화 동작에 확장하여 적용될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

10: 데이터 처리 시스템 100: 제어 송신 장치
200: 신호 처리 장치 300: 제어 대상 기기
110: 컴퓨터 120: 디지털 출력 보드
130: 직렬 변환기 140: 광송신기
210: 디지털 신호 검출기 220: 클럭 발생기
221: 펄스 발생기 222: 지연기
230: 칩 선택 신호 발생기 240: 초기화기
310: 하이 펄스 발생기 320: 로우 펄스 발생기
330: 카운터 회로 331: 카운터
340: 리셋 신호 발생기 341: 단안정 펄스 발생기

Claims

입력되는 직렬 디지털 신호를 출력하는 디지털 신호 검출기;
상기 직렬 디지털 신호에 근거하여 클럭 신호를 발생하는 클럭 신호 발생기;
상기 클럭 신호와 상기 직렬 디지털 신호 중 적어도 하나의 신호를 이용하여 칩을 선택하기 위한 칩 선택 신호를 발생하는 칩 선택 신호 발생기; 및
상기 직렬 디지털 신호에 포함된 초기화 신호를 감지하고, 초기화 신호에 근거하여 상기 클럭 신호 발생기와 상기 칩 선택 신호 발생기의 동작을 초기화시키는 리셋 신호를 발생시키는 초기화기를 포함하고,
상기 초기화기는 상기 직렬 디지털 신호에 포함된 하이 신호에 대응되는 하이 펄스 신호를 발생하는 하이 펄스 발생기;
상기 직렬 디지털 신호에 포함된 로우 신호에 대응되는 로우 펄스 신호를 발생하는 로우 펄스 발생기;
상기 로우 펄스 신호에 응답하여 리셋 동작되고, 상기 하이 펄스 신호가 미리 설정된 개수가 연속되면, 검출 신호를 출력하는 카운터 회로; 및
상기 검출 신호의 펄스폭을 미리 설정된 길이만큼 조절한 상기 리셋 신호를 출력하는 리셋 신호 발생기를 포함하는 신호 처리 장치.
제 1 항에 있어서,
상기 초기화 신호는 미리 설정된 개수의 하이 신호들이 연속된 제 1 구간과, 상기 클럭 신호 발생기와 상기 칩 선택 신호 발생기를 초기화시키기 위한 대기 시간인 제 2 구간으로 구성되고,
상기 제 1 구간과 상기 제 2 구간 각각은 N(N은 정수)비트로 구성된 단위 신호 처리를 위한 시간으로 형성되는 신호 처리 장치.
제 2 항에 있어서,
상기 리셋 신호 발생기는 상기 리셋 신호의 길이를 상기 제 2 구간과 동일한 길이를 갖도록 조절하는 신호 처리 장치.
제 1 항에 있어서,
상기 리셋 신호 발생기는
입력 단자와 출력 단자를 구비하여 상기 리셋 신호를 발생시키는 단안정 펄스 발생기;
상기 입력 단자를 기준으로 병렬 연결된 저항; 및
상기 출력 단자에 연결되고, 상기 저항과 직렬 연결된 커패시터;
상기 입력 단자와 상기 출력 단자의 접점은 상기 커패시터와 상기 저항의 접점에 연결되는 신호 처리 장치.
제 1 항에 있어서,
상기 하이 신호 검출부는
상기 입력 단자를 통해 상기 직렬 디지털 신호를 입력받고, 클럭 단자를 통해 입력된 상기 클럭 신호에 응답하여 상기 하이 펄스 신호를 발생하는 제 1 플립 플롭; 및
상기 하이 펄스 신호를 반전시켜, 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 인버터를 포함하는 신호 처리 장치.
제 5 항에 있어서,
상기 로우 신호 검출부는
상기 입력 단자를 통해 상기 직렬 디지털 신호를 입력받고, 클럭 단자를 통해 입력된 상기 클럭 신호에 응답하여 상기 로우 펄스 신호를 발생하는 제 2 플립 플롭; 및
상기 로우 펄스 신호를 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터를 포함하는 신호 처리 장치.
제 6 항에 있어서,
상기 카운터 회로는
전원 리셋 신호, 상기 로우 신호, 상기 검출 신호를 논리합 연산한 오아(or) 연산 신호 출력하는 오아 게이트;
클럭 단자를 통해 입력된 하이 펄스 신호들을 입력받아 미리 설정된 개수의 하이 펄스 신호들이 연속되는지 카운팅 동작하고, 상기 클린 단자를 통해 오아(or) 연산 신호를 수신하는 카운터를 포함하는 신호 처리 장치.
제 7 항에 있어서,
상기 카운터 회로는
상기 카운터의 복수의 출력 단자들 중 일부를 상기 펄스 길이에 대응되는 개수를 검출하기 위해 논리곱 연산한 앤드 게이트를 더 포함하는 신호 처리 장치.
제 8 항에 있어서,
상기 카운터는 상기 미리 설정된 개수의 하이 펄스 신호들이 연속되는지 카운팅 동작을 완료하면 상기 검출 신호를 발생시키는 신호 처리 장치.
제 9 항에 있어서,
상기 카운터는 상기 오아 연산 신호가 활성화되면 상기 카운팅 동작을 리셋하는 신호 처리 장치.
신호 처리 장치의 초기화 방법에 있어서,
입력되는 직렬 디지털 신호로부터 하이 신호를 카운트하는 단계;
상기 카운트를 통해 미리 설정된 개수의 연속된 하이 신호들을 검출하는 단계;
상기 하이 신호들을 검출하면, 직렬 디지털 신호의 처리를 위한 클럭 신호와 칩 선택 신호의 발생 동작을 미리 설정된 시간 동안 리셋 동작하는 단계를 포함하는 초기화 방법.
제 11 항에 있어서,
상기 입력되는 직렬 디지털 신호에 로우 신호가 검출되면, 상기 카운트 동작을 리셋하는 단계를 더 포함하는 초기화 방법.
제 11 항에 있어서,
초기화 동작을 위해 미리 설정된 개수의 하이 신호가 연속된 제 1 구간과 상기 리셋 동작을 위한 제 2 구간을 포함한 초기화 신호를 수신하는 단계를 더 포함하는 초기화 방법.
제 11 항에 있어서,
상기 제 1 구간과 상기 제 2 구간은 N(N은 정수)비트로 구성된 단위 신호의 처리를 위한 시간으로 형성되는 초기화 방법.