JPH04192624A - アナログ信号処理装置を駆動する駆動回路に用いる計数回路 - Google Patents
アナログ信号処理装置を駆動する駆動回路に用いる計数回路Info
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- JPH04192624A JPH04192624A JP2320290A JP32029090A JPH04192624A JP H04192624 A JPH04192624 A JP H04192624A JP 2320290 A JP2320290 A JP 2320290A JP 32029090 A JP32029090 A JP 32029090A JP H04192624 A JPH04192624 A JP H04192624A
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- 238000010586 diagram Methods 0.000 description 6
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- FJJCIZWZNKZHII-UHFFFAOYSA-N [4,6-bis(cyanoamino)-1,3,5-triazin-2-yl]cyanamide Chemical compound N#CNC1=NC(NC#N)=NC(NC#N)=N1 FJJCIZWZNKZHII-UHFFFAOYSA-N 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
- H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタＶ計数回路に関するものでおる。
従来の技術
固体撮像素子などアナログ信号を取シ扱うデバイヌＯ駆
動回路において計数回路を構成する場合、クロックに対
して不均一なカウントノイズを発生するバイナリ−コー
ドの計数回路の代わりに、クロックの立ち上が夛立ち下
がりに対して同時変化数が常に一定で、計数段のフリッ
ププロップの負荷容量が均一となる計数回路が用いられ
ている。
動回路において計数回路を構成する場合、クロックに対
して不均一なカウントノイズを発生するバイナリ−コー
ドの計数回路の代わりに、クロックの立ち上が夛立ち下
がりに対して同時変化数が常に一定で、計数段のフリッ
ププロップの負荷容量が均一となる計数回路が用いられ
ている。
以下に従来の計ｅＬ回路について説明する。第４図は従
来の計数回路を示す。第３図において、１〜６は計数回
路としての出力を発生するＪ−にフリップフロップ、７
〜１６けそれぞれ計数段の入力を決定する論理デコーダ
部用論理ゲート、１７〜２２はそれぞれ論理デコーダ部
の同時変化数を均一にする同時変化数調節用論理ゲート
、２３〜３６は負荷容量調節用論理ゲート、４８は同時
父化数調節用論壇ゲート１７〜２２と負荷容量調節用論
理ゲート２３〜３６の出力ｔ−まとめる論理ゲート、４
２け計数回路のクロック入力端子、４３は計数回路のリ
セット端子、４４，４５は電源端子である。ここで、（
１）〜（６）はそれぞれＪ−にフリップフロップ１〜６
のＮＱ出力で、パスフィンに接続されて、対応するゲー
ト７〜３６の一方の入力端子に入力される。
来の計数回路を示す。第３図において、１〜６は計数回
路としての出力を発生するＪ−にフリップフロップ、７
〜１６けそれぞれ計数段の入力を決定する論理デコーダ
部用論理ゲート、１７〜２２はそれぞれ論理デコーダ部
の同時変化数を均一にする同時変化数調節用論理ゲート
、２３〜３６は負荷容量調節用論理ゲート、４８は同時
父化数調節用論壇ゲート１７〜２２と負荷容量調節用論
理ゲート２３〜３６の出力ｔ−まとめる論理ゲート、４
２け計数回路のクロック入力端子、４３は計数回路のリ
セット端子、４４，４５は電源端子である。ここで、（
１）〜（６）はそれぞれＪ−にフリップフロップ１〜６
のＮＱ出力で、パスフィンに接続されて、対応するゲー
ト７〜３６の一方の入力端子に入力される。
以下、第４図１−＃照しながら従来の計数回路の動作全
説明する。クロック入力端子４２よシクロツクが入力さ
れると、Ｊ−にフリップフロップ１〜６と論理デコーダ
部用論理ゲート７〜１６により計数動作が行われる。こ
のとき、論理デコーダ部において同時変化数の抜けが生
じるので、それを補うための同時変化数調節用論理ゲー
ト１７〜２２が第４図のように連結され、最上位Ｊ−に
フリッグフロッ１６のＮＱ出力（６）が入力されるＭＤ
ゲート１７の他方の入力端子は電源端子４５に接続され
る。また、Ｊ−にフリッププロップ１〜６のＮＱ出力（
１）〜（６）ノ負荷容量を均一にする負荷谷量幽節用論
増ゲート２３〜３６は第４図のように連結される。連結
のはじめのかのゲート２７０一方の入力端子ＩＬに固定
することで、負荷容量調節用論理ゲート２３〜３６は計
数動作中論理的には動作せず、Ｊ−にフリップフロップ
１〜６のＮＱ出力（１）〜（６）に負荷容量としてつな
がっているだけである。同時変化数調節用論理ゲートの
フィンの最後のかのゲート２２の出力と負荷容量調節用
論理ゲートのラインの最後のかのゲート３５の出力は論
理ゲート４８を通して冥動作で使用されない入力、たと
えばセレクターの１つの入力などに接続されて消去され
る。このような回路構成によシ、計数動作中クロックに
対する同時変化数が常に一定で、計数段のＪ−にフリッ
プフロップ１〜６の負荷容量が均一な計数回路が得られ
る。
説明する。クロック入力端子４２よシクロツクが入力さ
れると、Ｊ−にフリップフロップ１〜６と論理デコーダ
部用論理ゲート７〜１６により計数動作が行われる。こ
のとき、論理デコーダ部において同時変化数の抜けが生
じるので、それを補うための同時変化数調節用論理ゲー
ト１７〜２２が第４図のように連結され、最上位Ｊ−に
フリッグフロッ１６のＮＱ出力（６）が入力されるＭＤ
ゲート１７の他方の入力端子は電源端子４５に接続され
る。また、Ｊ−にフリッププロップ１〜６のＮＱ出力（
１）〜（６）ノ負荷容量を均一にする負荷谷量幽節用論
増ゲート２３〜３６は第４図のように連結される。連結
のはじめのかのゲート２７０一方の入力端子ＩＬに固定
することで、負荷容量調節用論理ゲート２３〜３６は計
数動作中論理的には動作せず、Ｊ−にフリップフロップ
１〜６のＮＱ出力（１）〜（６）に負荷容量としてつな
がっているだけである。同時変化数調節用論理ゲートの
フィンの最後のかのゲート２２の出力と負荷容量調節用
論理ゲートのラインの最後のかのゲート３５の出力は論
理ゲート４８を通して冥動作で使用されない入力、たと
えばセレクターの１つの入力などに接続されて消去され
る。このような回路構成によシ、計数動作中クロックに
対する同時変化数が常に一定で、計数段のＪ−にフリッ
プフロップ１〜６の負荷容量が均一な計数回路が得られ
る。
発明が解決しようとする課題
しかしながら上記の従来の構成では、計数回路のテスト
を行っても同時変化数調節用論理ゲートと負葡容′ｊｋ
調節用論理ゲートの故障が出力に影響しないため、カウ
ントノイズの原因となる同時変化数調節用論理ゲートあ
るいは負荷容量調節用論理ゲートのゲート故障をテスタ
ーにて検出できないという問題を有していた。
を行っても同時変化数調節用論理ゲートと負葡容′ｊｋ
調節用論理ゲートの故障が出力に影響しないため、カウ
ントノイズの原因となる同時変化数調節用論理ゲートあ
るいは負荷容量調節用論理ゲートのゲート故障をテスタ
ーにて検出できないという問題を有していた。
本発明は上記従来の問題を解決するもので、同時度化数
調節用論理ゲートあるいは負荷容量調節用論理ゲートの
ゲート故障の検出が可能な計数回路を提供することを目
的とするものである。
調節用論理ゲートあるいは負荷容量調節用論理ゲートの
ゲート故障の検出が可能な計数回路を提供することを目
的とするものである。
課題を解決するための手段
この課題を解決するために本発明の計数回路は、同時父
化数調節用論理ゲートと負荷容量調節用論理ゲートから
テスト波形を発生できるテスト回路用論理を設け、テス
ト波形により、同時変化ａ調節用画壇ゲートと負荷容量
真節用論理ゲートの故障検出を行うことができるような
構成にしたものでろる。
化数調節用論理ゲートと負荷容量調節用論理ゲートから
テスト波形を発生できるテスト回路用論理を設け、テス
ト波形により、同時変化ａ調節用画壇ゲートと負荷容量
真節用論理ゲートの故障検出を行うことができるような
構成にしたものでろる。
作用
この構成によシ、集積回路の出力（影響しない同時変化
数調節用論理ゲートと負葡容量調節用論理ゲートの故障
検出が可能な、同時変化数一定、負荷容量均一な計数回
路を得ることができる。
数調節用論理ゲートと負葡容量調節用論理ゲートの故障
検出が可能な、同時変化数一定、負荷容量均一な計数回
路を得ることができる。
冥施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における針数回路の論理回路
図を示す。第１図において、１〜６に計数回路としての
出力を発生するＪ−にフリッププロップ、７〜１６はそ
れぞれ計数回路の入力を決定する論理デコーダ部用論理
ゲート、１７〜２２Ｆ′ｉそれぞれ論理デコーダ部の同
時変化数を均一にする同時父化数調節用論理ゲート、２
３〜３６ｔｌそれぞれ負荷容量調節用論理ゲート、３７
〜４１は同時変化数調節用論理ゲート１７〜２２と負衛
容量調節用論理ゲート２３〜３６のテスト回路用論理ゲ
ート、４２は計数回路のクロック入力端子、４３は計数
回路のリセット端子、４４〜４６は電源端子、４７はテ
ストスイツチである。ここで、（１）〜（６）ハそれぞ
れＪ−にフリップフロップ１〜６のＮＱ比出力、パスフ
ィンに接続されて、対応するゲート７〜３６の一方の入
力端子に入力される。
図を示す。第１図において、１〜６に計数回路としての
出力を発生するＪ−にフリッププロップ、７〜１６はそ
れぞれ計数回路の入力を決定する論理デコーダ部用論理
ゲート、１７〜２２Ｆ′ｉそれぞれ論理デコーダ部の同
時変化数を均一にする同時父化数調節用論理ゲート、２
３〜３６ｔｌそれぞれ負荷容量調節用論理ゲート、３７
〜４１は同時変化数調節用論理ゲート１７〜２２と負衛
容量調節用論理ゲート２３〜３６のテスト回路用論理ゲ
ート、４２は計数回路のクロック入力端子、４３は計数
回路のリセット端子、４４〜４６は電源端子、４７はテ
ストスイツチである。ここで、（１）〜（６）ハそれぞ
れＪ−にフリップフロップ１〜６のＮＱ比出力、パスフ
ィンに接続されて、対応するゲート７〜３６の一方の入
力端子に入力される。
以上のように構成された計数回路について以下その動作
を説明する。第１図のように、同時変化数調節用論理ゲ
ート１７〜２２と負荷容量調節用論理ゲート２３〜３６
はＪ−に７リツプフロツ１１〜６からの聞出力（１）〜
（６）が上位ビットのものから下位ビットのものへと順
に連結される。同時変化数調節用論理ゲー）１７〜２２
を連結したラインは計数回路の実動作時も動作するので
、最上位のＪ−にフリップフロップ６の聞出力（６）が
入力されているにのゲー）１７の他方の入力は電源端子
４５にりな−でおく。
を説明する。第１図のように、同時変化数調節用論理ゲ
ート１７〜２２と負荷容量調節用論理ゲート２３〜３６
はＪ−に７リツプフロツ１１〜６からの聞出力（１）〜
（６）が上位ビットのものから下位ビットのものへと順
に連結される。同時変化数調節用論理ゲー）１７〜２２
を連結したラインは計数回路の実動作時も動作するので
、最上位のＪ−にフリップフロップ６の聞出力（６）が
入力されているにのゲー）１７の他方の入力は電源端子
４５にりな−でおく。
テストスイッチ４７の共通端子に、負荷容量調節用論理
ゲートのそれぞれのラインの最初の凧ゲート２７．３１
，３４％３６の他方の入力端と、す竜ット端子４３から
のリセットパルスが入力されるテスト回路用論理ゲート
の償ゲート３７の他方の入力−に接続され、電源端子４
６とグランドに切換え接続が可能である。さらに負荷容
量調節用論理ゲートのそれぞれのラインの最終のＮΦゲ
ート２五２８．３２．３５の出力端はテスト回路用論理
ゲートのＥＸ−ＯＲゲー）３＆３９．４０．４１ノ一方
の入力端ＶＣ接続され、ＥＸ−ＯＲケート３＆３９．４
０．４１ノ他方の入力端に＃ＰｉＸ時ｆ化数調節用論理
ゲートのフィンの最終の瓜ゲート２２の出力端および前
段のそれぞれのＥＸ−ＯＲゲート３＆ ３９．４Ｑの出
力端が接続されている。負荷容量調節用論理ゲート２３
〜３６を連結したラインは計数回路の実動作時には動作
しない九め、東動作時ＶＣ＃′ｉテストスイッチ４７を
グランドに落とすことにより負荷容量調節用論理ゲート
２３〜３６の出力をＬにし、Ｊ−にフリップフロップ１
〜６の聞出力の負荷容量になるように構成している。
ゲートのそれぞれのラインの最初の凧ゲート２７．３１
，３４％３６の他方の入力端と、す竜ット端子４３から
のリセットパルスが入力されるテスト回路用論理ゲート
の償ゲート３７の他方の入力−に接続され、電源端子４
６とグランドに切換え接続が可能である。さらに負荷容
量調節用論理ゲートのそれぞれのラインの最終のＮΦゲ
ート２五２８．３２．３５の出力端はテスト回路用論理
ゲートのＥＸ−ＯＲゲー）３＆３９．４０．４１ノ一方
の入力端ＶＣ接続され、ＥＸ−ＯＲケート３＆３９．４
０．４１ノ他方の入力端に＃ＰｉＸ時ｆ化数調節用論理
ゲートのフィンの最終の瓜ゲート２２の出力端および前
段のそれぞれのＥＸ−ＯＲゲート３＆ ３９．４Ｑの出
力端が接続されている。負荷容量調節用論理ゲート２３
〜３６を連結したラインは計数回路の実動作時には動作
しない九め、東動作時ＶＣ＃′ｉテストスイッチ４７を
グランドに落とすことにより負荷容量調節用論理ゲート
２３〜３６の出力をＬにし、Ｊ−にフリップフロップ１
〜６の聞出力の負荷容量になるように構成している。
次にテストモードについて説明する。まずテストスイッ
チ４７をグランドから電源端子４６に切シ換える。これ
によって負荷容量調節用論理ゲート２３〜３６のそれぞ
れのツインで最上位のＪ−にフリッププロップ６のＮＱ
比出力６）を入力している緻初のＮΦゲート２７．３Ｌ
３４−．３６の他方の入力にＨが入力され、負荷容量
調節用論理ゲート２３〜３６が動作する。また、テスト
スイッチをＨにすることでテスト回路用論理ゲートのＯ
Ｒゲート３７によりＪ−にフリップフロップ１〜６のリ
セットがかからない配線に構成されている。これは、突
動作の計数動作中に１回しか状Ｕ変化を起こさない上位
ビットのＪ−にフリップフロップの出力を２回（立ち上
が９と立ち下がシ）変化させ、Ｊ−にフリップフロップ
のにより、後述するテスト波形に波形の変化を起こさせ
るためでるる。
チ４７をグランドから電源端子４６に切シ換える。これ
によって負荷容量調節用論理ゲート２３〜３６のそれぞ
れのツインで最上位のＪ−にフリッププロップ６のＮＱ
比出力６）を入力している緻初のＮΦゲート２７．３Ｌ
３４−．３６の他方の入力にＨが入力され、負荷容量
調節用論理ゲート２３〜３６が動作する。また、テスト
スイッチをＨにすることでテスト回路用論理ゲートのＯ
Ｒゲート３７によりＪ−にフリップフロップ１〜６のリ
セットがかからない配線に構成されている。これは、突
動作の計数動作中に１回しか状Ｕ変化を起こさない上位
ビットのＪ−にフリップフロップの出力を２回（立ち上
が９と立ち下がシ）変化させ、Ｊ−にフリップフロップ
のにより、後述するテスト波形に波形の変化を起こさせ
るためでるる。
第２図は本発明の一寮施例における計数回路のタイムチ
ャートである。第２図において、４８はクロブク入力波
形、４９〜５４ハそれぞれテストスイッチ４７をテスト
モードにし九場合の第１図に示すＪ−にフリップフロッ
プ１〜６Ｃ）Ｑ出力波形、５５〜５９は同時変化数調節
用論理ゲートおよび負荷容量調節用論理ゲートのそれぞ
れのラインの最終の、ＭΦゲート２ム２３．２＆３２．
３５の出力波形、６０＃′ｉテスト回路用論珊ゲー）４
１０呂力波形、６１ は負荷容量調節用論理ゲー）３０
の入力がハイレベルに固定（以後Ｈ故障と略す）したと
きのかのゲート２８の出力波形、６２は負荷容量調節用
論理ゲート３０の入力がＨ故障したときのテスト用論理
ゲート４１の出力波形を示す。
ャートである。第２図において、４８はクロブク入力波
形、４９〜５４ハそれぞれテストスイッチ４７をテスト
モードにし九場合の第１図に示すＪ−にフリップフロッ
プ１〜６Ｃ）Ｑ出力波形、５５〜５９は同時変化数調節
用論理ゲートおよび負荷容量調節用論理ゲートのそれぞ
れのラインの最終の、ＭΦゲート２ム２３．２＆３２．
３５の出力波形、６０＃′ｉテスト回路用論珊ゲー）４
１０呂力波形、６１ は負荷容量調節用論理ゲー）３０
の入力がハイレベルに固定（以後Ｈ故障と略す）したと
きのかのゲート２８の出力波形、６２は負荷容量調節用
論理ゲート３０の入力がＨ故障したときのテスト用論理
ゲート４１の出力波形を示す。
第２図において、まずクロック４８を実動作時と同様に
入力する。クロック４８ｔ−人力したときのＪ−にフリ
ップフロップ１〜６のＱ出力はそれぞれ４９〜５４の゛
ようになる。同時変化数調節用論理ゲート１７〜２２の
ラインの最終の刷ゲート２２の出力は第２図の５５のよ
うな波形になる。ここで、同時変化数調節用論理ゲート
１７〜２２のどれか１つの入力（電源端子４５からの電
源は除く）がＨ故障あるいはロウレベルに固足（以後り
故障と略す）を起こすと、必ず最終の駒ゲート２２の出
力に影響し、第２図の５５の波形と異なる波形となる。
入力する。クロック４８ｔ−人力したときのＪ−にフリ
ップフロップ１〜６のＱ出力はそれぞれ４９〜５４の゛
ようになる。同時変化数調節用論理ゲート１７〜２２の
ラインの最終の刷ゲート２２の出力は第２図の５５のよ
うな波形になる。ここで、同時変化数調節用論理ゲート
１７〜２２のどれか１つの入力（電源端子４５からの電
源は除く）がＨ故障あるいはロウレベルに固足（以後り
故障と略す）を起こすと、必ず最終の駒ゲート２２の出
力に影響し、第２図の５５の波形と異なる波形となる。
同様に負荷容量調節用論理ゲート２３〜２７のツインの
最終のＡＮＤＮＯゲートの出力は第２図の５６の波形、
また負荷容量調節用論理ゲート２８〜３１のラインの最
終の瓜ゲート２８の出力は第２図の５７の波形、また、
負荷容量調節用論理ゲート３２〜３４のツインの最終の
にΦゲート３２の出力は第２図の５８の波形、また、負
荷容量調節用論理ゲート３５〜３６のラインの最終のＡ
ＮＤＮＯゲートの出力はＷＦ２図の５９の波形とな〕、
それぞれのフィンでＮ■ゲートの入力が１つでもＨ故障
あるいはＬ故障を起こすと、それぞれのフィンの最終の
椰ゲートの出力波形は故障が無いときの波形と異なる波
形となる。これらそれぞれのラインの最終のＮのゲート
の出力はｌ！ＫＥＸ−ＯＲゲート３８〜４１に入力され
排他的論理和かとられる。
最終のＡＮＤＮＯゲートの出力は第２図の５６の波形、
また負荷容量調節用論理ゲート２８〜３１のラインの最
終の瓜ゲート２８の出力は第２図の５７の波形、また、
負荷容量調節用論理ゲート３２〜３４のツインの最終の
にΦゲート３２の出力は第２図の５８の波形、また、負
荷容量調節用論理ゲート３５〜３６のラインの最終のＡ
ＮＤＮＯゲートの出力はＷＦ２図の５９の波形とな〕、
それぞれのフィンでＮ■ゲートの入力が１つでもＨ故障
あるいはＬ故障を起こすと、それぞれのフィンの最終の
椰ゲートの出力波形は故障が無いときの波形と異なる波
形となる。これらそれぞれのラインの最終のＮのゲート
の出力はｌ！ＫＥＸ−ＯＲゲート３８〜４１に入力され
排他的論理和かとられる。
同時変化数調節用論理ゲート、負荷容量調節用論理ゲー
トにまったく故障がなければ、ＥＸ−ＯＲゲート３８〜
４１の最終のにのゲート４１の出力波形に第２図の６０
の波形となる。同時変化数調節用論理ゲートあるいは負
倫容麓Ｉｌ１節用論理ゲートの入力のうち、どれか１つ
でも故障するとＥＸ −ＯＲゲート３８〜４１の入力波
形は異なる波形となる。このＥＸ −ＯＲゲートに入力
の変化点が必ず出力でも変化点となるので、入力の波形
が異なった波形となると必ず出力波形も＾なつ九波形と
なる。その九め同時変化数調節用論理ゲートあるいに負
荷容量調節用ｔｔａ珈ゲートの故障があると、ＥＸ−Ｏ
Ｒゲート３８〜４１の最終グー）４１の出力の波形が異
なる波形となる。
トにまったく故障がなければ、ＥＸ−ＯＲゲート３８〜
４１の最終のにのゲート４１の出力波形に第２図の６０
の波形となる。同時変化数調節用論理ゲートあるいは負
倫容麓Ｉｌ１節用論理ゲートの入力のうち、どれか１つ
でも故障するとＥＸ −ＯＲゲート３８〜４１の入力波
形は異なる波形となる。このＥＸ −ＯＲゲートに入力
の変化点が必ず出力でも変化点となるので、入力の波形
が異なった波形となると必ず出力波形も＾なつ九波形と
なる。その九め同時変化数調節用論理ゲートあるいに負
荷容量調節用ｔｔａ珈ゲートの故障があると、ＥＸ−Ｏ
Ｒゲート３８〜４１の最終グー）４１の出力の波形が異
なる波形となる。
例として第１図の４ＭΦケート３０のＪ−にフリップフ
ロップ５からの入力がＨ故障した場合を考える。ＡＮＤ
ＮＯゲートのＪ−にフリッププロップ５からＯ入力がＨ
故障すると、ＮΦゲート３０の出力は凧グー）３１の出
力と同じになり、負荷容量調節用論理ゲート２８〜３１
のフィンの最終にΦゲート２８の出力波形は第２図の６
１０波形となシ、５７の波形と異なった波形となる。そ
のためテスト回路用論理グー）４１の出力波形は６２０
波形となシ、６０の波形と異なった波形となる。このＥ
Ｘ −ＯＲゲー）４１の出力波形を集積回路のテストビ
ンからテスト波形として出力しテストを行うことにより
、実動作では出力に影１１をしない同時変化数調節用論
理ゲートあるいは負荷容量調節用論理ゲートの故障を検
出することができる。
ロップ５からの入力がＨ故障した場合を考える。ＡＮＤ
ＮＯゲートのＪ−にフリッププロップ５からＯ入力がＨ
故障すると、ＮΦゲート３０の出力は凧グー）３１の出
力と同じになり、負荷容量調節用論理ゲート２８〜３１
のフィンの最終にΦゲート２８の出力波形は第２図の６
１０波形となシ、５７の波形と異なった波形となる。そ
のためテスト回路用論理グー）４１の出力波形は６２０
波形となシ、６０の波形と異なった波形となる。このＥ
Ｘ −ＯＲゲー）４１の出力波形を集積回路のテストビ
ンからテスト波形として出力しテストを行うことにより
、実動作では出力に影１１をしない同時変化数調節用論
理ゲートあるいは負荷容量調節用論理ゲートの故障を検
出することができる。
以上のように、本寮施例によれば、論理回路の同時変化
数がクロック入力の立ち上がシ、立ち下がシに対して均
一で、さらに計数段のＪ−にフリップ７０ブプの負荷容
量が均一な計数回路において、実動作では出力に影響し
ない同時父化数調節用論理ゲート、負荷容量Ｗ４節用論
理ゲートの故障検出が可能となる。
数がクロック入力の立ち上がシ、立ち下がシに対して均
一で、さらに計数段のＪ−にフリップ７０ブプの負荷容
量が均一な計数回路において、実動作では出力に影響し
ない同時父化数調節用論理ゲート、負荷容量Ｗ４節用論
理ゲートの故障検出が可能となる。
なお、上記実施例では６ビツトの計数回路で構成したが
、計数段のビット数に関しては任意でよい。
、計数段のビット数に関しては任意でよい。
また、上記実施例では、同時度化数調節用論壇ゲート、
負荷容量調節用論理ゲートを腕ゲートで構成し、テスト
回路州論理ゲートのテスト波形作成ゲートをＥＸ −Ｏ
Ｒゲートで構成したが、回路に応じて四時度化数調節用
論理ゲート、負荷容量調り用論理ゲートを緩ゲート以外
のゲートで、テスト波形作成ゲートをＥＸ−ＮＯＲゲー
トによって構成し、上記実施例と同様なテスト波形を得
ることも可能である。
負荷容量調節用論理ゲートを腕ゲートで構成し、テスト
回路州論理ゲートのテスト波形作成ゲートをＥＸ −Ｏ
Ｒゲートで構成したが、回路に応じて四時度化数調節用
論理ゲート、負荷容量調り用論理ゲートを緩ゲート以外
のゲートで、テスト波形作成ゲートをＥＸ−ＮＯＲゲー
トによって構成し、上記実施例と同様なテスト波形を得
ることも可能である。
また、上記実施例では計数回路のリセットデコード用論
理ゲートの負荷容量は考慮していないが、第３図に示す
ように、任意のリセットデコード値における、リセット
値デコード用論理ゲート負荷に対しても、負荷容量ｔＪ
ｊ４節用論理ゲートをつけ、上記実施例と同様の方法で
故障を検出することも可能である。
理ゲートの負荷容量は考慮していないが、第３図に示す
ように、任意のリセットデコード値における、リセット
値デコード用論理ゲート負荷に対しても、負荷容量ｔＪ
ｊ４節用論理ゲートをつけ、上記実施例と同様の方法で
故障を検出することも可能である。
第３図は本発明の他の実施例を示す計数回路の論理回路
図を示す。！３図において、１〜６Ｆ′ｉ計数回路とし
ての出力を発生するＪ−にフリップフロップ、７〜１６
＃′ｉそれぞれ論理デコーダ部用論理ケート、１７〜２
２はそれぞれ同時変化数調節用論理ゲート、２３〜３４
はそれぞれ負荷容量調節用論理ゲート、３７〜ｂ ２２と負荷容量調節用論理ゲート２３〜３４のテスト回
路用論理ゲート、４２は計数回路のクロック入力端子、
４４〜４６は電源端子、４７＃′ｉテストスイツチで、
以上は第１図の構成と同様なものである。
図を示す。！３図において、１〜６Ｆ′ｉ計数回路とし
ての出力を発生するＪ−にフリップフロップ、７〜１６
＃′ｉそれぞれ論理デコーダ部用論理ケート、１７〜２
２はそれぞれ同時変化数調節用論理ゲート、２３〜３４
はそれぞれ負荷容量調節用論理ゲート、３７〜ｂ ２２と負荷容量調節用論理ゲート２３〜３４のテスト回
路用論理ゲート、４２は計数回路のクロック入力端子、
４４〜４６は電源端子、４７＃′ｉテストスイツチで、
以上は第１図の構成と同様なものである。
第１図の構成と異なるのは計数回路のＪ−にフリップフ
ロップ２．５のＮＱ小出力よびＪ−にフリップフロップ
３．４．６のＱ出力がそれぞれ入力されるリセット値デ
コード用論理ゲート６５と、Ｊ−に７リツプフロツグ１
〜６のＱ出力の負荷容量を均一にするためにＪ−にフリ
ップフロップ２．５のＱ出力が一方の入力端に入力され
るリセット負荷容量調節用論理ゲート６ξ６８を設けた
点である。り竜ット値デコード用論理ゲート６５の出力
端はテスト回路用論理ゲート３７〜４１のＯＲゲート３
７の他方の入力端に接続され、テストスイッチ４７の共
通端子にリセット負荷容量調節用論理ゲート６６の腕ゲ
ートの他方の入力端に接続され、リセット負荷容量調節
用論理ゲート６６の出力端はリセット負荷容量調節用論
理ゲート６７のＮΦゲートの他方の入力端に接続されて
いる。
ロップ２．５のＮＱ小出力よびＪ−にフリップフロップ
３．４．６のＱ出力がそれぞれ入力されるリセット値デ
コード用論理ゲート６５と、Ｊ−に７リツプフロツグ１
〜６のＱ出力の負荷容量を均一にするためにＪ−にフリ
ップフロップ２．５のＱ出力が一方の入力端に入力され
るリセット負荷容量調節用論理ゲート６ξ６８を設けた
点である。り竜ット値デコード用論理ゲート６５の出力
端はテスト回路用論理ゲート３７〜４１のＯＲゲート３
７の他方の入力端に接続され、テストスイッチ４７の共
通端子にリセット負荷容量調節用論理ゲート６６の腕ゲ
ートの他方の入力端に接続され、リセット負荷容量調節
用論理ゲート６６の出力端はリセット負荷容量調節用論
理ゲート６７のＮΦゲートの他方の入力端に接続されて
いる。
上記構成にシいて、リセット値デコード用論理ゲート６
５ａＪ−にフリップフロップ２〜６のＱ出力が順［ＬＨ
ＨＬＨとなったときに、り竜ブトバＶスを出力する。Ｑ
出力がリセット値デコード用論理ゲー）５１につながっ
ていないＪ−にフリッププロップ２．５は、Ｑ出力にリ
セット負荷容量調節用論理ゲート６６．６７をつけてい
るため、すべてｏ）−にフリップフロップのＱ出力の負
荷蚕食は均一となっている。リセット負荷容量調節用＃
Ｉ増ゲート６７の出力は同時変化数ｖｓＢ用論珊論理ト
１７〜２２の出力とともにＥＸ −ＯＲゲート６８に入
力され、こＯＥＸ −ＯＲゲート６８の出力がテスト回
路用論理ゲート３７〜４１のＥＸ−ＯＲゲート３８の他
方の入力端に入力される。またＪ−にフリップフロップ
１〜６のＮＱ小出力１）〜（６）の負荷容量は第一の実
施例とまったく同様に、負荷容量調節用論理ゲート２３
〜３４ Ｋよって均一になっている。
５ａＪ−にフリップフロップ２〜６のＱ出力が順［ＬＨ
ＨＬＨとなったときに、り竜ブトバＶスを出力する。Ｑ
出力がリセット値デコード用論理ゲー）５１につながっ
ていないＪ−にフリッププロップ２．５は、Ｑ出力にリ
セット負荷容量調節用論理ゲート６６．６７をつけてい
るため、すべてｏ）−にフリップフロップのＱ出力の負
荷蚕食は均一となっている。リセット負荷容量調節用＃
Ｉ増ゲート６７の出力は同時変化数ｖｓＢ用論珊論理ト
１７〜２２の出力とともにＥＸ −ＯＲゲート６８に入
力され、こＯＥＸ −ＯＲゲート６８の出力がテスト回
路用論理ゲート３７〜４１のＥＸ−ＯＲゲート３８の他
方の入力端に入力される。またＪ−にフリップフロップ
１〜６のＮＱ小出力１）〜（６）の負荷容量は第一の実
施例とまったく同様に、負荷容量調節用論理ゲート２３
〜３４ Ｋよって均一になっている。
以上のようＫｍ成することにより、第一の実施例とまっ
たく一様に、実動作では出力に影響しない同時変化数調
節用論理ゲートある藝に負荷容量調節用論理ゲートの故
障を検出することができる。
たく一様に、実動作では出力に影響しない同時変化数調
節用論理ゲートある藝に負荷容量調節用論理ゲートの故
障を検出することができる。
発明の効果
以上のように本発明によれば、同時変化数を一定にする
同時変化数調節用ｌｌｉ珊ゲート、計数段出力の負荷容
量を均一にする負荷容量調節用論理ゲートを有する計数
回路において、同時変化数調節用論埴ゲート、負荷容量
＃ｌＩｉ用論理ゲートの故障検出が可能なテスト回路を
構成するととによシ、集積回路の出力Ｋｆ−響しない同
時変化数調節用論理ゲート、負荷容量調節用論理ゲート
の故障検査を行うことができる優れた計数回路を実現で
きるものである。
同時変化数調節用ｌｌｉ珊ゲート、計数段出力の負荷容
量を均一にする負荷容量調節用論理ゲートを有する計数
回路において、同時変化数調節用論埴ゲート、負荷容量
＃ｌＩｉ用論理ゲートの故障検出が可能なテスト回路を
構成するととによシ、集積回路の出力Ｋｆ−響しない同
時変化数調節用論理ゲート、負荷容量調節用論理ゲート
の故障検査を行うことができる優れた計数回路を実現で
きるものである。
【図面の簡単な説明】
第１回灯本発明の一笑施例における計数回路の論理回路
図、第２図は同計数口路のタイムチャート、第３図は本
発明の他の実施例にシける計数回路の論理回路図、第４
図は従来の計数回路の論理回路図である。 １〜６・・・Ｊ−にフリップフロップ、７〜１６・・・
論理デコーダ部用論理ゲート、１７〜２２−・同時変化
数調節用論理ゲート、２３〜３６・・・負荷容量調節用
論理ゲート、３７〜４１・・・テスト回路用論理ゲート
、４２・・・クロック入力端子、４３・・・リセット入
力端子、４４〜４６・・・電源端子、４７・・・テスト
スイッチ、４ｇ・・・クロック入力波形、４９〜５４・
・・Ｊ−にフリップフロップ１〜６の出力波形、５５〜
５９・・・テスト回路用論理ゲート３８〜４１の入カ技
形、６０・・・テスト回路用論理ゲー）４１の出力波形
、６５・・・リセット値デコード用論理ゲート、６６．
６７・・・リセット負荷容量調節用論理ゲート。 代理人 森 本 義 弘 第１図 ３７〜４１ テストＥ選１片引−―′ＲＰｒ″−１
第３図 ｔｊ、ｔ７−９七ツト１Ｊらｉｔ’ｌｌ昨ＤＨ―雛」ｉ
す′−−ト第４図 杯
図、第２図は同計数口路のタイムチャート、第３図は本
発明の他の実施例にシける計数回路の論理回路図、第４
図は従来の計数回路の論理回路図である。 １〜６・・・Ｊ−にフリップフロップ、７〜１６・・・
論理デコーダ部用論理ゲート、１７〜２２−・同時変化
数調節用論理ゲート、２３〜３６・・・負荷容量調節用
論理ゲート、３７〜４１・・・テスト回路用論理ゲート
、４２・・・クロック入力端子、４３・・・リセット入
力端子、４４〜４６・・・電源端子、４７・・・テスト
スイッチ、４ｇ・・・クロック入力波形、４９〜５４・
・・Ｊ−にフリップフロップ１〜６の出力波形、５５〜
５９・・・テスト回路用論理ゲート３８〜４１の入カ技
形、６０・・・テスト回路用論理ゲー）４１の出力波形
、６５・・・リセット値デコード用論理ゲート、６６．
６７・・・リセット負荷容量調節用論理ゲート。 代理人 森 本 義 弘 第１図 ３７〜４１ テストＥ選１片引−―′ＲＰｒ″−１
第３図 ｔｊ、ｔ７−９七ツト１Ｊらｉｔ’ｌｌ昨ＤＨ―雛」ｉ
す′−−ト第４図 杯
Claims (1)
- 【特許請求の範囲】 １、Ｎビット（Ｎは自然数）構成の計数段と、前記計数
段の入力を決定する論理デコーダ部、前記論理デコーダ
部の同時変化数を均一にする同時変化数調節用論理ゲー
ト、前記計数段の出力の負荷容量を均一にする負荷容量
調節用論理ゲートで構成され前記同時変化数調節用論理
ゲートと前記負荷容量調節用論理ゲートからテスト波形
を作成するテスト回路用論理ゲートを有する計数回路。 ２、Ｎビット（Ｎは自然数）構成の計数段と、前記計数
段の入力を決定する論理デコーダ部、前記論理デコーダ
部の同時変化数を均一にする同時変化数調節用論理ゲー
ト、前記計数段の出力の負荷容量を均一にする負荷容量
調節用論理ゲート、前記計数段の出力から前記計数段の
リセット値をデコードするリセット値デコーダ部用論理
回路、前記リセットデコーダ部用論理ゲートによる前記
計数段の出力の負荷容量不均一を均一にするリセット負
荷容量調節用論理ゲートで構成され、前記同時変化数調
節用論理ゲートと前記負荷容量調節用論理ゲートと前記
リセット負荷容量調節用論理ゲートからテスト波形を作
成するテスト回路用論理ゲートを有する計数回路。 ３、テスト波形を作成するときに計数段フリツプフロツ
プのリセットを解除するための論理ゲートを有すること
を特徴とする請求項１または２記載の計数回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320290A JPH04192624A (ja) | 1990-11-22 | 1990-11-22 | アナログ信号処理装置を駆動する駆動回路に用いる計数回路 |
| US07/796,574 US5249054A (en) | 1990-11-22 | 1991-11-22 | Driving circuit for solid-state image sensor and counter circuit used therein |
| US08/093,062 US5371773A (en) | 1990-11-22 | 1993-07-16 | Driving circuit for solid-state image sensor and counter circuit used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320290A JPH04192624A (ja) | 1990-11-22 | 1990-11-22 | アナログ信号処理装置を駆動する駆動回路に用いる計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192624A true JPH04192624A (ja) | 1992-07-10 |
Family
ID=18119858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320290A Pending JPH04192624A (ja) | 1990-11-22 | 1990-11-22 | アナログ信号処理装置を駆動する駆動回路に用いる計数回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5249054A (ja) |
| JP (1) | JPH04192624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223618A (ja) * | 1990-12-25 | 1992-08-13 | Matsushita Electron Corp | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0674391B1 (en) * | 1990-05-09 | 2001-10-17 | Matsushita Electric Industrial Co., Ltd. | Counter circuit |
| JPH09232946A (ja) * | 1996-02-26 | 1997-09-05 | Mitsubishi Electric Corp | カウンタ |
| US6263463B1 (en) * | 1996-05-10 | 2001-07-17 | Advantest Corporation | Timing adjustment circuit for semiconductor test system |
| JPH10206508A (ja) * | 1997-01-20 | 1998-08-07 | Toshiba Corp | 半導体集積回路装置及びそのテスト方法 |
| JP2001169183A (ja) * | 1999-12-08 | 2001-06-22 | Nec Corp | イメージセンサー及びイメージセンサーの駆動方法 |
| US6956423B2 (en) * | 2002-02-01 | 2005-10-18 | Agilent Technologies, Inc. | Interleaved clock signal generator having serial delay and ring counter architecture |
| US7149275B1 (en) * | 2004-01-29 | 2006-12-12 | Xilinx, Inc. | Integrated circuit and method of implementing a counter in an integrated circuit |
| JP4289206B2 (ja) * | 2004-04-26 | 2009-07-01 | ソニー株式会社 | カウンタ回路 |
| KR100830582B1 (ko) * | 2006-11-13 | 2008-05-22 | 삼성전자주식회사 | 디지털 더블 샘플링 방법 및 그것을 수행하는 씨모스이미지 센서 그리고 그것을 포함하는 디지털 카메라 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE263470C (ja) * | ||||
| US3636336A (en) * | 1969-09-16 | 1972-01-18 | Bendix Corp | Digital function generator for collision avoidance system |
| US3962701A (en) * | 1974-12-23 | 1976-06-08 | Rockwell International Corporation | Coded counting sequence and logic implementation thereof to drive a display pattern |
| DE2709819A1 (de) * | 1977-03-07 | 1978-09-14 | Siemens Ag | Schaltungsanordnung zur ueberpruefung von vergleichern |
| US4413350A (en) * | 1981-01-12 | 1983-11-01 | General Datacomm Industries, Inc. | Programmable clock rate generator |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| US4654849B1 (en) * | 1984-08-31 | 1999-06-22 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
| JPS62245873A (ja) * | 1986-04-18 | 1987-10-27 | Fuji Photo Film Co Ltd | 固体撮像装置 |
| SU1429337A1 (ru) * | 1987-01-29 | 1988-10-07 | Киевское высшее военное авиационное инженерное училище | Устройство формировани сигналов изображени |
| KR910005306B1 (ko) * | 1988-12-31 | 1991-07-24 | 삼성전자 주식회사 | 고밀도 메모리의 테스트를 위한 병렬리드회로 |
| US4935944A (en) * | 1989-03-20 | 1990-06-19 | Motorola, Inc. | Frequency divider circuit with integer and non-integer divisors |
-
1990
- 1990-11-22 JP JP2320290A patent/JPH04192624A/ja active Pending
-
1991
- 1991-11-22 US US07/796,574 patent/US5249054A/en not_active Expired - Lifetime
-
1993
- 1993-07-16 US US08/093,062 patent/US5371773A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223618A (ja) * | 1990-12-25 | 1992-08-13 | Matsushita Electron Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5371773A (en) | 1994-12-06 |
| US5249054A (en) | 1993-09-28 |
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