JPS623442B2 - - Google Patents
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- JPS623442B2 JPS623442B2 JP21274881A JP21274881A JPS623442B2 JP S623442 B2 JPS623442 B2 JP S623442B2 JP 21274881 A JP21274881 A JP 21274881A JP 21274881 A JP21274881 A JP 21274881A JP S623442 B2 JPS623442 B2 JP S623442B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- output
- rom
- omission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/045—Program control other than numerical control, i.e. in sequence controllers or logic controllers using logic state machines, consisting only of a memory or a programmable logic device containing the logic for the controlled machine and in which the state of its outputs is dependent on the state of its inputs or part of its own output states, e.g. binary decision controllers, finite state controllers
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
本発明は自動計測器、検査機等で多用されてい
るプログラム回路に関する。
るプログラム回路に関する。
プログラム回路とは一連の制御信号を発生する
ようにプログラムされた回路であり、機器の自動
化には欠かせないものである。そして、その回路
構成としては各種の方法が提案されているが、従
来のプログラム回路ではステツプ数が多い場合回
路が非常に複数となり、またCPU等により構成
されたPLC（Programmable Logic Controller）
ではLSIを多く使用するために高価となる欠点が
あつた。
ようにプログラムされた回路であり、機器の自動
化には欠かせないものである。そして、その回路
構成としては各種の方法が提案されているが、従
来のプログラム回路ではステツプ数が多い場合回
路が非常に複数となり、またCPU等により構成
されたPLC（Programmable Logic Controller）
ではLSIを多く使用するために高価となる欠点が
あつた。
本発明はこれらの点に鑑み提案されたものであ
り、EP−ROM（Eraserable Programmable
ROM）とカウンタ等の論理素子からなる比較的
簡易な構成により数100ステツプのプログラムも
容易に実現でき、更に不要なステツプの省略を可
能にした汎用性の高いプログラム回路を提供する
ことを目的とする。
り、EP−ROM（Eraserable Programmable
ROM）とカウンタ等の論理素子からなる比較的
簡易な構成により数100ステツプのプログラムも
容易に実現でき、更に不要なステツプの省略を可
能にした汎用性の高いプログラム回路を提供する
ことを目的とする。
以下、構成ブロツクおよび具体的実施例を示す
図面に従い本発明を詳述する。
図面に従い本発明を詳述する。
第１図は本発明の基本構成をブロツク図にて示
したものであり、１は予め必要なプログラムが書
き込まれたEP−ROM、２はクロツク信号CLKを
カウントしEP−ROM１の下位アドレスを与える
第１のカウンタ、４はステツプ省略スイツチから
の信号SWを受けステツプ省略スイツチがオンか
オフかを検出し、オンならばステツプを進める信
号を出力するステツプ省略回路、５は第１のカウ
ンタ２の桁上り信号とステツプ省略回路４の出力
の論理和をとるOR回路、３はOR回路５の出力に
より歩進しかつEP−ROM１の上位アドレスを与
える第２のカウンタである。なおOR回路５の出
力はタイミングを制御するため、ステツプ省略回
路へも与えられている。
したものであり、１は予め必要なプログラムが書
き込まれたEP−ROM、２はクロツク信号CLKを
カウントしEP−ROM１の下位アドレスを与える
第１のカウンタ、４はステツプ省略スイツチから
の信号SWを受けステツプ省略スイツチがオンか
オフかを検出し、オンならばステツプを進める信
号を出力するステツプ省略回路、５は第１のカウ
ンタ２の桁上り信号とステツプ省略回路４の出力
の論理和をとるOR回路、３はOR回路５の出力に
より歩進しかつEP−ROM１の上位アドレスを与
える第２のカウンタである。なおOR回路５の出
力はタイミングを制御するため、ステツプ省略回
路へも与えられている。
しかして、クロツク信号CLKがカウンタ１に
与えられるとその出力がEP−ROM１のアドレス
に接続されているためEP−ROMに書き込まれた
プログラムがカウンタ２の動作ごとに順次呼び出
され必要な制御出力が得られる。次いでカウンタ
２がフルカウントに達して桁上り信号を出力する
とEP−ROM１の上位アドレスに接続されている
カウンタ３が働らき上位のアドレスを進め次のス
テツプのプログラムが読み出される。このとき各
ステツプ毎に対応して設けられたステツプ省略ス
イツチがすべてオフならば上記動作を続けて行な
い最後のステツプまで進行する。また特定のステ
ツプ省略スイツチがオンならばステツプ省略回路
４でこれを検出し、OR回路５を介してカウンタ
３に歩進のための信号を送り、１ステツプ分ステ
ツプを進める。その後もステツプ省略スイツチが
オンのステツプは同様にして省略していく。
与えられるとその出力がEP−ROM１のアドレス
に接続されているためEP−ROMに書き込まれた
プログラムがカウンタ２の動作ごとに順次呼び出
され必要な制御出力が得られる。次いでカウンタ
２がフルカウントに達して桁上り信号を出力する
とEP−ROM１の上位アドレスに接続されている
カウンタ３が働らき上位のアドレスを進め次のス
テツプのプログラムが読み出される。このとき各
ステツプ毎に対応して設けられたステツプ省略ス
イツチがすべてオフならば上記動作を続けて行な
い最後のステツプまで進行する。また特定のステ
ツプ省略スイツチがオンならばステツプ省略回路
４でこれを検出し、OR回路５を介してカウンタ
３に歩進のための信号を送り、１ステツプ分ステ
ツプを進める。その後もステツプ省略スイツチが
オンのステツプは同様にして省略していく。
第２図はステツプ省略回路４の構成をより詳細
に示したものであり、その他に具体的回路構成と
の対応のために微分回路６を付加してある。ステ
ツプ省略回路４につき構成を説明すると、ステツ
プ省略回路４は複数のステツプ省略スイツチから
カウンタ３の指定する信号を選択するマルチプレ
クサ４１、後の処理に適するパルス幅へ変換する
パルス幅拡大回路４２、最適なタイミングを得る
ための遅延回路４３、カウンタを動作させるため
のトリガを発生する微分回路４４により構成され
ている。なお、OR回路５の出力はマルチプレク
サ４１のストローブ信号（イネーブル信号）とし
て用いられている。
に示したものであり、その他に具体的回路構成と
の対応のために微分回路６を付加してある。ステ
ツプ省略回路４につき構成を説明すると、ステツ
プ省略回路４は複数のステツプ省略スイツチから
カウンタ３の指定する信号を選択するマルチプレ
クサ４１、後の処理に適するパルス幅へ変換する
パルス幅拡大回路４２、最適なタイミングを得る
ための遅延回路４３、カウンタを動作させるため
のトリガを発生する微分回路４４により構成され
ている。なお、OR回路５の出力はマルチプレク
サ４１のストローブ信号（イネーブル信号）とし
て用いられている。
第３図は第２図のブロツクを具体的回路構成で
実現したものであり、TTLにて構成した例であ
る。なお、これらの構成に限定されるものでな
く、他のタイプの論理素子を用いても同様に実現
できることは言うまでもない。第３図において構
成および機能を説明すると、第１のカウンタ２の
出力端子はEP−ROM１の下位アドレス端子A0〜
A3に接続され、第２のカウンタ３の出力端子は
上位アドレス端子A4〜A7に接続されており、カ
ウンタ２の入力端子には図示しない発振回路等よ
りのクロツク信号が与えられ、カウンタ３の入力
端子はOR回路５の出力端子に接続されている。
EP−ROM１のアドレスは８ビツトに限定される
ものではないが、８ビツトタイプが最も使用され
ていることもあり、これに対応してカウンタ２，
３は16進カウンタを使用している。なお、ここで
言う１ステツプとは第１のカウンタ２がカウント
アツプするまでにEP−ROMから出力される一連
のプログラムであり、この場合16組で１ステツプ
を形成している。一方、マルチプレクサ４１のデ
ータ入力端子E1〜E15は夫々対応するステツプ省
略スイツチS1〜S15を介して接地されており、セ
レクト入力端子Ａ，Ｂ，Ｃ，Ｄは第２のカウンタ
３の出力端子に接続され、ストローブ端子Ｓは
OR回路５の出力端子に接続されている。マルチ
プレクサ４１はセレクト入力端子Ａ，Ｂ，Ｃ，Ｄ
に入力された２進数を10進数に変換して対応する
データ入力端子に加えられた信号を反転してスト
ローブ信号の与えられる期間出力端子Ｗに出力す
るもので、例えば（Ｄ，Ｃ，Ｂ，Ａ）＝（0001）の
場合にはデータ入力端子E1が選択され、ステツ
プ省略スイツチS1がオンの場合には“１”を、オ
フの場合には“０”をＷに出力する。次いで、マ
ルチプレクサ４１の出力端子ＷはダイオードD1
の並列接続された抵抗R3とコンデンサC2の直列
回路を介して接地され、コンデンサC2の一端は
インバータI1，I2を直列に介した後抵抗R4、コン
デンサC3の直列回路を介して接地されている。
ダイオードD1、抵抗R3、コンデンサC2はパルス
幅拡大回路４２を構成するもので、ダイオード
D1の極性により急速充電緩速放電のループを作
り、後の処理において十分な幅のパルスを得てい
る。なお、マルチプレクサ４１から出力されるパ
ルス幅はストローブ信号の幅に依存するため、十
分なパルス幅が得られる場合にはパルス幅の拡大
は不要である。また、抵抗R4、コンデンサC3は
遅延回路４３に相当し、適当な遅延をもたせるこ
とによりタイミングをとり、回路の誤動作を防止
している。次いで、遅延回路４３の出力すなわち
コンデンサC3の一端はインバータI3，I4を介した
後、微分回路４４を構成するコンデンサC4を介
して、電源Ｖcc−接地間に直列接続された抵抗
R5，R6の中点に接続され、この中点はOR回路５
の一方の入力端子に接続されている。また、カウ
ンタ２の最上位ビツトは微分回路６を構成するコ
ンデンサC1を介して電源Ｖcc−接地間に直列接続
された抵抗R1，R2の中点に接続され、この中点
はOR回路５のもう一方の入力端子に接続されて
いる。微分回路４４，６は同様の構成であり、コ
ンデンサC4，C1の一端に加えられた信号が
“Ｈ”→“Ｌ”へ変化する際に“Ｌ”の負極性パ
ルスを発生する。
実現したものであり、TTLにて構成した例であ
る。なお、これらの構成に限定されるものでな
く、他のタイプの論理素子を用いても同様に実現
できることは言うまでもない。第３図において構
成および機能を説明すると、第１のカウンタ２の
出力端子はEP−ROM１の下位アドレス端子A0〜
A3に接続され、第２のカウンタ３の出力端子は
上位アドレス端子A4〜A7に接続されており、カ
ウンタ２の入力端子には図示しない発振回路等よ
りのクロツク信号が与えられ、カウンタ３の入力
端子はOR回路５の出力端子に接続されている。
EP−ROM１のアドレスは８ビツトに限定される
ものではないが、８ビツトタイプが最も使用され
ていることもあり、これに対応してカウンタ２，
３は16進カウンタを使用している。なお、ここで
言う１ステツプとは第１のカウンタ２がカウント
アツプするまでにEP−ROMから出力される一連
のプログラムであり、この場合16組で１ステツプ
を形成している。一方、マルチプレクサ４１のデ
ータ入力端子E1〜E15は夫々対応するステツプ省
略スイツチS1〜S15を介して接地されており、セ
レクト入力端子Ａ，Ｂ，Ｃ，Ｄは第２のカウンタ
３の出力端子に接続され、ストローブ端子Ｓは
OR回路５の出力端子に接続されている。マルチ
プレクサ４１はセレクト入力端子Ａ，Ｂ，Ｃ，Ｄ
に入力された２進数を10進数に変換して対応する
データ入力端子に加えられた信号を反転してスト
ローブ信号の与えられる期間出力端子Ｗに出力す
るもので、例えば（Ｄ，Ｃ，Ｂ，Ａ）＝（0001）の
場合にはデータ入力端子E1が選択され、ステツ
プ省略スイツチS1がオンの場合には“１”を、オ
フの場合には“０”をＷに出力する。次いで、マ
ルチプレクサ４１の出力端子ＷはダイオードD1
の並列接続された抵抗R3とコンデンサC2の直列
回路を介して接地され、コンデンサC2の一端は
インバータI1，I2を直列に介した後抵抗R4、コン
デンサC3の直列回路を介して接地されている。
ダイオードD1、抵抗R3、コンデンサC2はパルス
幅拡大回路４２を構成するもので、ダイオード
D1の極性により急速充電緩速放電のループを作
り、後の処理において十分な幅のパルスを得てい
る。なお、マルチプレクサ４１から出力されるパ
ルス幅はストローブ信号の幅に依存するため、十
分なパルス幅が得られる場合にはパルス幅の拡大
は不要である。また、抵抗R4、コンデンサC3は
遅延回路４３に相当し、適当な遅延をもたせるこ
とによりタイミングをとり、回路の誤動作を防止
している。次いで、遅延回路４３の出力すなわち
コンデンサC3の一端はインバータI3，I4を介した
後、微分回路４４を構成するコンデンサC4を介
して、電源Ｖcc−接地間に直列接続された抵抗
R5，R6の中点に接続され、この中点はOR回路５
の一方の入力端子に接続されている。また、カウ
ンタ２の最上位ビツトは微分回路６を構成するコ
ンデンサC1を介して電源Ｖcc−接地間に直列接続
された抵抗R1，R2の中点に接続され、この中点
はOR回路５のもう一方の入力端子に接続されて
いる。微分回路４４，６は同様の構成であり、コ
ンデンサC4，C1の一端に加えられた信号が
“Ｈ”→“Ｌ”へ変化する際に“Ｌ”の負極性パ
ルスを発生する。
第４図はその動作を示すタイムチヤートであ
り、Q1〜Q5の各信号は第３図中に同符号にて示
した点の電圧変化を示すものとする。しかして、
クロツク信号CLKが加えられる毎にカウンタ２
は歩進してEP−ROM１の下位アドレスを順次与
えカウント・アツプするまでに１ステツプ分に相
当する一連のプログラムをEP−ROM１から読み
出す。そして、微分回路６（コンデンサC1、抵
抗R1，R2）ではカウンタ２がカウント・アツプし
て再び出力が“0000”に変化する際の最上位ビツ
トの“Ｈ”→“Ｌ”を検出し、Q1に示す如き負
極性パルスを発生する。図からも明らかなように
OR回路５は負論理であるためQ1はそのまま通過
しQ2となつてカウンタ３を１カウント歩進す
る。仮にすべてのカウンタがクリアの状態から始
まつたとすると、この時のカウンタ３の出力は
（DCBA）＝（0001）であり、ステツプ省略スイツ
チS1が選択され、図ではS1はオフであるためデー
タ入力端子E1は“Ｈ”で、出力Ｗはそれが反転
した“Ｌ”であり、ステツプの省略は行われず、
再びカウンタ２の動作により２ステツプ目のプロ
グラムが順次読み出される。同様にして２ステツ
プ目が完了するとステツプ省略スイツチS2が選択
されるが、今度はS2はオンであるため、マルチプ
レクサ４１からは“Ｈ”の信号が出力され、パル
ス幅拡大Q3、遅延Q4、微分Q5を経た後、OR回路
５を通過してカウンタ３を歩進させ、次のステツ
プに進む。すなわち、各ステツプに対応して設け
られたステツプ省略スイツチの操作により、不要
なステツプを省略することが可能である。なお、
ステツプを省略する動作は第１のカウンタ２へ加
えられるクロツク信号CLKに比して十分速く行
われるため、ステツプ省略中に不確定なプログラ
ムを読み出すことはない。
り、Q1〜Q5の各信号は第３図中に同符号にて示
した点の電圧変化を示すものとする。しかして、
クロツク信号CLKが加えられる毎にカウンタ２
は歩進してEP−ROM１の下位アドレスを順次与
えカウント・アツプするまでに１ステツプ分に相
当する一連のプログラムをEP−ROM１から読み
出す。そして、微分回路６（コンデンサC1、抵
抗R1，R2）ではカウンタ２がカウント・アツプし
て再び出力が“0000”に変化する際の最上位ビツ
トの“Ｈ”→“Ｌ”を検出し、Q1に示す如き負
極性パルスを発生する。図からも明らかなように
OR回路５は負論理であるためQ1はそのまま通過
しQ2となつてカウンタ３を１カウント歩進す
る。仮にすべてのカウンタがクリアの状態から始
まつたとすると、この時のカウンタ３の出力は
（DCBA）＝（0001）であり、ステツプ省略スイツ
チS1が選択され、図ではS1はオフであるためデー
タ入力端子E1は“Ｈ”で、出力Ｗはそれが反転
した“Ｌ”であり、ステツプの省略は行われず、
再びカウンタ２の動作により２ステツプ目のプロ
グラムが順次読み出される。同様にして２ステツ
プ目が完了するとステツプ省略スイツチS2が選択
されるが、今度はS2はオンであるため、マルチプ
レクサ４１からは“Ｈ”の信号が出力され、パル
ス幅拡大Q3、遅延Q4、微分Q5を経た後、OR回路
５を通過してカウンタ３を歩進させ、次のステツ
プに進む。すなわち、各ステツプに対応して設け
られたステツプ省略スイツチの操作により、不要
なステツプを省略することが可能である。なお、
ステツプを省略する動作は第１のカウンタ２へ加
えられるクロツク信号CLKに比して十分速く行
われるため、ステツプ省略中に不確定なプログラ
ムを読み出すことはない。
第５図は第２の実施例を示したものであり、第
１の実施例と異なるのはパルス幅拡大および遅延
を単安定マルチブレータOM1，OM2によつて構
成した点である。なお動作は前述した第１の実施
例と変るところはないので重複を避ける意味で省
略する。
１の実施例と異なるのはパルス幅拡大および遅延
を単安定マルチブレータOM1，OM2によつて構
成した点である。なお動作は前述した第１の実施
例と変るところはないので重複を避ける意味で省
略する。
第６図に示すのは第３の実施例に対応するブロ
ツク図であり、ステツプ数が多い場合、市販のマ
ルチプレクサ（16入力）では足りないため、複数
のマルチプレクサ４１１，４１２，……４１ｎを
設け、更にこれらを選択するデコーダ７および出
力を合成するOR回路４５を新たに設けている。
第７図は具体的回路構成にて示した第３の実施例
であり、マルチプレクサを２個用いた例である。
ツク図であり、ステツプ数が多い場合、市販のマ
ルチプレクサ（16入力）では足りないため、複数
のマルチプレクサ４１１，４１２，……４１ｎを
設け、更にこれらを選択するデコーダ７および出
力を合成するOR回路４５を新たに設けている。
第７図は具体的回路構成にて示した第３の実施例
であり、マルチプレクサを２個用いた例である。
第８図は第４の実施例に対応するブロツク図で
あり、信号変化時の過渡現象による誤動作を防止
したものである。すなわち、同時に省略するステ
ツプの数が多い場合やEP−ROMの出力で制御さ
れるものが高速応答をする場合はステツプ省略時
の過渡現象が悪影響を及ぼす場合があり、この影
響を除くにはステツプ省略による過渡現象がおさ
まつてからEP−ROMが動作状態に移るようにす
るか、過渡現象が終つてからアドレスを与える必
要がある。第８図において、８はラツチ、９は遅
延回路であり、過渡現象が終つてからEP−ROM
１にアドレスを与えるようにした例である。第９
図は以上の構成を具体的回路構成により示した第
４の実施例である。第９図において、９１はタイ
マー素子であり、その外部に付加されたCRによ
り適当な遅延時間を設定している。なお他の構成
で前述したものと同一機能を有するものには同一
符号を付しその説明を省略する。
あり、信号変化時の過渡現象による誤動作を防止
したものである。すなわち、同時に省略するステ
ツプの数が多い場合やEP−ROMの出力で制御さ
れるものが高速応答をする場合はステツプ省略時
の過渡現象が悪影響を及ぼす場合があり、この影
響を除くにはステツプ省略による過渡現象がおさ
まつてからEP−ROMが動作状態に移るようにす
るか、過渡現象が終つてからアドレスを与える必
要がある。第８図において、８はラツチ、９は遅
延回路であり、過渡現象が終つてからEP−ROM
１にアドレスを与えるようにした例である。第９
図は以上の構成を具体的回路構成により示した第
４の実施例である。第９図において、９１はタイ
マー素子であり、その外部に付加されたCRによ
り適当な遅延時間を設定している。なお他の構成
で前述したものと同一機能を有するものには同一
符号を付しその説明を省略する。
第１０図に示すのは他の実施例をブロツク図に
て示したものであり、パルス発生回路１０を設
け、ステツプの移行時に一定幅のパルスをEP−
ROM１に送り、その期間だけEP−ROMを不動
作状態にしたものである。第８図に示したものよ
り素子の数は少ないがEP−ROMの出力でパルス
コントロールしている場合にしか適用できない。
て示したものであり、パルス発生回路１０を設
け、ステツプの移行時に一定幅のパルスをEP−
ROM１に送り、その期間だけEP−ROMを不動
作状態にしたものである。第８図に示したものよ
り素子の数は少ないがEP−ROMの出力でパルス
コントロールしている場合にしか適用できない。
以上のように本発明のプログラム回路にあつて
は、ステツプ省略スイツチよりの信号を適宜選択
し出力するマルチプレクサからなるステツプ省略
回路と、クロツク信号を計数し１ステツプに相当
するメモリ−アドレスを順次出力する第１のカウ
ンタと、該第１のカウンタの桁上り信号および前
記ステツプ省略回路出力の論理和を出力するOR
回路と、該OR回路の出力により歩進する第２の
カウンタを備え、予め制御プログラムの書き込ま
れたEP−ROMの下位アドレス端子に前記第１の
カウンタ出力端子を接続し、上位アドレス端子に
前記第２のカウンタ出力端子を接続し、更に前記
マルチプレクサのセレクタ入力端子に前記第２の
カウンタ出力端子を接続することによりEP−
ROMに書き込まれた制御プログラムを順次読み
出すと共に、ステツプ省略スイツチのオン・オフ
に応じて対応する任意のステツプを省略可能とし
たので、本発明を自動計測器、検査機等の自動制
御に応用した場合、不要ステツプの省略により検
査、計測時間を大幅に短縮でき、構成簡易にして
有用なるプログラム回路を提供することができ
る。
は、ステツプ省略スイツチよりの信号を適宜選択
し出力するマルチプレクサからなるステツプ省略
回路と、クロツク信号を計数し１ステツプに相当
するメモリ−アドレスを順次出力する第１のカウ
ンタと、該第１のカウンタの桁上り信号および前
記ステツプ省略回路出力の論理和を出力するOR
回路と、該OR回路の出力により歩進する第２の
カウンタを備え、予め制御プログラムの書き込ま
れたEP−ROMの下位アドレス端子に前記第１の
カウンタ出力端子を接続し、上位アドレス端子に
前記第２のカウンタ出力端子を接続し、更に前記
マルチプレクサのセレクタ入力端子に前記第２の
カウンタ出力端子を接続することによりEP−
ROMに書き込まれた制御プログラムを順次読み
出すと共に、ステツプ省略スイツチのオン・オフ
に応じて対応する任意のステツプを省略可能とし
たので、本発明を自動計測器、検査機等の自動制
御に応用した場合、不要ステツプの省略により検
査、計測時間を大幅に短縮でき、構成簡易にして
有用なるプログラム回路を提供することができ
る。
第１図は本発明の基本構成ブロツク図、第２図
は第１および第２の実施例に対応するブロツク
図、第３図は具体的回路構成にて示した第１の実
施例、第４図はその動作説明図、第５図は第２の
実施例、第６図は第３の実施例に対応するブロツ
ク図、第７図は第３の実施例、第８図は第４の実
施例に対応するブロツク図、第９図は第４の実施
例、第１０図は他の実施例を示すブロツク図であ
る。 １……EP−ROM、２，３……カウンタ、４…
…ステツプ省略回路、４１……マルチプレクサ、
４２……パルス幅拡大回路、４３，９……遅延回
路、４４，６……微分回路、５，４５……OR回
路、７……デコーダ、８……ラツチ、１０……パ
ルス発生回路、S1〜S31……ステツプ省略スイツ
チ、I1〜I4……インバータ、R1〜R10……抵抗、
C1〜C8……コンデンサ、９１……タイマー素
子。
は第１および第２の実施例に対応するブロツク
図、第３図は具体的回路構成にて示した第１の実
施例、第４図はその動作説明図、第５図は第２の
実施例、第６図は第３の実施例に対応するブロツ
ク図、第７図は第３の実施例、第８図は第４の実
施例に対応するブロツク図、第９図は第４の実施
例、第１０図は他の実施例を示すブロツク図であ
る。 １……EP−ROM、２，３……カウンタ、４…
…ステツプ省略回路、４１……マルチプレクサ、
４２……パルス幅拡大回路、４３，９……遅延回
路、４４，６……微分回路、５，４５……OR回
路、７……デコーダ、８……ラツチ、１０……パ
ルス発生回路、S1〜S31……ステツプ省略スイツ
チ、I1〜I4……インバータ、R1〜R10……抵抗、
C1〜C8……コンデンサ、９１……タイマー素
子。
Claims (1)
- 【特許請求の範囲】 １ ステツプ省略スイツチよりの信号を適宜選択
し出力するマルチプレクサからなるステツプ省略
回路と、クロツク信号を計数し１ステツプに相当
するメモリ−アドレスを順次出力する第１のカウ
ンタと、該第１のカウンタの桁上り信号および前
記ステツプ省略回路出力の論理和を出力するOR
回路と、該OR回路の出力により歩進する第２の
カウンタを備え、予め制御プログラムの書き込ま
れたEP−ROMの下位アドレス端子に前記第１の
カウンタ出力端子を接続し、上位アドレス端子に
前記第２のカウンタ出力端子を接続し、更に前記
マルチプレクサのセレクト入力端子に前記第２の
カウンタ出力端子を接続することによりEP−
ROMに書き込まれた制御プログラムを順次読み
出すと共に、ステツプ省略スイツチのオン・オフ
に応じて対応する任意のステツプを省略可能とし
たことを特徴とするプログラム回路。 ２ ステツプ省略スイツチよりの信号を適宜選択
し出力する複数のマルチプレクサからなるステツ
プ省略回路と、クロツク信号を計数し１ステツプ
に相当するメモリ−アドレスを順次出力する第１
のカウンタと、該第１のカウンタの桁上り信号お
よび前記ステツプ省略回路出力の論理和を出力す
るOR回路と、該OR回路の出力により歩進する第
２のカウンタと、前記複数のマルチプレクサを選
択するデコーダを備え、予め制御プログラムの書
き込まれたEP−ROMの下位アドレス端子に前記
第１のカウンタ出力端子を接続し、上位アドレス
端子に前記第２のカウンタ出力端子を接続し、更
に前記マルチプレクサのセレクト入力端子に前記
第２のカウンタ出力端子を接続することにより
EP−ROMに書き込まれた制御プログラムを順次
読み出すと共に、ステツプ省略スイツチのオン・
オフに応じて対応する任意のステツプを省略可能
としたことを特徴とするプログラム回路。 ３ ステツプ省略スイツチよりの信号を適宜選択
し出力するマルチプレクサからなるステツプ省略
回路と、クロツク信号を計数し１ステツプに相当
するメモリ−アドレスを順次出力する第１のカウ
ンタと、該第１のカウンタの桁上り信号および前
記ステツプ省略回路出力の論理和を出力するOR
回路と、該OR回路の出力により歩進する第２の
カウンタを備え、前記第１のカウンタおよび第２
のカウンタの出力をラツチを介してEP−ROMの
アドレス端子に接続し、更に前記マルチプレクサ
のセレクト入力端子に前記第２のカウンタ出力端
子を接続することによりEP−ROMに予め書き込
まれた制御プログラムを順次読み出すと共に、ス
テツプ省略スイツチのオン・オフに応じて対応す
る任意のステツプを省略可能としたことを特徴と
するプログラム回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21274881A JPS58114202A (ja) | 1981-12-28 | 1981-12-28 | プログラム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21274881A JPS58114202A (ja) | 1981-12-28 | 1981-12-28 | プログラム回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114202A JPS58114202A (ja) | 1983-07-07 |
| JPS623442B2 true JPS623442B2 (ja) | 1987-01-24 |
Family
ID=16627764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21274881A Granted JPS58114202A (ja) | 1981-12-28 | 1981-12-28 | プログラム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114202A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145303A (ja) * | 1985-12-19 | 1987-06-29 | Arubatsuku Service Kk | シ−ケンス制御回路 |
| JP2640477B2 (ja) * | 1987-11-24 | 1997-08-13 | 株式会社日立製作所 | シーケンス制御プログラムのテスト方法 |
-
1981
- 1981-12-28 JP JP21274881A patent/JPS58114202A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114202A (ja) | 1983-07-07 |
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