JPH02304375A - 電子回路測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電子回路の入出力端子より得られる信号の電
気的特性を測定する電子回路ΔＰ１定装置に関するもの
である。

〔従来の技術〕

デジタル電子回路の論理特性をテストする装置として、
従来から電子回路測定装置と称するものがある。

第３図は従来の電子回路測定装置１０を示すブロック構
成図である。同図において、１はパターンメモリであり
、所定パターン長の論理パターンＬＰを格納可能に構成
されている。第１表はパターンメモリ１に格納された論
理パターンＬＰである。第１表に示すように、ピンＮｏ
、で対応づけられた、デジタル電子回路の各入力端子に
与えるテストパターン（“Ｈ“、“Ｌ”で表示）と電子
回路の各出力端子より得られる信号の期待値パターン（
“１″、“０”で表示）とからなる論理バター第１表 パターンメモリ１はアドレス発生器２より出力されるア
ドレス信号に従い、論理パターンＬＰに基づいた論理信
号ＳＬを所定の波形で、ドライバ／コンパレータ３に出
力している。

アドレス発生器２は基準クロック発生器７より出力され
る基準クロックφ（動作周波数を決定する信号）が立上
がる度に、パターンコントローラ６の指示に従いアドレ
ス信号を出力している。

ドライバ／コンパレータ３は外部入出力端子ＰＯに接続
されており、外部入出力端子ＰＯがデジタル電子回路の
入力端子に接続されている場合、ドライバ／コンパレー
タ３内ドライバより外部入出力端子ＰＯを介してデジタ
ル電子回路の入力端子に与えている。

一方１、外部入出力端子ＰＯがデジタル電子回路の出力
端子に接続されている場合、該出力端子より得られる出
力信号を外部入出力端子ＰＯを介してドライバ／コンパ
レータ３内のコンパレータに取込んでいる。そして、ド
ライバ／コンパレータ３内のコンパレータの出力信号を
測定結果処理部４に出力している。測定結果処理部４は
コンパレータの出力信号が期待値パターン通りに出力さ
れているかのチェックを行っている。

このドライバ／コンパレータ３内のドライバの出力レベ
ル、コンパレータの判定レベルはレベル設定器５により
設定される。

なお、実際には複数のドライバ／コンパレータ３及び外
部入出力端子ＰＯが論理パターンＬＰのビンＮｏ、で対
応づけらでパターンメモリ１に接続されているが、説明
の都合上１組のドライバ／コンパレータ３及び外部入出
力端子ＰＯＬか図示していない。

前述したようにアドレス発生器２より出力されるアドレ
ス信号はパターンコントローラ６により制御される。パ
ターンコントローラ６は基準クロックφと外部より与え
られる制御信号ＳＣを取り込み、制御信号ＳＣの指示に
基づき、パターンメモリ１への論理パターンＬＰの格納
を行ったり、アドレス発生器２より出力されるアドレス
信号の発生順序の制御を行ったりしている。

第４図は第３図で示した電子回路測定装置の測定動作の
タイミング図である。同図において、ＳＡはデジタル電
子回路のクロック入力端子に人力される入力信号、ＳＢ
はデジタル電子回路の１つの出力端子より出力される出
力信号を示している。

なお、同図における１つの周期が、第１表の１つのアド
レスの論理値に対応しており、論理値はアドレス順に出
力されている。また、同図に例示した信号ＳＡのテスト
パターンは第１表のビンＮＯ１２の論理パターンに、信
号ＳＨの期待値パターンはビンＮｏ、４７の論理パター
ンにそれぞれ対応している。

同図に示すように周期２（第１表のアドレス２に対応）
の入力信号ＳＡの立下がりをトリガとして出力信号ＳＢ
が立上がっている。この出力信号ＳＢの立上がりは人力
信号ＳＡの立下がりに対して、回路特性、測定周辺回路
等の影響で生ずる遅延時間Δｔを有しており、周期２中
に現れず周期３中に現れてしまう。

このため、外部より制御信号ＳＣを与え、パタ−ンコン
トローラ６によりアドレス発生器２のアドレス信号の出
力動作を、周期２でレート延長期間（確実に出力信号Ｓ
Ｂが立上がると推測される期間）停止させている（以下
、この動作を「割り込み動作」という）。

〔発明が解決しようとする課題〕

従来の電子回路測定装置は以上のように構成されており
、デジタル電子回路の出力信号の信号変化が、そのトリ
がとなる人力信号が与えられる周期内に現れない場合、
外部より制御信号ＳＣを与え、パターンコントローラ６
により割り込み動作を行う必要があった。

このため、パターンコントローラ６に与える制御信号Ｓ
Ｃのプログラムの作成、レート延長期間の設定処理を行
う必要が生じ、デジタル電子回路の論理特性のテスト作
業が繁雑化してしまうという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、テストを行う電子回路の出力信号が許容時間
以上遅延する場合にも、論理特性のテスト作業を効率的
に行うことができる電子回路測定装置を得ることを目的
とする。

〔課題を解決するための手段〕

この発明にかかる電子回路δｐ１定装置は、予め関連づ
けて設定された所定ビットの論理パターン及び遅延パタ
ーンに基づき、論理信号及び遅延信号を出力するパター
ン信号生成手段と、論理信号を外部出力信号として外部
に出力する信号出力手段と、遅延信号に応答して、外部
より得られる外部入力信号が変化するまで、前記パター
ン信号生成手段の前記論理信号の出力を停止させる論理
信号制御手段とを備えて構成されている。

〔作用〕

この発明における論理信号制御手段は、遅延信号に応答
して、外部人力信号が変化するまで、パターン信号生成
手段の論理信号の出力を停止させるため、外部より制御
を行わなくとも、外部入力信号が変化する前にパターン
信号生成手段により論理信号が出力されることはない。

〔実施例〕

第１図はこの発明の一実施例である電子回路測定装置３
０を示すブロック構成図である。また、第２表はパター
ンメモリ１１に格納されているパターン列を示している
。第２表に示すように、従来から格納されていた論理パ
ターンＬＰに加え遅延パターンＴＰが新たに格納されて
いる。この遅延パターンＴＰは論理パターンＬＰ同様子
めパターンメモリ１１に格納することは容品である。

（以下余白） 第２表 パターンメモリ１１はアドレス発生器１５より出力され
るアドレス信号に従い、論理パターンＬＰに基づいた論
理信号ＳＬを所定の波形で、ドライバ／コンパレータ３
内に出力している。ドライバ／コンパレータ３のドライ
バの出力は、従来同様、外部入出力端子ＰＯを介してデ
ジタル電子回路の入力端子に与えられる。一方、デジタ
ル電子回路の出力端子より得られる出力信号は、従来同
様外部入出力端子ＰＯを介しドライバ／コンパレータ３
内のコンパレータに取込まれる。

また、パターンメモリ１１から出力される遅延信号ＳＤ
はカウンタ１２及びフリップフロップ１３の反転Ｒ入力
に取込まれている。遅延信号ＳＤは遅延パターンＴＰが
“１″の時にＬレベル、遅延パターンＴＰが“０“の時
にＨレベルとなる。

ドライバ／コンパレータ３内のコンパレータの出力信号
Ｓ３は測定結果処理部４に出力されると共に、ＯＲゲー
ト１７の一方入力にも出力されている。

ＯＲ’７’−ト１７の他方入力はカウンタ１２の出力信
号Ｓ１２であり、その出力信号Ｓ１７はフリップフロッ
プ１３のＳ人力に取込まれている。

カウンタ１２はＬレベルの遅延信号ＳＤを受は取るとリ
セットがかかり、Ｌレベルの信号５１２を出力する。そ
して、外部より入力される信号ＳＯで設定されたカウン
ト数の基準クロックφをカウントするとセットがかかり
、Ｈレベルの信号Ｓ１２を出力する。

一方、ＡＮＤゲート１４は一方人力に基準クロック発生
器７より出力される基準クロックφを受け、他方入力に
フリップフロップ１３のＱ出力を受けている。このＡＮ
Ｄゲート１４の出力信号Ｓ１４がアドレス発生器１５の
基準クロックとして与えられている。

なお、他の構成は従来と同様であるので説明は省略する
。また、従来同様、実際には複数のドライバ／コンパレ
ータ３及び外部入出力端子ＰＯが論理パターンＬＰのビ
ンＮ（Ｌで対応づけられてパターンメモリ１１に接続さ
れているが、説明の都合上１組のドライバ／コンパレー
タ３及び外部入出力端子ＰＯＬか図示していない。した
がって、各ドライバ／コンパレータ３に接続される構成
要素１２．１３，１４．１７も、１組しか図示していな
い。

第２図は第１図で示した電子回路測定装置の測定動作の
タイミング図である。同図において、ＳＡはデジタル電
子回路のクロック入力端子に入力されるクロック入力信
号（ビンＮ０．２の論理パターンに対応）、ＳＢはデジ
タル電子回路の１つの出力端子より出力される出力信号
（ビンに４７の期待値パターンに対応）を示しており、
従来同様、周期２のクロック人力信号ＳＡの立上りに対
し、出力信号ＳＢの立上りがΔを時間遅延している。

同図に示すように、周期２の基準クロックφ１の立上が
りをトリガとして、パターンメモリ１１より出力される
遅延信号ＳＤはＬレベルに立ち下がる。

その結果、フリップフロップ１３の反転Ｒ入力にＬレベ
ルの信号が入力されるため、フリップフロップ１３にリ
セットがかかり、Ｑ出力がＬレベルとなる。

フリップフロップ１３のＱ出力がＬレベルとなると、Ａ
ＮＤゲート１４の一方の入力がＬレベルになるため、Ａ
ＮＤゲート１４の出力信号Ｓ１４がＬレベルに固定され
、アドレス発生器１５には基準クロックが与えられなく
なる（第２図の例では基準クッロクφ２がアドレス発生
器１５に与えられなくなる）。

その結果、アドレス発生器１５はアドレス信号の出力が
不能となり、パターンメモリ１１がらの論理信号ＳＬの
出力が停止するため、同図に示すように、入力信号ＳＡ
はＬレベルで固定する。

そして、出力信号ＳＢが立上がると、ドライバ／コンパ
レータ３内のコンパレータの出力信号Ｓ３が時刻ｔ１に
Ｈレベルに立上がる。

すると、ＯＲゲート１７の一方の人力がＨレベルとなる
ため、ＯＲゲート１７の出力、すなわち、フリップフロ
ップ１３のＳ人力がＨレベルとなる。

その結果、フリップフロップ１３にセットがかかり、Ｑ
出力がＨレベルとなる。フリップブロッブ１３のＱ出力
がＨレベルとなると、ＡＮＤゲート１４の１つの人力が
Ｈレベルになるため、ＡＮＤゲート１４の出力信号Ｓ１
４はＡＮＤゲート１４のもう１つの入力である基準クロ
ックφとなる。

従って、アドレス発生器１５には再び基準クロックφが
与えられ、基準クロックφ３の立上がりをトリがとして
アドレス信号をパターンメモリ１１に出力する。以降、
遅延信号ＳＤがＬレベルに立下がらない限り、基準クロ
ックφの立上がり基づく周期ごとに、パターンメモリ１
１から論理信号ＳＬが出力される。

また、デジタル電子回路の不良等により、周期２の人力
信号ＳＡをトリガとして出力信号ＳＢが立上がらない場
合においても、カウンタ１２の出力信号Ｓ１２が、時刻
ｔ２にはＨレベルに立ち上がるため、ＯＲゲート１７の
一方の入力がＨレベルとなることにより、フリップフロ
ップ１３にセットがかかり、出力信号ＳＢが立上がった
場合と同様にして、時刻ｔ２以降の基準クロックφの立
上がり基づく周期ごとに、パターンメモリ１１から論理
信号ＳＬが出力されることになる。

従って、周期２の入力信号ＳＡをトリガとして出力信号
ＳＢが立上がらない場合においても、パターンメモリ１
１からの論理信号ＳＬの出力が停止し続けることは回避
される。つまり、カウンタ１２により、論理信号ＳＬの
出力停止の最大期間を規定している。

このように、出力信号の周期間にまたがる遅延が予測さ
れる場合に、予め遅延パターンＴＰＯ所定アドレスに“
１”を書込むことにより、出力信号に変化が現われるま
でアドレス発生器１５に与える基準クロックを停止させ
ることにより、パターンメモリ１１からの論理信号ＳＬ
の出力を停止させている。

従って、従来のように、外部より制御信号ＳＣを与え、
パターンコントローラ６により割り込み動作を行う必要
は無くなる。その結果、パターンコントローラ６に与え
る制御信号ＳＣのプログラムの作成、レート延長期間の
設定処理を行う必要もなくなるため、デジタル電子回路
の論理特性のテスト作業を効率的に行える。

しかも、出力信号に信号変化が現われると、直ちに、パ
ターンメモリ１１からの論理信号ＳＬが出力されるよう
に構成しているため、パターンメモリ１１からの論理信
号ＳＬの出力停止期間を必要最小限に抑えることができ
る。

また、基準クロックφの周波数を、論理特性のテストを
行うデジタル電子回路の限界速度より高く設定し、デジ
タル電子回路の出力信号が発生する全アドレスにおいて
、遅延パターンＴＰを“１”に設定すれば、論理特性を
テストするデジタル電子回路の実動作限界速度でテスト
を行うことができる。

〔発明の効果〕

以上説明したように、この発明によれば、論理信号制御
手段により、遅延信号に応答して、外部人力信号が変化
するまで、パターン信号生成手段の論理信号の出力を停
止させるため、外部より制御を行なわなくとも、外部入
力信号が変化する前にパターン信号生成手段により論理
信号が出力されることはない。

従って、特定の電子回路について、装置の外部入力信号
となる電子回路の出力信号が所定時間以上遅延すること
が予測される場合には、その該当時点において遅延信号
が活性状態になるように遅延パターンを予め設定してお
くだけで、該電子回路の論理特性のテスト作業を効率よ
く行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である電子回路測定装置を
示すブロック構成図、第２図は第１図で示した電子回路
測定装置の測定動作のタイミング図、第３図は従来の電
子回路測定装置を示すブロック構成図、第４図は第１図
で示した電子回路測定装置の１ｌＦＩ定動作のタイミン
グ図である。 図において、３はドライバ／コンパレータ、７は基準ク
ロック発生器、１１はパターンメモリ、１３はフリップ
フロップ、１４はＡＮＤゲート、１５はアドレス発生器
、１７はＯＲゲート、ｐ。 は外部入出力端子である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）予め関連づけて設定された所定ビットの論理パタ
   ーン及び遅延パターンに基づき、論理信号及び遅延信号
   を出力するパターン信号生成手段と、 前記論理信号を外部出力信号として外部に出力する信号
   出力手段と、 前記遅延信号に応答して、外部より得られる外部入力信
   号が変化するまで、前記パターン信号生成手段の前記論
   理信号の出力を停止させる論理信号制御手段とを備えた
   電子回路測定装置。