JPH0850153A - パルス幅の時間計測回路 - Google Patents
パルス幅の時間計測回路Info
- Publication number
- JPH0850153A JPH0850153A JP20294394A JP20294394A JPH0850153A JP H0850153 A JPH0850153 A JP H0850153A JP 20294394 A JP20294394 A JP 20294394A JP 20294394 A JP20294394 A JP 20294394A JP H0850153 A JPH0850153 A JP H0850153A
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- JP
- Japan
- Prior art keywords
- signal
- measurement
- pulse width
- channel
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 簡単な構成でパルス幅の時間計測を実現す
る。 【構成】 基本クロック発振部３の基本クロック信号を
もとにタイマ２のチャネルＣＨ０で計測用基準クロック
信号が生成される。計測対象信号Ｄ１が計測対象信号入
力制御部７に入力され、計測ゲート信号Ｄ２が生成さ
れ、タイマ２のチャネルＣＨ１で計測ゲート信号Ｄ２が
論理「１」の場合に計測用基準クロック信号でダウンカ
ウントが実行される。計測ゲート信号Ｄ２のレベルが
「０」になると割り込みが発生し、ＭＰＵ１は割り込み
処理のひとつの処理として、タイマ２のチャネルＣＨ１
のカウントデータを読み込む。このカウントデータに計
測基準クロック信号の周期を乗じた値が求める計測対象
信号のパルス幅の時間である。
る。 【構成】 基本クロック発振部３の基本クロック信号を
もとにタイマ２のチャネルＣＨ０で計測用基準クロック
信号が生成される。計測対象信号Ｄ１が計測対象信号入
力制御部７に入力され、計測ゲート信号Ｄ２が生成さ
れ、タイマ２のチャネルＣＨ１で計測ゲート信号Ｄ２が
論理「１」の場合に計測用基準クロック信号でダウンカ
ウントが実行される。計測ゲート信号Ｄ２のレベルが
「０」になると割り込みが発生し、ＭＰＵ１は割り込み
処理のひとつの処理として、タイマ２のチャネルＣＨ１
のカウントデータを読み込む。このカウントデータに計
測基準クロック信号の周期を乗じた値が求める計測対象
信号のパルス幅の時間である。
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅の時間計測回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】従来、パルス幅の時間測定はカウンタ用
のＩＣを利用して計測し、計測結果をＭＰＵに転送して
いた。このような場合、一般的にプリセット可能なカウ
ンタ用ＩＣは４ビットカウンタが主流であり、例えば１
６ビットのカウンタを構成するときには４個必要とな
り、精度向上のためには基準クロック周波数を上げてカ
ウンタのビット構成数を多くする必要があり、必然的に
多くのカウンタ用ＩＣが必要であった。また、カウント
データをＭＰＵに転送しようとする場合カウンタ用ＩＣ
の出力にトライステートのバッファ用ＩＣが必要であっ
た。
のＩＣを利用して計測し、計測結果をＭＰＵに転送して
いた。このような場合、一般的にプリセット可能なカウ
ンタ用ＩＣは４ビットカウンタが主流であり、例えば１
６ビットのカウンタを構成するときには４個必要とな
り、精度向上のためには基準クロック周波数を上げてカ
ウンタのビット構成数を多くする必要があり、必然的に
多くのカウンタ用ＩＣが必要であった。また、カウント
データをＭＰＵに転送しようとする場合カウンタ用ＩＣ
の出力にトライステートのバッファ用ＩＣが必要であっ
た。
【０００３】
【発明が解決しようとする課題】以上のように、従来の
パルス幅の時間測定は、多くの計測用カウンタＩＣとＭ
ＰＵとの接続のためのトライステートバッファ用ＩＣが
必要となり、回路規模が大きくなって部品点数が多くな
るだけでなく、それに伴って部品を搭載するプリント配
線板も大きくなるなどコストが高くなるという問題点が
あった。本発明は、上記課題を解決するために市販のプ
ログラマブルインターバルタイマ（以下タイマと略称す
る。）を用いて、カウンタ機能とトライステートバッフ
ァ機能を代用することによって、簡単な構成でパルス幅
の時間測定回路を実現することを目的とする。
パルス幅の時間測定は、多くの計測用カウンタＩＣとＭ
ＰＵとの接続のためのトライステートバッファ用ＩＣが
必要となり、回路規模が大きくなって部品点数が多くな
るだけでなく、それに伴って部品を搭載するプリント配
線板も大きくなるなどコストが高くなるという問題点が
あった。本発明は、上記課題を解決するために市販のプ
ログラマブルインターバルタイマ（以下タイマと略称す
る。）を用いて、カウンタ機能とトライステートバッフ
ァ機能を代用することによって、簡単な構成でパルス幅
の時間測定回路を実現することを目的とする。
【０００４】
【課題を解決するための手段】計測の基準時間となる基
本クロック信号を発生する基本クロック発振部と、計測
対象信号入力制御部と、基本クロック信号を受けて計測
用基準クロックを生成し、その計測用基準クロックと計
測ゲート信号からパルス幅を計測するタイマ部と、この
タイマの動作モードの設定や計測値を読み出すなど回路
全体を制御するＭＰＵ部とを有するものである。
本クロック信号を発生する基本クロック発振部と、計測
対象信号入力制御部と、基本クロック信号を受けて計測
用基準クロックを生成し、その計測用基準クロックと計
測ゲート信号からパルス幅を計測するタイマ部と、この
タイマの動作モードの設定や計測値を読み出すなど回路
全体を制御するＭＰＵ部とを有するものである。
【０００５】
【作用】本発明によれば、市販の複数のタイマチャネル
を有し、ＭＰＵに直結可能なタイマＬＳＩ（例えば、８
２５３）を使用し、計測対象信号および基準クロックが
入力されると計測ゲート信号が生成され、これらの信号
をもとに計測が実行され、計測ゲート信号のレベルが反
転するとＭＰＵに割り込みが入り、ＭＰＵが計測データ
を読み込むように構成したので部品点数を少なくでき
る。
を有し、ＭＰＵに直結可能なタイマＬＳＩ（例えば、８
２５３）を使用し、計測対象信号および基準クロックが
入力されると計測ゲート信号が生成され、これらの信号
をもとに計測が実行され、計測ゲート信号のレベルが反
転するとＭＰＵに割り込みが入り、ＭＰＵが計測データ
を読み込むように構成したので部品点数を少なくでき
る。
【０００６】
【実施例】図１は本発明の１実施例を示すパルス幅の時
間計測回路のブロック図、図２はこのパルス幅の時間測
定回路の動作を説明するためのタイミングチャートであ
る。図１において、１はＭＰＵ、２はＭＰＵ直結型のゲ
ート入力端子（ＧＡＴＥ０、ＧＡＴＥ１）によって動作
の開始／停止（論理「１」の場合に動作開始）ができる
複数のカウンタチャネルを有するタイマ部（例えば、８
２５３）で、１番目のカウンタチャネル（以下チャネル
という。）ＣＨ０は後述の基本クロックを分周し、計測
用基準クロックを生成し、２番目のカウンタチャネル
（以下チャネルという。）ＣＨ１は計測ゲート信号が論
理「１」の場合に前記計測基準クロックでパルス幅を計
測する。３は基本クロック発振部、７は計測対象信号入
力部である。計測対象信号入力部７のうち４は２入力Ａ
ＮＤゲート、５はＤタイプポジティブエッジトリガフリ
ップフロップ（以下フリップフロップという。）、６は
インバータである。８はＭＰＵのデータバスである。な
お、ＭＰＵのアドレスバスやリード／ライトなどの特有
な制御信号は省略している。
間計測回路のブロック図、図２はこのパルス幅の時間測
定回路の動作を説明するためのタイミングチャートであ
る。図１において、１はＭＰＵ、２はＭＰＵ直結型のゲ
ート入力端子（ＧＡＴＥ０、ＧＡＴＥ１）によって動作
の開始／停止（論理「１」の場合に動作開始）ができる
複数のカウンタチャネルを有するタイマ部（例えば、８
２５３）で、１番目のカウンタチャネル（以下チャネル
という。）ＣＨ０は後述の基本クロックを分周し、計測
用基準クロックを生成し、２番目のカウンタチャネル
（以下チャネルという。）ＣＨ１は計測ゲート信号が論
理「１」の場合に前記計測基準クロックでパルス幅を計
測する。３は基本クロック発振部、７は計測対象信号入
力部である。計測対象信号入力部７のうち４は２入力Ａ
ＮＤゲート、５はＤタイプポジティブエッジトリガフリ
ップフロップ（以下フリップフロップという。）、６は
インバータである。８はＭＰＵのデータバスである。な
お、ＭＰＵのアドレスバスやリード／ライトなどの特有
な制御信号は省略している。
【０００７】図２において、Ｄ１は外部から入力される
計測対象信号、Ｄ２は計測ゲート信号、ＩＮＴはパルス
幅の時間計測が終了したことをＭＰＵに知らせる割り込
み信号、ＲＳＴは計測データをＭＰＵが読み込みを完了
したことを示す読み込み完了信号であると同時に図１の
フリップフロップ５の初期設定信号である。
計測対象信号、Ｄ２は計測ゲート信号、ＩＮＴはパルス
幅の時間計測が終了したことをＭＰＵに知らせる割り込
み信号、ＲＳＴは計測データをＭＰＵが読み込みを完了
したことを示す読み込み完了信号であると同時に図１の
フリップフロップ５の初期設定信号である。
【０００８】以下に、このようなパルス幅の時間計測回
路の動作について説明する。タイマ２のチャネルＣＨ０
は分周モードに、チャネルＣＨ１はダウンカウントモー
ドにプログラムする。基本クロック発振部３から基本ク
ロック信号が出力されタイマ２のチャネルＣＨ０のクロ
ック入力端子ＣＬＫ０に供給される。チャネルＣＨ０は
ゲート入力端子ＧＡＴＥ０がプルアップされているので
常時基本クロック信号をプログラムされた分周比で分周
された計測用基準クロック信号が出力され、チャネルＣ
Ｈ１のクロック入力端子ＣＬＫ１に供給される。
路の動作について説明する。タイマ２のチャネルＣＨ０
は分周モードに、チャネルＣＨ１はダウンカウントモー
ドにプログラムする。基本クロック発振部３から基本ク
ロック信号が出力されタイマ２のチャネルＣＨ０のクロ
ック入力端子ＣＬＫ０に供給される。チャネルＣＨ０は
ゲート入力端子ＧＡＴＥ０がプルアップされているので
常時基本クロック信号をプログラムされた分周比で分周
された計測用基準クロック信号が出力され、チャネルＣ
Ｈ１のクロック入力端子ＣＬＫ１に供給される。
【０００９】次に図示しない外部から図２（Ａ）に示す
ような計測対象信号Ｄ１が計測対象信号入力制御部７に
入力されると、フリップフロップ５は初期設定によりリ
セットされているので、計測対象信号が論理「１」とな
ると、２入力ＡＮＤゲート４の出力は論理「１」とな
り、図２（Ｂ）に示すような計測ゲート信号Ｄ２が生成
され、タイマ２のチャネルＣＨ１のゲート入力端子ＧＡ
ＴＥ１に供給される。チャネルＣＨ１のカウンタは計測
ゲート信号Ｄ２が論理「１」の場合にクロック入力端子
ＣＬＫ１に入力された計測用基準クロック信号でダウン
カウントを実行する。
ような計測対象信号Ｄ１が計測対象信号入力制御部７に
入力されると、フリップフロップ５は初期設定によりリ
セットされているので、計測対象信号が論理「１」とな
ると、２入力ＡＮＤゲート４の出力は論理「１」とな
り、図２（Ｂ）に示すような計測ゲート信号Ｄ２が生成
され、タイマ２のチャネルＣＨ１のゲート入力端子ＧＡ
ＴＥ１に供給される。チャネルＣＨ１のカウンタは計測
ゲート信号Ｄ２が論理「１」の場合にクロック入力端子
ＣＬＫ１に入力された計測用基準クロック信号でダウン
カウントを実行する。
【００１０】計測対象信号Ｄ１が論理「０」となると、
インバータ６を介してフリップフロップ５のトリガ端子
Ｔに供給され、計測対象信号Ｄ１のネガティブエッジが
トリガ端子Ｔではポジティブエッジとなり、その時点で
フリップフロップ５が反転し、計測ゲート信号Ｄ２が論
理「０」になり、その時点でチャネルＣＨ１のダウンカ
ウント動作は停止する。また、同時に図２（Ｃ）に示す
ように割り込み信号ＩＮＴが発生し、この割り込み信号
がＭＰＵ１に接続されているので、ＭＰＵ１は割り込み
処理のひとつの処理として、タイマ２のチャネルＣＨ１
のカウントデータを読み込む。このカウントデータに計
測基準クロック信号の周期を乗じた値が求める計測対象
信号のパルス幅の時間である。
インバータ６を介してフリップフロップ５のトリガ端子
Ｔに供給され、計測対象信号Ｄ１のネガティブエッジが
トリガ端子Ｔではポジティブエッジとなり、その時点で
フリップフロップ５が反転し、計測ゲート信号Ｄ２が論
理「０」になり、その時点でチャネルＣＨ１のダウンカ
ウント動作は停止する。また、同時に図２（Ｃ）に示す
ように割り込み信号ＩＮＴが発生し、この割り込み信号
がＭＰＵ１に接続されているので、ＭＰＵ１は割り込み
処理のひとつの処理として、タイマ２のチャネルＣＨ１
のカウントデータを読み込む。このカウントデータに計
測基準クロック信号の周期を乗じた値が求める計測対象
信号のパルス幅の時間である。
【００１１】また、ＭＰＵ１はタイマ２のチャネルＣＨ
１のカウントデータを読み込み後一定時間後に図２
（Ｄ）に示すような読み込み完了信号ＲＳＴを発生し、
計測対象信号入力制御部７に供給する。この読み込み完
了信号ＲＳＴを受けて、計測対象信号入力制御部７は次
の計測対象信号の入力を可能にすると同時に、図２
（Ｄ）に示すように割り込み信号ＩＮＴを無効にする。
以上説明したように、従来の方法と比べると、カウンタ
部およびトライステートバッファ部を１個のＬＳＩで構
成できるので、回路を簡単にできる。
１のカウントデータを読み込み後一定時間後に図２
（Ｄ）に示すような読み込み完了信号ＲＳＴを発生し、
計測対象信号入力制御部７に供給する。この読み込み完
了信号ＲＳＴを受けて、計測対象信号入力制御部７は次
の計測対象信号の入力を可能にすると同時に、図２
（Ｄ）に示すように割り込み信号ＩＮＴを無効にする。
以上説明したように、従来の方法と比べると、カウンタ
部およびトライステートバッファ部を１個のＬＳＩで構
成できるので、回路を簡単にできる。
【発明の効果】本発明によれば、カウンタ部およびトラ
イステートバッファ部を１個の市販のＭＰＵ直結型のプ
ログラマブルインターバルタイマＬＳＩで実現している
ので、部品点数を削減でき、計測用基準クロックの周期
を任意の値に変更が可能で計測対象信号の周期の長短に
も容易に対応が可能である。また、市販のプログラマブ
ルインターバルタイマＬＳＩを利用しているので、設計
ミスもなくなり、信頼性を向上させることが可能とな
る。
イステートバッファ部を１個の市販のＭＰＵ直結型のプ
ログラマブルインターバルタイマＬＳＩで実現している
ので、部品点数を削減でき、計測用基準クロックの周期
を任意の値に変更が可能で計測対象信号の周期の長短に
も容易に対応が可能である。また、市販のプログラマブ
ルインターバルタイマＬＳＩを利用しているので、設計
ミスもなくなり、信頼性を向上させることが可能とな
る。
【図１】本発明の１実施例を示すパルス幅の時間計測回
路のブロック図である。
路のブロック図である。
【図２】図１のパルス幅の時間測定回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
１ ＭＰＵ部 ２ プログラマブルインターバルタイマ部 ３ 基本クロック発振部 ７ 計測対象信号入力制御部
Claims (1)
- 【請求項１】 計測の基準時間となる基本クロック信号
を発生する基本クロック発振部と、計測対象信号入力制
御部と、基本クロック信号を受けて計測用基準クロック
を生成し、その計測用基準クロックと計測ゲート信号か
らパルス幅を計測するプログラマブルインターバルタイ
マ部と、このプログラマブルインターバルタイマの動作
モードの設定や計測値の読み出しを制御するＭＰＵ部と
を有することを特徴とするパルス幅の時間計測回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20294394A JPH0850153A (ja) | 1994-08-05 | 1994-08-05 | パルス幅の時間計測回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20294394A JPH0850153A (ja) | 1994-08-05 | 1994-08-05 | パルス幅の時間計測回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850153A true JPH0850153A (ja) | 1996-02-20 |
Family
ID=16465736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20294394A Pending JPH0850153A (ja) | 1994-08-05 | 1994-08-05 | パルス幅の時間計測回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0850153A (ja) |
-
1994
- 1994-08-05 JP JP20294394A patent/JPH0850153A/ja active Pending
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