JPS5913962A - 論理集積回路の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、論理集積回路（ディジタルＩＣ：以下車にＩ
Ｃと称す）の試験装置、特に該試験装置のうちのタイミ
ング発生器に関する。

一般的にＩＣの機能試験を行う場合、ＩＣの入力端子に
入カバターンを与え、この時のＩＣの出力の期待値と出
力とを、出力の判定位置を指定するストローブ信号の位
置で比較判定する。ＩＣの中には内部動作がＩＣの特定
の入力端子に印加される波形に同期するものがある。（
この入力波形を以後クロック信号と称す）この場合、Ｉ
Ｃから出力される出力波形もクロック信号のリーディン
グエツジ、もしくはトレーリングエツジに同期して出力
される。この出力はＩＣの内部動作状態によりクロック
信号のエツジから実際に出力端子に信号があられれるま
での時間は異なってくる。この為、どの様な内部状態の
ときにこのクロックのエツジからの遅れが大きいのか、
及びクロック信゛号のエツジからどのくらい遅れて出力
端子にあられれるのかを評価する必要が生じる。従来、
この様な測定は出力の判定位置を指定するストローブ信
号をずらしながら、その都度試験パターンを被試験ＩＣ
に印加し、測定結果がバスかフェイルかを毎回みながら
、フェイルからバスに変化する直前のストローブ信号の
位置を見つける方法で行なわれてい不。近年、ＩＣの集
積度、機能が大幅に拡大し内部動作も複雑になり機能試
験に必要な試験パターンも長大なものと々シつつある。

轟然試験時間も飛躍的に増大する。この様な状態で、上
記のクロック信号のエツジから出力信号があられれるま
での遅れ時間の測定を従来の方法で行うと、試験時間が
非常に増大するのは轟然である。

第１図は、一般的なコンピー−ター制御によるＩＣ試験
装置のブロック図である。１はＣＰＵ。

２は制御部、３はタイミング発生器、４はパターン発生
器、５はレベル設定部、６は試験用電源部、７はピンエ
レクトロニクス、８は被試験ＩＣを実装するテストボー
ド、９は周辺装置である。

ＣＰＵＩは、設定された試験項目順に試験データを制御
部２に転送したシ、制御部２から試験結果やデータを収
集して処理を行ったシ、さらに前記データ収集・処理結
果を周辺装置９に出力したシ、あるいは必要情報を周辺
装置９から読み出したシする。制御部２は、ＣＰＵ１か
らのデータを各部毎に振り分けて転送したり各部からの
試験結果を読み出した如する１、タイミング発生器３は
制御部２から転送されてきた試験パターン発生周期（以
下ＲＡＴＥと称す）及びストローブの遅れ、幅を発生し
ピンエレクトロニクス７、パターン発生器４に送る。パ
ターン発生器４は制御部２から転送された試験パターン
データを一時蓄え、試験開始時にタイミング発生器３か
ら送られてくるＲＡＴＥ信号Ｔｏに同期して連続的に蓄
えてあった試験パターンデータを発生し、各ピンエレク
トロニクス７へ送シ出す。レベル設定部５は制御部２か
ら転送されてきたデータに従って被試験ＩＣに印加され
る試験パターンデータの“ＩＩＺＩＩＯＩ＋の電圧レベ
ル、及び被試験ＩＣの出力期待値゛′０′″　１１１″
の判定電圧レベルを発生しピンエレクトロニクス７へ送
シ出す。電源部６は被試験ＩＣに使用される電源の電圧
レベルを制御部２から転送されてきたデータに従って発
生し、被試験ＩＣにテストボード８を介して印加する。

ピンエレクトロニクス７はパターン発生器４からの試験
パターンデータに従って、タイミング発生器３から送ら
れてくるタイミングでレベル設定部５からのレベルを制
御して、被試験ＩＣへ印加する。及び、被試験ＩＣから
の出力をパターン発生器４からの出力期待値パターンデ
ータに従って“１１１．１４０１１各々のレベル設定部
５から送られてきた判定レベルとタイミング発生器３か
ら送られてくるストローブ信号の位置で比較判定し、結
果をパターン発生器４へ送シ出す。９はＣＰＵへの試験
プログラム等の必要情報の入力及びＣＰＵＩでのデータ
処理、編集結果等を出力及び記憶する周辺装置である。

第２図は、従来のタイミング発生器のストローブ信号発
生部のブロック図である。１０は制御部２から送られて
きたリーディングエツジ位置を示すデータに従って、Ｒ
ＡＴＥ信号ＴＯから設定時間遅れたリーディングエツジ
位置を示すパルスを発生するリーディングエツジパルス
発生器、１１は制御部２から送られてきたトレーリング
エツジ化５− 置を示すデータに従って前記Ｔｏから設定時間遅れたト
レーリングエツジ位置を示すパルスを発生゛するトレー
リングエツジパルス発生器である。

１２はリーディングパルス発生器、トレーリングパルス
発生器、パターン発生器へ印加されるＲＡＴＥ信号ＴＯ
を発生する。

１３はリーディングパルス発生器１０とトレーリングパ
ルス発生器１１からのパルスを受け、ストローブ信号の
遅れ幅を作成するＲ−８フリツプフロツプである。１４
はストローブ信号をピンエレクトロニクスへ印加する端
子である。１５は、制御部２からリーディングパルス位
置、トレーリングパルス位置等を示すデータが送られて
くるデータバスである。

第３図は、第１図内のピンエレクトロニクス７に含まれ
る比較判定部のブロック図である。１６はレベル設定部
５から送られてくる被試験ＩＣの出力“０”側の判定レ
ベルが印加される端子、１７は被試験ＩＣの出力“１”
側の判定レベルが印加される端子、１８は被試験ＩＣか
らテストボード８６− を介して被試験ＩＣの出力が印加される端子である。１
９はパターン発生器４から発生される出力期待パターン
が印加される端子。２０は前記端子１．６．１７．１８
．１９に印加された信号により、被試験ＩＣの出力を１
パターン毎に端子１９に印加される期待パターンに従っ
て端子１６．１７に印加される判定レベルと比較する電
圧比較器である。

２１は電圧比較器２０によシ比較された結果が出力され
る端子、２２はタイミング発生器３で発生されたストロ
ーブ信号が印加される端子、２３は端子２１の電圧比較
器２０からの電圧比較結果を、端子２２に印加されるタ
イミング発生器３からのストローブ信号のリーディング
エツジとトレーリングエツジの期間判定し、結果を端子
２４に出力する判定部である。本図は、ピンエレクトロ
ニクス７の１ビン分のブロック図であシ、各ビンの端子
２４の出力がパターン発生器４に戻されて指定されたピ
ンのバス／フェイルが判定される。

第４図は、第１図、第２図、第３図の動作を説明するタ
イミング図である。２５はタイミング発生器３から発生
されるＲＡＴＥ信号Ｔｏ、　２６は被試験ＩＣに印加さ
れるクロック波形、２７はクロック波形の立上り（リー
ディングエツジ）に同期して被試験ＩＣから出力される
波形である。２８はパターン発生器４から印加される出
力期待値パターンである。２９は第３図の端子２１に出
力される波形であり　（ＬＨ＋　ｇｌ）Ｔ”状態（高）
が出力期待パターンと被試験ＩＣからの出力が一致した
ことを示し、”ＬＯＷ”状態（低）が出力期待パターン
と被試験ＩＣからの出力が不一致となったことを示す。

３０は出力２９を判定するストローブ信号である。

動作を説明すれば以下のごとくである。タイミング発生
器３から発生されるＲＡＴＥ信号Ｔｏ、　２５がパター
ン発生器４に与えられこのＴＯに同期してパターン発生
器４から一時的に蓄えてあった試験パターンデータが発
生され被試験ＩＣの出力の期待パターンもしくは被試験
ＩＣの入カバターンデータとしてピンエレクトロニクス
に印加される。

被試験ＩＣからの出力２７は、その期待パターン２８に
従って、レベル設定部５で発生されだｔ１１Ｚ“０″の
判定電圧レベルと比較されその結果が第３図の端子２１
に出力される。これが判定部２３にて端子２２に印加さ
れるストローブ信号３ｏにょシ指定された時間位置でバ
ス、フェイルが判定される、。

従来のこの方式にてクロック波形２６のリーディングエ
ツジよシ被試験ＩＣからの出力２７の変化点までの時間
を求める場合、ストローブのリーディングエツジ、トレ
ーリングエツジのＴＯからの遅れ時間を／」＼さく設定
し、必ずフェイルする様にしておき、順次一定時間△ｔ
だけＴ。からの遅れ時間を大きくしながらその都度、試
験パターンを被試験ＩＣに印加するということを、判定
部２３からの出力がバスとなる１で繰返した。この為、
試験パターンが長大なものになると、１回の試験時間が
長＜−ｈｖ測定データを求めるための時間は非常に長く
なる。

本発明は、上記問題点を解決するものでクロック波形２
６のリーディングエツジから出力２７の変化点があられ
れるまでの時間の測定をただ一度９− だけ試験パターンを被試験ＩＣに印加することによシ可
能とするものである。

本発明の一実施例を第５図に示し説明する。

第５図は、本発明の一実施例を示すブロック図でストロ
ーブ信号発生部およびピンエレクトロニクス部内の比較
判定部を示す。３１はリーディングエツジパルス発生器
１０より発生されたパルスを加算部３２から入力された
値だけ遅らせるサブディレィ部である。３２は端子３５
に加えられる信号がフェイル状態を示す時のみＲＡＴＥ
信号ＴＯに同期して、サブディレィ部３１に設定されて
いる遅れ時間と、カウンター３３の内容とを加算し結果
を再びサブディレィ部３１に設定する加算部である。３
８はカウンター３３へ供給するカウントパルス発生器で
ある。３３はＡＮＤゲート３４でゲートされた後のカウ
ントクロックをカウントするカウンターであり、カウン
ト結果は加算部３２で読み出される。３４．３９はＡＮ
Ｄゲートである。３５は比較判定部の端子２４と接続さ
れストローブ位置でバスであったか、フェイルであ１０
− りだかを示す信号が入力される端子である。３７は比較
判定部の端子２１に接続され、Ｄタイプフリップフロッ
プ３６のクロック端子に入力される。。

３６はＤタイプフリップフロップでアシ、端子１４から
出力される、ＲＡＴＥ信号Ｔｏからのリーディングエツ
ジの遅れ及びＲＡＴＥ信号ＴＯからのトレーリングエツ
ジの遅れで規定されたＲＡＴＥ信号ＴＯからの遅れと幅
をもつストローブ信号がクリア端子に入力されている。

すなわち、ストローブ信号のリーディングエツジとトレ
ーリングエツジの間で、すなわちパルス幅内で端子３７
の状態が“ＬＯＷ”状態から“Ｈｉｇｈ”状態に変化し
た時、ＡＮＤゲート３４への入力が”）（ｉｇｈ”状態
から“ｌ　ＬＯＷＩ＋状態に変化し、ＡＮＤゲート３４
からのカウントクロックの出力を禁止する。第６図は第
５図の動作を説明する為のタイミング図である。２５〜
２９は第４図と同様であシ４０が本発明によるストロー
ブ信号の動作を示している。

動作を説明すると、以下のごとくである。パターン発生
器４よシ試験パターンが発生される以前に、リーディン
グパルス発生器１０、トレーリングエツジ発生器１１に
はあらかじめ指定された幅をもつストローブ信号４０が
発生される様にＲＡＴＥ信号Ｔｏからの遅れが設定され
る。試験パターン発生時にＲＡＴＥ信号Ｔｏがパターン
発生器４に与えられ試験パターン発生器４から第一パタ
ーンが発生され被試験ＩＣにピンエレクトロニクス７、
テストボード８を介して被試験ＩＣに印加される。もし
くは第６図２８の出力期待パターンとして電圧比較器２
０に印加される。これとともにタイミング発生器４では
、このＲＡＴＥ信号Ｔ。

から設定された遅れ幅をもつストローブ信号が端子１４
から出力され、ピンエレクトロニクス７内の判定部２３
の端子２２に印加され、同時にタイミング発生器４内の
Ｄタイプフリップフロップ３６のクリア端子にも印加さ
れる。この試験パターンの第一パターンでのストローブ
信号４０のリーディングエツジとトレーリングエツジの
間すなわちストローブ信号パルス幅の期間に電圧比較器
２０の出力端子２１にあられれる信号が″ＬＯＷＩ＋か
ら“Ｈｉｇｈ”′に変化点がちると判定部２３ではとの
第一パターンがフェイルであることを示す信号が端子２
４に出力される。一方、ストローブ信号４０が’Ｈｉ　
ｇｈ”状態になると、ＡＮＤゲート３９はカウントクロ
ック発生器３８の出力するカウント・クロックを通し、
またＤタイプフリップフロップ３６はクリアが解除され
、端子３７の信号状態が“ＬＯＷＩ＋から“Ｈｉｇｈ”
に変化した時点で、Ｄタイプフリップフロップの出力Ｑ
は反転しＡＮＤゲート３４を閉めカウンター３３へのカ
ウントクロックの入力を禁止する。すなわち、カウンタ
ー３３はストローブ信号４０のリーディングエツジ位置
から電１圧比較器２０の端子２１の出力信号２９が’　
ＬＯＷ　”から“ｌＨｉｇｈｌ”に変化するまでの時間
をカウントクロックでカウントすることになる。

第１パターンでは、フェイルである為加算部３２の端子
３５に判定回路２３の出力端子２４からフェイルであっ
たことを示す信号が印加される為、このときのサブプレ
イ部３１の内容とカウンター１３− ３３のカウント結果は加算され、加算結果はザブプレイ
部３１ヘセットされる。すなわち、試験パターンの第２
パターンが発生される時には、第６図の第２パターンの
ストローブ信号４０の様に、ストローブ信号のリーディ
ングエツジの位置は、第一パターンでフェイルの発生し
た位置までＲＡＴＥ信号ＴＯよシ遅れることになる。引
き続き、試験パターンがパターン発生器４より発生され
る毎にストローブ信号４０のリーディングエツジとトレ
ーリングエツジの間で７エイルが止じると第６図のスト
ローブ信号４０の様にさらにＴｏよシ連れていく。但し フェイルが生じなければ加算部３２は、加算動作は行な
わ々い為被試験ＩＣの出力がクロック波形２６のリーデ
ィングエツジよシ最も遅れたときのストローブ信号のリ
ーディングエツジの位置がサブプレイ部に残ることにな
る。

試験パターンが全て発生し終った時点でサブディレィ部
３１に設定しである遅れ、及びリーディングエツジパル
ス発生器１０に設定しである遅れ１４− 値を読みとることによシ被試験ＩＣに印加されるクロッ
ク波形２６のエツジからの出力の遅れの最大値を求める
ことが可能となる。

本発明を実施するととにより試験パターンが長大化した
場合でも測定値を求める為に試験時間が長くならず、Ｉ
Ｃ試験装置を効率よく運用することが可能となる。

【図面の簡単な説明】

第１図はコンピー−ター制御によるＩＣ試験装置のブロ
ック図であり、第２図は第１図のタイミング発生器のス
トローブ信号発生部のブロック図であシ、第３図は第１
図のピンエレクトロニクス内の比較判定部のブロック図
であり、第４図は第２図、第３図の動作を説明する為の
タイミング図である。第５図は本発明の一実施例を示す
ブロック図でおシ、第６図は第５図の動作を説明するた
めのタイミング図である。 １・・・・・・ＣＰＵ、２・・・・・・制御部、３・・
曲タイミング発生器、４・・・・・・パターン発生器、
訃・曲レベル設定ｍ、６・・・・・・臥駁用１［Ｌ原郁
、７・・曲こ／工／クトロニクス、８・・・・・・テス
トボード、９・・・・・・周辺装置、１０・・・・・・
リージングエッジパルス発生器、１１・・・・・・トレ
ーリングエツジパルス発生器、１２・・・・・・ＲＡ、
ＴＥ信号発生器、１３・・・・・・Ｒ−Ｓタイプフリッ
プフロップ、１４・・・・・・ストローブ信号出力端子
、１５・・・・・・パスライン、１６・・・・・・“０
”側の判定レベル印加端子、１７・・・・・・“１″側
判定レベル印加端子、１８・・・・・・被試験ＩＣから
の出力印加端子、１９・・・・・・出力期待パターン印
加端子、２０・・・・・・電圧比較器、２１・・・・・
・比較結果出力端子、２２・・・・・・ストローブ信号
印加端子、２３・・・・・・判定回路部、２４・・・・
・・比較判定結果出力端子、２５・・・・・・ＲＡ’ｌ
’　Ｅ信号ＴＯ１２６・・曲被試賎ＩＣに印加されるク
ロック波形、２７・・・・・・被試験ＩＣからの出力波
形、２８・・・・・・出力期待パターン、２９・・曲電
圧比較器出力波形、３０・・・・・・ストローブ信号波
形、３１・・・・・・サブディレィ部、３２・・曲加算
部、３３・・・・・・カウンター、３４・・・・・・Ａ
　Ｎ　Ｄゲート、３５・・曲比較判定結果信号印加端子
、３６・曲・Ｄタイプフリップフロップ、３７・・・・
・・電圧比較結果信号印加端子、３８・・・・・・カウ
ントクロック発生器、３９・・・・・・ＡＮＤゲート、
４０・・・・・・ストローブ信号。 １７− 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 試験パターン発生部と被試験物の出力信号を該試験パタ
   ーン発生部よシ発生された試験パターンと比較判定する
   比較判定部と、該比較判定部において良／不良の判定を
   する時間位置を決めるストローブ信号を発生するタイミ
   ング発生部を備え、試験パターン発生過程において判定
   結果が不良の場合、ストローブ信号のリーディングエツ
   ジから判定結果が不良となった時点までの時間を計測し
   、該時間を該タイミング発生部に加え、該ストローブ信
   号を遅らせることを特徴とする論理回路試験装置。