TWI823224B - 控制電路及控制方法 - Google Patents

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Abstract

一種控制電路，包括一正交解碼電路、一計數電路以及一截斷電路。正交解碼電路根據一第一外部信號以及一第二外部信號，產生一第一邊緣信號以及一第一方向信號。計數電路根據第一邊緣信號及第一方向信號，執行一計數操作。當一計時信號被致能時，截斷電路阻擋第一邊緣信號及第一方向信號進入計數電路，並提供一第二邊緣信號以及一第二方向信號予計數電路，使得計數電路根據第二邊緣信號及第二方向信號，執行計數操作。

Description

控制電路及控制方法
本發明係有關於一種控制電路，特別是有關於一種具有正交模式及計時模式的控制電路。
隨著科技的進步，微控制單元(micro-controller unit；MCU)的功能愈來愈多。舉例而言，微控制單元可能具有一正交解碼功能，用以解碼來自一正交編碼介面(quadrature encoder interface；QEI)的信號。然而，當微控制單元未接收到來自正交編碼介面的信號時，將造成微控制單元內部的部分元件閒置。
本發明之一實施例提供一種控制電路，包括一正交解碼電路、一計數電路以及一截斷電路。正交解碼電路根據一第一外部信號以及一第二外部信號，產生一第一邊緣信號以及一第一方向信號。計數電路根據第一邊緣信號及第一方向信號，執行一計數操作。當一計時信號被致能時，截斷電路阻擋第一邊緣信號及第一方向信號進入計數電路，並提供一第二邊緣信號以及一第二方向信號予計數電路，使得計數電路根據第二邊緣信號及第二方向信號，執行計數操作。
本發明另提供一種控制方法，包括處理一第一外部信號以及一第二外部信號，用以產生一邊緣信號以及一方向信號；判斷一計時信號是否被致能；當計時信號未被致能時，根據邊緣信號及方向信號，執行一計數操作；以及當計時信號被致能時，根據一系統時脈，執行計數操作。
本發明之控制方法可經由本發明之控制電路來實作，其為可執行特定功能之硬體或韌體，亦可以透過程式碼方式收錄於一紀錄媒體中，並結合特定硬體來實作。當程式碼被電子裝置、處理器、電腦或機器載入且執行時，電子裝置、處理器、電腦或機器變成用以實行本發明之控制電路。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖為本發明之控制系統的示意圖。如圖所示，控制系統100包括一控制電路110以及一中央處理器(CPU)120。控制電路110及中央處理器120接收一系統時脈CLK。中央處理器120根據系統時脈CLK而動作。在一可能實施例中，系統時脈CLK係由控制系統100內部的一時脈產生器(未顯示)所產生。本發明並不限定控制系統100的種類。在一可能實施例中，控制系統100係為一微控制單元(MCU)。
在本實施例中，控制電路110可能操作於一正交模式(quadrature mode)或是一計時模式(timer mode)。在正交模式下，控制電路110對外部信號QA及QB的轉態(transitions)進行計數，用以調整一計數值CV。外部信號QA及QB可能係由一感測裝置所提供。該感測裝置可能根據一馬達的轉速及轉向，產生外部信號QA及QB。在正交模式下，中央處理器120根據計數值CV，得知外部裝置(如馬達)的運作狀態(如轉速及轉向)。在其它實施例中，當控制電路110發出中斷信號FL時，中央處理器120可能讀取計數值CV，用以判斷外部裝置(未顯示)是否發生異常。在一可能實施例中，當外部裝置異常時，中央處理器120可能關掉外部裝置。
在一計時模式下，控制電路110根據系統時脈CLK，進行一計數操作。在此模式下，控制電路110作為一計時器(timer)。當控制電路110執行計數操作的持續時間達一目標值時，控制電路110發出一中斷信號FL，用以中斷中央處理器120的運行。本發明並不限定控制電路110的架構。在一可能實施例中，控制電路110包括一正交解碼電路(quadrature encoder circuit)111、一截斷電路112以及一計數電路113。
正交解碼電路111根據外部信號QA及QB，產生一邊緣信號S E1以及一方向信號S D1。在一可能實施例中，外部信號QA及QB係由一外部裝置(位於控制系統100之外)所提供。本發明並不限定正交解碼電路111的架構。稍後將透過第3圖說明正交解碼電路111的一可能實施架構。在本實施例中，當控制電路110進入一正交模式時，正交解碼電路111正常動作。當控制電路110進入一計時模式時，正交解碼電路111可能繼續動作或是停止動作。
截斷電路112根據邊緣信號S E1、方向信號S D1及一計時信號S T，產生一邊緣信號S E2及一方向信號S D2。舉例而言，當計時信號S T未被致能時，表示未開啟計時器功能。因此，截斷電路112將邊緣信號S E1及方向信號S D1直接作為邊緣信號S E2及方向信號S D2。當計時信號S T被致能時，表示開啟計時器功能。因此，截斷電路112忽略邊緣信號S E1及方向信號S D1。在一可能實施例中，截斷電路112設定邊緣信號S E2及方向信號S D2等於一預設位準，如高位準。在其它實施例中，計時信號S T被致能時，截斷電路112將計時信號S T作為邊緣信號S E2及方向信號S D2。
本發明並不限定截斷電路112的架構。在一可能實施例，截斷電路112為一多工器(未顯示)。當計時信號S T未被致能時，截斷電路112將邊緣信號S E1及方向信號S D1作為邊緣信號S E2及方向信號S D2。當計時信號S T被致能時，截斷電路112將計時信號S T作為邊緣信號S E2及方向信號S D2。
在本實施例中，截斷電路112包括或閘(OR gate)ORA及ORB。或閘ORA根據邊緣信號S E1及計時信號S T，產生邊緣信號S E2。舉例而言，當計時信號S T被致能時，計時信號S T可能為一高位準。因此，或閘ORA將計時信號S T作為邊緣信號S E2。當計時信號S T未被致能時，計時信號S T可能為一低位準。因此，或閘ORA將邊緣信號S E1作為邊緣信號S E2。或閘ORB根據方向信號S D1及計時信號S T，產生方向信號S D2。舉例而言，當計時信號S T被致能時，計時信號S T可能為一高位準。因此，或閘ORB將計時信號S T作為方向信號S D2。當計時信號S T未被致能時，計時信號S T可能為一低位準。因此，或閘ORB將方向信號S D 1作為方向信號S D2。
計數電路113根據邊緣信號S E2及方向信號S D2，執行一計數操作，用以調整計數值CV。在本實施例中，當計時信號S T未被致能時，由於截斷電路112將邊緣信號S E1及方向信號S D1作為邊緣信號S E2及方向信號S D2。因此，計數電路113根據邊緣信號S E1及方向信號S D1調整計數值CV。在一可能實施例中，計數電路113根據邊緣信號S E1改變計數值CV，並根據方向信號S D1增加或減少計數值CV。
舉例而言，當邊緣信號S E1及方向信號S D1的位準均等於一特定位準(如高位準)時，計數電路113增加計數值CV。當邊緣信號S E1等於特定位準並且方向信號S D1的位準不等於特定位準時，計數電路113減少計數值CV。當邊緣信號S E1不等於特定位準時，不論方向信號S D1的位準是否等於特定位準，計數電路113停止調整計數值CV。
在其它實施例中，當計時信號S T被致能時，由於截斷電路112設定邊緣信號S E2及方向信號S D2為一固定位準。因此，計數電路113根據系統時脈CLK，調整計數值CV。當計數值CV達一目標值時，計數電路113發出中斷信號FL，用以中斷中央處理器120的運行。在一可能實施例中，目標值係儲存於一比較值暫存器(compared value register)之中。
在一些實施例中，控制電路110更包括一截斷電路114。截斷電路114接收外部信號QA及QB。當計時信號S T未被致能時，截斷電路114傳送外部信號QA及QB予正交解碼電路111。計時信號S T被致能時，截斷電路114阻擋外部信號QA及QB進入正交解碼電路111。此時，正交解碼電路111可能設定邊緣信號S E1及方向信號S D1為一固定位準，如高位準。在此例中，邊緣信號S E1及方向信號S D1直接作為邊緣信號S E2及方向信號S D2，故可省略截斷電路112。
第2圖為本發明之控制系統的另一示意圖。在本實施例中，控制系統200用以控制馬達MT的運行。馬達MT內建一感測電路250。感測電路250偵測馬達MT的運行，並對偵測結果進行一正交編碼(quadrature encoder)操作，用以提供外部信號QA及QB。在一可能實施例中，感測電路250具有一正交編碼介面(quadrature encoder interface；QEI)，用以輸出外部信號QA及QB。
控制系統200包括一控制電路210、一中央處理器220、一時脈產生器230以及一輸入輸出介面240。由於控制電路210及中央處理器220的特性與第1圖的控制電路110及中央處理器120的特性相似，故不再贅述。
時脈產生器230用以產生系統時脈CLK予計數電路213以及中央處理器220。在其它實施例中，正交解碼電路211也接收系統時脈CLK。在本實施例中，輸入輸出介面240用以接收外部信號QA、QB以及計時信號S T。在一可能實施例中，輸入輸出介面240包括複數通用型輸入輸出(general-purpose input/output；GPIO)接腳。
當計時信號S T未被致能時，控制電路210進入一正交模式。中央處理器220根據計數值CV，得知馬達MT的運轉狀態。此時，當控制電路210發出中斷信號FL時，表示馬達MT發生異常。因此，中央處理器220可能命令一外部電源供應器(未顯示)，停止供電予馬達MT。
當計時信號S T被致能時，控制電路210進入一計時模式。在此模式下，控制電路210忽略外部信號QA、QB。控制電路210根據系統時脈CLK進行一計數操作。此時，控制電路210作為一計時器。外部信號QA、QB的轉態並不會影響計數值CV。
第3圖為本發明之正交解碼電路的一示意圖。如圖所示，正交解碼電路300包括一處理電路310、一正交模式(quadrature mode)電路320、一邊緣偵測器(edge detector)330以及一方向偵測器(direction detector)340。本發明並不限定正交解碼電路300的架構。只要能夠根據外部信號QA及QB的轉態進行計數的電路，均可作為正交解碼電路300。
處理電路310接收外部信號QA及QB，並根據一控制信號SC1，產生輸出信號CHA及CHB。舉例而言，當控制信號SC1為一低位準時，處理電路310將外部信號QA及QB直接作為輸出信號CHA及CHB。當控制信號SC1為一高位準時，處理電路310反相外部信號QA及QB，用以產生反相信號IVA及IVB，再將反相信號IVA及IVB作為輸出信號CHA及CHB。
在本實施例中，處理電路310包括反相器311、312以及多工器313、314。反相器311反相外部信號QA，用以產生反相信號IVA。反相器312反相外部信號QB，用以產生反相信號IVB。多工器313接收外部信號QA及反相信號IVA，並根據控制信號SC1，將外部信號QA或反相信號IVA作為輸出信號CHA。多工器314接收外部信號QB及反相信號IVB，並根據控制信號SC1，將外部信號QB或反相信號IVB作為輸出信號CHB。
正交模式電路320接收輸出信號CHA及CHB，並根據一控制信號SC2，產生輸出信號OA及OB。舉例而言，當控制信號SC2未被致能時(如為一低位準)，正交模式電路320將輸出信號CHA及CHB作為輸出信號OA及OB。當控制信號SC2被致能時(如為一高位準)，正交模式電路320將輸出信號CHA及CHB作為輸出信號OB及OA。在一些實施例中，正交模式電路320可稱為一交換電路。
邊緣偵測器330偵測輸出信號OA及OB的邊緣，用以產生邊緣信號S E1。本發明並不限定邊緣偵測器330的電路架構。任何可偵測信號邊緣的電路，均可作為邊緣偵測器330。
方向偵測器340根據輸出信號OA及OB，產生方向信號S D1。在一可能實施例中，當輸出信號OA領先輸出信號OB時，方向信號S D1為一特定位準，如高位準。當輸出信號OA落後輸出信號OB時，方向信號S D1不為特定位準。本發明並不限定方向偵測器340的電路架構。任何根據輸出信號OA及OB，得知輸出信號OA是否領先輸出信號OB的電路，均可作為方向偵測器340。
第4圖為本發明之正交解碼電路的另一示意圖。第4圖相似第3圖，不同之處在於正交解碼電路400更包括一截斷電路450。由於第4圖的處理電路410、正交模式電路420、邊緣偵測器430以及方向偵測器440的特性相似於第3圖的處理電路310、正交模式電路320、邊緣偵測器330以及方向偵測器340的特性，故不再贅述。
截斷電路450耦接於處理電路410與正交模式電路420之間，用以阻擋處理電路410的輸出信號MA1及MB1進入正交模式電路420。舉例而言，當計時信號S T未被致能時(如為一低位準)，截斷電路450將輸出信號MA1及MB1作為輸出信號CHA及CHB。當計時信號S T被致能時(如為一高位準)，截斷電路450設定輸出信號CHA及CHB為一預設位準(如低位準)。
本發明並不限定截斷電路450的架構。任何可阻擋輸出信號MA1及MB1進入正交模式電路420的電路，均可作為截斷電路450。在本實施例中，截斷電路450包括一反相器451和及閘(AND gate)452、453。反相器451反相計時信號S T，用以產生一反相信號INS。
及閘452接收輸出信號MA1及反相信號INS。當計時信號S T未被致能時，及閘452將輸出信號MA1作為輸出信號CHA。當計時信號S T被致能時，及閘452將反相信號INS作為輸出信號CHA。及閘453接收輸出信號MB1及反相信號INS。當計時信號S T未被致能時，及閘453將輸出信號MB1作為輸出信號CHB。當計時信號S T被致能時，及閘453將反相信號INS作為輸出信號CHB。
在一些實施例中，正交模式電路420、邊緣偵測器430以及方向偵測器440根據系統時脈CLK而動作。舉例而言，正交模式電路420根據系統時脈CLK，產生輸出信號OA及OB。邊緣偵測器430根據系統時脈CLK，偵測輸出信號OA及OB的邊緣。方向偵測器440根據系統時脈CLK，判斷輸出信號OA是否領先輸出信號OB。
第5圖為本發明之正交解碼電路的另一示意圖。第5圖相似第3圖，不同之處在於正交解碼電路500更包括一截斷電路550。由於第5圖的處理電路510、正交模式電路520、邊緣偵測器530以及方向偵測器540的特性相似於第3圖的處理電路310、正交模式電路320、邊緣偵測器330以及方向偵測器340的特性，故不再贅述。
截斷電路550耦接處理電路510，用以阻擋外部信號QA及QB進入處理電路510。本發明並不限定截斷電路550的架構。任何可阻擋外部信號QA及QB進入處理電路510的電路，均可作為截斷電路550。在本實施例中，截斷電路550包括一反相器551、及閘552與553。反相器551反相計時信號S T，用以產生反相信號INS。
及閘552接收外部信號QA及反相信號INS。當計時信號S T未被致能時，及閘552將外部信號QA作為輸出信號MA2。當計時信號S T被致能時，及閘552將反相信號INS作為輸出信號MA2。及閘553接收外部信號QB及反相信號INS。當計時信號S T未被致能時，及閘553將外部信號QB作為輸出信號MB2。當計時信號S T被致能時，及閘553將反相信號INS作為輸出信號MB2。
第6A圖為控制電路110於正交模式的操作示意圖。當計時信號S T未被致能時，控制電路110進入正交模式。在正交模式下，控制電路110根據外部信號QA及QB調整計數值CV。以第1圖為例，正交解碼電路111根據外部信號QA及QB產生邊緣信號S E1與方向信號S D1。截斷電路112將邊緣信號S E1與方向信號S D1作為邊緣信號S E2與方向信號S D2。計數電路113根據邊緣信號S E2與方向信號S D2，調整計數值CV。
在時間T 1，系統時脈CLK的位準由一低位準變化至一高位準。此時，邊緣信號S E2與方向信號S D2均為高位準。因此，計數電路113增加數值CV，由數值0變成數值1。在時間T 2，系統時脈CLK的位準再度由低位準變化至高位準。此時，邊緣信號S E2為低位準，並且方向信號S D2為高位準。因此，計數電路113不調整計數值CV。此時，計數值CV維持於數值1。
在時間T 3，系統時脈CLK的位準由低位準變化至高位準。此時，邊緣信號S E2與方向信號S D2均為高位準。因此，計數電路113增加數值CV，由數值1變成數值2。在時間T 4，系統時脈CLK的位準再度由低位準變化至高位準。此時，邊緣信號S E2為低位準，並且方向信號S D2為高位準。因此，計數電路113不調整計數值CV。此時，計數值CV維持於數值2。
在時間T 5，系統時脈CLK的位準由低位準變化至高位準。此時，邊緣信號S E2與方向信號S D2均為高位準。因此，計數電路113增加數值CV，由數值2變成數值3。在時間T 6，系統時脈CLK的位準再度由低位準變化至高位準。此時，邊緣信號S E2為低位準，並且方向信號S D2為高位準。因此，計數電路113不調整計數值CV。此時，計數值CV維持於數值3。
在時間T 7及T 8，系統時脈CLK的位準再度由低位準變化至高位準。此時，邊緣信號S E2及方向信號S D2均為低位準。因此，計數電路113不調整計數值CV。此時，計數值CV維持於數值3。
在時間T 9，系統時脈CLK的位準由低位準變化至高位準。此時，邊緣信號S E2為高位準，並且方向信號S D2為低位準。因此，計數電路113減少數值CV，如由數值3變成數值2。在時間T 10，系統時脈CLK的位準再度由低位準變化至高位準。此時，邊緣信號S E2及方向信號S D2均為低位準。因此，計數電路113不調整計數值CV。此時，計數值CV維持於數值2。
在時間T 11，系統時脈CLK的位準由低位準變化至高位準。此時，邊緣信號S E2為高位準，並且方向信號S D2為低位準。因此，計數電路113減少數值CV，如由數值2變成數值1。在時間T 12，系統時脈CLK的位準再度由低位準變化至高位準。此時，邊緣信號S E2及方向信號S D2均為低位準。因此，計數電路113不調整計數值CV。此時，計數值CV維持於數值1。在時間T 13，系統時脈CLK的位準由低位準變化至高位準。此時，邊緣信號S E2為高位準，並且方向信號S D2為低位準。因此，計數電路113減少數值CV，如由數值1變成數值0。
第6B圖為控制電路110於計時模式的操作示意圖。當計時信號S T被致能時，控制電路110進入計時模式。在計時模式下，控制電路110根據系統時脈CLK調整計數值CV。以第1圖為例，截斷電路112阻擋邊緣信號S E1與方向信號S D1進入計數電路113。在一可能實施例中，截斷電路112設定邊緣信號S E1與方向信號S D1均為高位準。在此例中，每當系統時脈CLK由一低位準變化至一高位準時，計數電路113調整計數值CV。當計數值CV達一目標值(如14)時，計數電路113可能發出中斷信號FL。
第7圖為本發明之控制方法的流程示意圖。本發明的控制方法適用於一微控制單元之中。首先，處理一第一外部信號以及一第二外部信號，用以產生一邊緣信號以及一方向信號(步驟S711)。在一可能實施例中，如果提供第一及第二外部信號的外部裝置對於位準的定義不同於微控制單元對於位準的定義時，步驟S711對第一及第二外部信號的位準進行反相。舉例而言，假設外部裝置將3.3V定義為一高位準，並將0V定義為一低位準，但微控制單元卻將0V定義為一高位準，並將3.3V定義為一低位準。在此例中，步驟S711反相第一及第二外部信號。
在其它實施例中，如果外部裝置所提供的第一外部信號係為一邊緣信號，並第二外部信號係為一方向信號時，則步驟S711便將第一外部信號作為邊緣信號，並將第二外部信號作為方向信號。然而，如果外部裝置所提供的第一外部信號係為一方向信號，並且第二外部信號係為一邊緣信號時，步驟S711便將第二外部信號作為邊緣信號，並將第一外部信號作為方向信號。
接著，判斷一計時信號是否被致能(步驟S712)。在一可能實施例中，步驟S712係偵測微控制單元的一輸入輸出接腳的位準。當該輸入輸出接腳的位準等於一特定位準(如高位準)時，表示計時信號被致能。當該輸入輸出接腳的位準不等於特定位準時，表示計時信號未被致能。
當計時信號被致能時，根據一系統時脈，執行一計數操作(步驟S713)。舉例而言，當系統時脈由一第一位準變化至一第二位準時，步驟S713逐漸增加一計數值。在一可能實施例中，步驟S713可能逐漸減少計數值。在其它實施例中，當系統時脈由第二位準變化至第一位準時，步驟S713也會調整計數值。當計數值達一目標值時，步驟S713更發出一中斷信號，用以中斷一中央處理器的運行。在一些實施例中，當計時信號被致能時，步驟S713設定邊緣信號及方向信號的位準等於計時信號的位準。
當計時信號未被致能時，根據邊緣信號及方向信號，執行一計數操作(步驟S714)。舉例而言，當邊緣信號及方向信號的位準均等於一特定位準(如高位準)時，步驟S714增加一計數值。當邊緣信號等於特定位準並且方向信號的位準不等於特定位準時，步驟S714減少計數值。當邊緣信號及方向信號的位準均不等於特定位準時，步驟S714停止調整計數值。
由於微控制單元不但可根據外部信號(如QA、QB)調整計數值，也可忽略外部信號，僅根據系統時脈調整計數值，故可提供微控制單元的使用彈性，並增加微控制單元的效率。
必須瞭解的是，當一個元件或層被提及與另一元件或層「耦接」時，係可直接耦接或連接至其它元件或層，或具有其它元件或層介於其中。反之，若一元件或層「連接」至其它元件或層時，將不具有其它元件或層介於其中。
本發明之控制方法，或特定型態或其部份，可以以程式碼的型態存在。程式碼可儲存於實體媒體，如軟碟、光碟片、硬碟、或是任何其他機器可讀取(如電腦可讀取)儲存媒體，亦或不限於外在形式之電腦程式產品，其中，當程式碼被機器，如電腦載入且執行時，此機器變成用以參與本發明之控制電路及控制系統。程式碼也可透過一些傳送媒體，如電線或電纜、光纖、或是任何傳輸型態進行傳送，其中，當程式碼被機器，如電腦接收、載入且執行時，此機器變成用以參與本發明之控制電路及控制系統。當在一般用途處理單元實作時，程式碼結合處理單元提供一操作類似於應用特定邏輯電路之獨特裝置。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200:控制系統 110、210:控制電路 120、220:中央處理器 CLK:系統時脈 CV:計數值 FL:中斷信號 111、211、300:正交解碼電路 112、114、212、450、550:截斷電路 113、213:計數電路 QA、QB:外部信號 S E1、S E2:邊緣信號 S D1、S D2:方向信號 S T:計時信號 ORA、ORB:或閘 230:時脈產生器 240:輸入輸出介面 MT:馬達 250:感測電路 310、410、510:處理電路 320、420、520:正交模式電路 330、430、530:邊緣偵測器 340、440、540:方向偵測器 SC1、SC2:控制信號 CHA、CHB:輸出信號 IVA、IVB、INS:反相信號 311、312:反相器 313、314:多工器 OA、OB、CHA、CHB、MA1、MA2、MB1、MB2:輸出信號 451:反相器 452、453:及閘 S711~S714:步驟
第1圖為本發明之控制系統的示意圖。 第2圖為本發明之控制系統的另一示意圖。 第3圖為本發明之正交解碼電路的一示意圖。 第4圖為本發明之正交解碼電路的另一示意圖。 第5圖為本發明之正交解碼電路的另一示意圖。 第6A圖為控制電路110於正交模式的操作示意圖。 第6B圖為控制電路110於計時模式的操作示意圖。 第7圖為本發明之控制方法的流程示意圖。
100:控制系統
110:控制電路
120:中央處理器
CLK:系統時脈
CV:計數值
FL:中斷信號
111:正交解碼電路
112、114:截斷電路
113:計數電路
QA、QB:外部信號
SE1、SE2:邊緣信號
SD1、SD2:方向信號
ST:計時信號
ORA、ORB:或閘

Claims (8)

  1. 一種控制電路，包括：一正交解碼電路，根據一第一外部信號以及一第二外部信號，產生一第一邊緣信號以及一第一方向信號；一計數電路，根據一第二邊緣信號及一第二方向信號，執行一計數操作；以及一第一截斷電路，根據一計時信號，設定該第二邊緣信號及該第二方向信號；其中：當該計時信號未被致能時：該第一截斷電路將該第一邊緣信號及該第一方向信號分別作為該第二邊緣信號及該第二方向信號，或是該正交解碼電路將該第一邊緣信號及該第一方向信號分別作為該第二邊緣信號及該第二方向信號；該計數電路根據該第二邊緣信號及該第二方向信號調整一計數值；當該計時信號被致能時：該第一截斷電路設定該第二邊緣信號及該第二方向信號等於一固定位準，或是阻擋該第一外部信號及該第二外部信號進入該正交解碼電路，使得該正交解碼電路設定該第一邊緣信號及該第一方向信號等於該固定位準；該計數電路根據一系統時脈調整該計數值。
  2. 如請求項1之控制電路，其中該第一截斷電路耦接於該正交解碼電路與該計數電路之間。
  3. 如請求項1之控制電路，其中當該計時信號被致能時，該第一截斷電路將該計時信號作為該第二邊緣信號及該第二方向信號。
  4. 如請求項1之控制電路，其中：當該計時信號未被致能時，該計數電路判斷該第二邊緣信號及該第二方向信號的位準；當該第二邊緣信號及該第二方向信號的位準均等於一特定位準時，該計數電路增加該計數值；當該第二邊緣信號等於該特定位準並且該第二方向信號的位準不等於該特定位準時，該計數電路減少該計數值；當該第二邊緣信號及該第二方向信號的位準均不等於該特定位準時，該計數電路止調整該計數值。
  5. 如請求項1之控制電路，其中該第一截斷電路包括：一第一或閘，接收該第一邊緣信號及該計時信號，當該計時信號被致能時，該第一或閘將該計時信號作為該第二邊緣信號；以及一第二或閘，接收該第一方向信號及該計時信號，當該計時信號被致能時，該第二或閘將該計時信號作為該第二方向信號。
  6. 如請求項1之控制電路，其中該正交解碼電路包括：一處理電路，將該第一及第二外部信號作為一第一輸出信號及一第二輸出信號，或是反相該第一及第二外部信號，用以產生 一第一反相信號以及一第二反相信號，並將該第一及第二反相信號作為該第一及第二輸出信號；一交換電路，將該第一及第二輸出信號作為一第三輸出信號及一第四輸出信號，或是將該第一及第二輸出信號作為該第四輸出信號及該第三輸出信號；一邊緣偵測器，偵測該第三及第四輸出信號的邊緣，用以產生該第一邊緣信號；以及一方向偵測器，根據該第三及第四輸出信號，產生該第一方向信號。
  7. 一種控制方法，包括：處理一第一外部信號以及一第二外部信號，用以產生一邊緣信號以及一方向信號；判斷一計時信號是否被致能；當該計時信號未被致能時，根據該邊緣信號及該方向信號，執行一計數操作；以及當該計時信號被致能時，根據一系統時脈，執行該計數操作；其中當該計時信號被致能時，該邊緣信號的位準相同於該方向信號的位準。
  8. 如請求項7之控制方法，其中當該計時信號被致能時，根據該系統時脈，執行該計數操作的步驟包括：設定該邊緣信號及該方向信號的位準等於該計時信號的位準；以及 計數該系統時脈的脈衝數量，用以調整一計數值。
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