CN116414060A - 控制电路及控制方法 - Google Patents

控制电路及控制方法 Download PDF

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CN116414060A CN202211114689.1A CN202211114689A CN116414060A CN 116414060 A CN116414060 A CN 116414060A CN 202211114689 A CN202211114689 A CN 202211114689A CN 116414060 A CN116414060 A CN 116414060A
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刘则言
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Abstract

一种控制电路及控制方法，该控制电路包括一正交解码电路、一计数电路以及一截断电路。正交解码电路根据一第一外部信号以及一第二外部信号，产生一第一边缘信号以及一第一方向信号。计数电路根据第一边缘信号及第一方向信号，执行一计数操作。当一计时信号被致能时，截断电路阻挡第一边缘信号及第一方向信号进入计数电路，并提供一第二边缘信号以及一第二方向信号至计数电路，使得计数电路根据第二边缘信号及第二方向信号，执行计数操作。

Description

控制电路及控制方法
技术领域
本发明有关于一种控制电路及控制方法，特别是有关于一种具有正交模式及计时模式的控制电路及控制方法。
背景技术
随着科技的进步，微控制单元(micro-controller unit；MCU)的功能愈来愈多。举例而言，微控制单元可能具有一正交解码功能，用以解码来自一正交编码界面(quadratureencoder interface；QEI)的信号。然而，当微控制单元未接收到来自正交编码界面的信号时，将造成微控制单元内部的部分元件闲置。
发明内容
本发明的一实施例提供一种控制电路，包括一正交解码电路、一计数电路以及一截断电路。正交解码电路根据一第一外部信号以及一第二外部信号，产生一第一边缘信号以及一第一方向信号。计数电路根据第一边缘信号及第一方向信号，执行一计数操作。当一计时信号被致能时，截断电路阻挡第一边缘信号及第一方向信号进入计数电路，并提供一第二边缘信号以及一第二方向信号至计数电路，使得计数电路根据第二边缘信号及第二方向信号，执行计数操作。
本发明另提供一种控制方法，包括处理一第一外部信号以及一第二外部信号，用以产生一边缘信号以及一方向信号；判断一计时信号是否被致能；当计时信号未被致能时，根据边缘信号及方向信号，执行一计数操作；以及当计时信号被致能时，根据一系统时钟，执行计数操作。
本发明的控制方法可经由本发明的控制电路来实作，其为可执行特定功能的硬件或软件，亦可以通过程序码方式收录于一纪录媒体中，并结合特定硬件来实作。当程序码被电子装置、处理器、电脑或机器载入且执行时，电子装置、处理器、电脑或机器变成用以实行本发明的控制电路。
附图说明
图1为本发明的控制系统的示意图。
图2为本发明的控制系统的另一示意图。
图3为本发明的正交解码电路的一示意图。
图4为本发明的正交解码电路的另一示意图。
图5为本发明的正交解码电路的另一示意图。
图6A为控制电路110于正交模式的操作示意图。
图6B为控制电路110于计时模式的操作示意图。
图7为本发明的控制方法的流程示意图。
附图标号：
100、200：控制系统
110、210：控制电路
120、220：中央处理器
CLK：系统时钟
CV：计数值
FL：中断信号
111、211、300：正交解码电路
112、114、212、450、550：截断电路
113、213：计数电路
QA、QB：外部信号
SE1、SE2：边缘信号
SD1、SD2：方向信号
ST：计时信号
ORA、ORB：或门
230：时钟产生器
240：输入输出界面
MT：马达
250：感测电路
310、410、510：处理电路
320、420、520：正交模式电路
330、430、530：边缘检测器
340、440、540：方向检测器
SC1、SC2：控制信号
CHA、CHB：输出信号
IVA、IVB、INS：反相信号
311、312：反相器
313、314：多工器
OA、OB、CHA、CHB、MA1、MA2、MB1、MB2：输出信号
451：反相器
452、453：与门
S711～S714：步骤
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。
图1为本发明的控制系统的示意图。如图1所示，控制系统100包括一控制电路110以及一中央处理器(CPU)120。控制电路110及中央处理器120接收一系统时钟CLK。中央处理器120根据系统时钟CLK而动作。在一可能实施例中，系统时钟CLK由控制系统100内部的一时钟产生器(未显示)所产生。本发明并不限定控制系统100的种类。在一可能实施例中，控制系统100为一微控制单元(MCU)。
在本实施例中，控制电路110可能操作于一正交模式(quadrature mode)或是一计时模式(timer mode)。在正交模式下，控制电路110对外部信号QA及外部信号QB的转态(transitions)进行计数，用以调整一计数值CV。外部信号QA及外部信号QB可能由一感测装置所提供。该感测装置可能根据一马达的转速及转向，产生外部信号QA及外部信号QB。在正交模式下，中央处理器120根据计数值CV，得知外部装置(如马达)的运作状态(如转速及转向)。在其它实施例中，当控制电路110发出中断信号FL时，中央处理器120可能读取计数值CV，用以判断外部装置(未显示)是否发生异常。在一可能实施例中，当外部装置异常时，中央处理器120可能关掉外部装置。
在一计时模式下，控制电路110根据系统时钟CLK，进行一计数操作。在此模式下，控制电路110作为一计时器(timer)。当控制电路110执行计数操作的持续时间达一目标值时，控制电路110发出一中断信号FL，用以中断中央处理器120的运行。本发明并不限定控制电路110的架构。在一可能实施例中，控制电路110包括一正交解码电路(quadratureencoder circuit)111、一截断电路112以及一计数电路113。
正交解码电路111根据外部信号QA及外部信号QB，产生一边缘信号SE1以及一方向信号SD1。在一可能实施例中，外部信号QA及外部信号QB由一外部装置(位于控制系统100之外)所提供。本发明并不限定正交解码电路111的架构。稍后将通过图3说明正交解码电路111的一可能实施架构。在本实施例中，当控制电路110进入一正交模式时，正交解码电路111正常动作。当控制电路110进入一计时模式时，正交解码电路111可能继续动作或是停止动作。
截断电路112根据边缘信号SE1、方向信号SD1及一计时信号ST，产生一边缘信号SE2及一方向信号SD2。举例而言，当计时信号ST未被致能时，表示未开启计时器功能。因此，截断电路112将边缘信号SE1及方向信号SD1直接作为边缘信号SE2及方向信号SD2。当计时信号ST被致能时，表示开启计时器功能。因此，截断电路112忽略边缘信号SE1及方向信号SD1。在一可能实施例中，截断电路112设定边缘信号SE2及方向信号SD2等于一预设电平，如高电平。在其它实施例中，计时信号ST被致能时，截断电路112将计时信号ST作为边缘信号SE2及方向信号SD2。
本发明并不限定截断电路112的架构。在一可能实施例，截断电路112为一多工器(未显示)。当计时信号ST未被致能时，截断电路112将边缘信号SE1及方向信号SD1作为边缘信号SE2及方向信号SD2。当计时信号ST被致能时，截断电路112将计时信号ST作为边缘信号SE2及方向信号SD2。
在本实施例中，截断电路112包括或门(OR gate)ORA及ORB。或门ORA根据边缘信号SE1及计时信号ST，产生边缘信号SE2。举例而言，当计时信号ST被致能时，计时信号ST可能为一高电平。因此，或门ORA将计时信号ST作为边缘信号SE2。当计时信号ST未被致能时，计时信号ST可能为一低电平。因此，或门ORA将边缘信号SE1作为边缘信号SE2。或门ORB根据方向信号SD1及计时信号ST，产生方向信号SD2。举例而言，当计时信号ST被致能时，计时信号ST可能为一高电平。因此，或门ORB将计时信号ST作为方向信号SD2。当计时信号ST未被致能时，计时信号ST可能为一低电平。因此，或门ORB将方向信号SD1作为方向信号SD2。
计数电路113根据边缘信号SE2及方向信号SD2，执行一计数操作，用以调整计数值CV。在本实施例中，当计时信号ST未被致能时，由于截断电路112将边缘信号SE1及方向信号SD1作为边缘信号SE2及方向信号SD2。因此，计数电路113根据边缘信号SE1及方向信号SD1调整计数值CV。在一可能实施例中，计数电路113根据边缘信号SE1改变计数值CV，并根据方向信号SD1增加或减少计数值CV。
举例而言，当边缘信号SE1及方向信号SD1的电平均等于一特定电平(如高电平)时，计数电路113增加计数值CV。当边缘信号SE1等于特定电平并且方向信号SD1的电平不等于特定电平时，计数电路113减少计数值CV。当边缘信号SE1不等于特定电平时，不论方向信号SD1的电平是否等于特定电平，计数电路113停止调整计数值CV。
在其它实施例中，当计时信号ST被致能时，由于截断电路112设定边缘信号SE2及方向信号SD2为一固定电平。因此，计数电路113根据系统时钟CLK，调整计数值CV。当计数值CV达一目标值时，计数电路113发出中断信号FL，用以中断中央处理器120的运行。在一可能实施例中，目标值存储于一比较值暂存器(compared value register)之中。
在一些实施例中，控制电路110还包括一截断电路114。截断电路114接收外部信号QA及外部信号QB。当计时信号ST未被致能时，截断电路114传送外部信号QA及外部信号QB至正交解码电路111。计时信号ST被致能时，截断电路114阻挡外部信号QA及外部信号QB进入正交解码电路111。此时，正交解码电路111可能设定边缘信号SE1及方向信号SD1为一固定电平，如高电平。在此例中，边缘信号SE1及方向信号SD1直接作为边缘信号SE2及方向信号SD2，故可省略截断电路112。
图2为本发明的控制系统的另一示意图。在本实施例中，控制系统200用以控制马达MT的运行。马达MT内建一感测电路250。感测电路250检测马达MT的运行，并对检测结果进行一正交编码(quadrature encoder)操作，用以提供外部信号QA及外部信号QB。在一可能实施例中，感测电路250具有一正交编码界面(quadrature encoder interface；QEI)，用以输出外部信号QA及外部信号QB。
控制系统200包括一控制电路210、一中央处理器220、一时钟产生器230以及一输入输出界面240。由于控制电路210及中央处理器220的特性与图1的控制电路110及中央处理器120的特性相似，故不再赘述。
时钟产生器230用以产生系统时钟CLK至计数电路213以及中央处理器220。在其它实施例中，正交解码电路211也接收系统时钟CLK。在本实施例中，输入输出界面240用以接收外部信号QA、外部信号QB以及计时信号ST。在一可能实施例中，输入输出界面240包括多个通用型输入输出(general-purpose input/output；GPIO)接脚。
当计时信号ST未被致能时，控制电路210进入一正交模式。中央处理器220根据计数值CV，得知马达MT的运转状态。此时，当控制电路210发出中断信号FL时，表示马达MT发生异常。因此，中央处理器220可能命令一外部电源供应器(未显示)，停止供电给马达MT。
当计时信号ST被致能时，控制电路210进入一计时模式。在此模式下，控制电路210忽略外部信号QA、QB。控制电路210根据系统时钟CLK进行一计数操作。此时，控制电路210作为一计时器。外部信号QA、外部信号QB的转态并不会影响计数值CV。
图3为本发明的正交解码电路的一示意图。如图所示，正交解码电路300包括一处理电路310、一正交模式(quadrature mode)电路320、一边缘检测器(edge detector)330以及一方向检测器(direction detector)340。本发明并不限定正交解码电路300的架构。只要能够根据外部信号QA及外部信号QB的转态进行计数的电路，均可作为正交解码电路300。
处理电路310接收外部信号QA及外部信号QB，并根据一控制信号SC1，产生输出信号CHA及输出信号CHB。举例而言，当控制信号SC1为一低电平时，处理电路310将外部信号QA及外部信号QB直接作为输出信号CHA及输出信号CHB。当控制信号SC1为一高电平时，处理电路310反相外部信号QA及外部信号QB，用以产生反相信号IVA及反相信号IVB，再将反相信号IVA及反相信号IVB作为输出信号CHA及输出信号CHB。
在本实施例中，处理电路310包括反相器311、312以及多工器313、314。反相器311反相外部信号QA，用以产生反相信号IVA。反相器312反相外部信号QB，用以产生反相信号IVB。多工器313接收外部信号QA及反相信号IVA，并根据控制信号SC1，将外部信号QA或反相信号IVA作为输出信号CHA。多工器314接收外部信号QB及反相信号IVB，并根据控制信号SC1，将外部信号QB或反相信号IVB作为输出信号CHB。
正交模式电路320接收输出信号CHA及输出信号CHB，并根据一控制信号SC2，产生输出信号OA及输出信号OB。举例而言，当控制信号SC2未被致能时(如为一低电平)，正交模式电路320将输出信号CHA及输出信号CHB作为输出信号OA及输出信号OB。当控制信号SC2被致能时(如为一高电平)，正交模式电路320将输出信号CHA及输出信号CHB作为输出信号OB及输出信号OA。在一些实施例中，正交模式电路320可称为一交换电路。
边缘检测器330检测输出信号OA及输出信号OB的边缘，用以产生边缘信号SE1。本发明并不限定边缘检测器330的电路架构。任何可检测信号边缘的电路，均可作为边缘检测器330。
方向检测器340根据输出信号OA及输出信号OB，产生方向信号SD1。在一可能实施例中，当输出信号OA领先输出信号OB时，方向信号SD1为一特定电平，如高电平。当输出信号OA落后输出信号OB时，方向信号SD1不为特定电平。本发明并不限定方向检测器340的电路架构。任何根据输出信号OA及输出信号OB，得知输出信号OA是否领先输出信号OB的电路，均可作为方向检测器340。
图4为本发明的正交解码电路的另一示意图。图4相似图3，不同之处在于正交解码电路400还包括一截断电路450。由于图4的处理电路410、正交模式电路420、边缘检测器430以及方向检测器440的特性相似于图3的处理电路310、正交模式电路320、边缘检测器330以及方向检测器340的特性，故不再赘述。
截断电路450耦接于处理电路410与正交模式电路420之间，用以阻挡处理电路410的输出信号MA1及输出信号MB1进入正交模式电路420。举例而言，当计时信号ST未被致能时(如为一低电平)，截断电路450将输出信号MA1及输出信号MB1作为输出信号CHA及输出信号CHB。当计时信号ST被致能时(如为一高电平)，截断电路450设定输出信号CHA及输出信号CHB为一预设电平(如低电平)。
本发明并不限定截断电路450的架构。任何可阻挡输出信号MA1及输出信号MB1进入正交模式电路420的电路，均可作为截断电路450。在本实施例中，截断电路450包括一反相器451和及与门(AND gate)452、453。反相器451反相计时信号ST，用以产生一反相信号INS。
与门452接收输出信号MA1及反相信号INS。当计时信号ST未被致能时，与门452将输出信号MA1作为输出信号CHA。当计时信号ST被致能时，与门452将反相信号INS作为输出信号CHA。与门453接收输出信号MB1及反相信号INS。当计时信号ST未被致能时，与门453将输出信号MB1作为输出信号CHB。当计时信号ST被致能时，与门453将反相信号INS作为输出信号CHB。
在一些实施例中，正交模式电路420、边缘检测器430以及方向检测器440根据系统时钟CLK而动作。举例而言，正交模式电路420根据系统时钟CLK，产生输出信号OA及输出信号OB。边缘检测器430根据系统时钟CLK，检测输出信号OA及输出信号OB的边缘。方向检测器440根据系统时钟CLK，判断输出信号OA是否领先输出信号OB。
图5为本发明的正交解码电路的另一示意图。图5相似图3，不同之处在于正交解码电路500还包括一截断电路550。由于图5的处理电路510、正交模式电路520、边缘检测器530以及方向检测器540的特性相似于图3的处理电路310、正交模式电路320、边缘检测器330以及方向检测器340的特性，故不再赘述。
截断电路550耦接处理电路510，用以阻挡外部信号QA及外部信号QB进入处理电路510。本发明并不限定截断电路550的架构。任何可阻挡外部信号QA及外部信号QB进入处理电路510的电路，均可作为截断电路550。在本实施例中，截断电路550包括一反相器551、与门552和与门553。反相器551反相计时信号ST，用以产生反相信号INS。
与门552接收外部信号QA及反相信号INS。当计时信号ST未被致能时，与门552将外部信号QA作为输出信号MA2。当计时信号ST被致能时，与门552将反相信号INS作为输出信号MA2。与门553接收外部信号QB及反相信号INS。当计时信号ST未被致能时，与门553将外部信号QB作为输出信号MB2。当计时信号ST被致能时，与门553将反相信号INS作为输出信号MB2。
图6A为控制电路110于正交模式的操作示意图。当计时信号ST未被致能时，控制电路110进入正交模式。在正交模式下，控制电路110根据外部信号QA及外部信号QB调整计数值CV。以图1为例，正交解码电路111根据外部信号QA及外部信号QB产生边缘信号SE1与方向信号SD1。截断电路112将边缘信号SE1与方向信号SD1作为边缘信号SE2与方向信号SD2。计数电路113根据边缘信号SE2与方向信号SD2，调整计数值CV。
在时间T1，系统时钟CLK的电平由一低电平变化至一高电平。此时，边缘信号SE2与方向信号SD2均为高电平。因此，计数电路113增加数值CV，由数值0变成数值1。在时间T2，系统时钟CLK的电平再度由低电平变化至高电平。此时，边缘信号SE2为低电平，并且方向信号SD2为高电平。因此，计数电路113不调整计数值CV。此时，计数值CV维持于数值1。
在时间T3，系统时钟CLK的电平由低电平变化至高电平。此时，边缘信号SE2与方向信号SD2均为高电平。因此，计数电路113增加数值CV，由数值1变成数值2。在时间T4，系统时钟CLK的电平再度由低电平变化至高电平。此时，边缘信号SE2为低电平，并且方向信号SD2为高电平。因此，计数电路113不调整计数值CV。此时，计数值CV维持于数值2。
在时间T5，系统时钟CLK的电平由低电平变化至高电平。此时，边缘信号SE2与方向信号SD2均为高电平。因此，计数电路113增加数值CV，由数值2变成数值3。在时间T6，系统时钟CLK的电平再度由低电平变化至高电平。此时，边缘信号SE2为低电平，并且方向信号SD2为高电平。因此，计数电路113不调整计数值CV。此时，计数值CV维持于数值3。
在时间T7及T8，系统时钟CLK的电平再度由低电平变化至高电平。此时，边缘信号SE2及方向信号SD2均为低电平。因此，计数电路113不调整计数值CV。此时，计数值CV维持于数值3。
在时间T9，系统时钟CLK的电平由低电平变化至高电平。此时，边缘信号SE2为高电平，并且方向信号SD2为低电平。因此，计数电路113减少数值CV，如由数值3变成数值2。在时间T10，系统时钟CLK的电平再度由低电平变化至高电平。此时，边缘信号SE2及方向信号SD2均为低电平。因此，计数电路113不调整计数值CV。此时，计数值CV维持于数值2。
在时间T11，系统时钟CLK的电平由低电平变化至高电平。此时，边缘信号SE2为高电平，并且方向信号SD2为低电平。因此，计数电路113减少数值CV，如由数值2变成数值1。在时间T12，系统时钟CLK的电平再度由低电平变化至高电平。此时，边缘信号SE2及方向信号SD2均为低电平。因此，计数电路113不调整计数值CV。此时，计数值CV维持于数值1。在时间T13，系统时钟CLK的电平由低电平变化至高电平。此时，边缘信号SE2为高电平，并且方向信号SD2为低电平。因此，计数电路113减少数值CV，如由数值1变成数值0。
图6B为控制电路110于计时模式的操作示意图。当计时信号ST被致能时，控制电路110进入计时模式。在计时模式下，控制电路110根据系统时钟CLK调整计数值CV。以图1为例，截断电路112阻挡边缘信号SE1与方向信号SD1进入计数电路113。在一可能实施例中，截断电路112设定边缘信号SE1与方向信号SD1均为高电平。在此例中，每当系统时钟CLK由一低电平变化至一高电平时，计数电路113调整计数值CV。当计数值CV达一目标值(如14)时，计数电路113可能发出中断信号FL。
图7为本发明的控制方法的流程示意图。本发明的控制方法适用于一微控制单元之中。首先，处理一第一外部信号以及一第二外部信号，用以产生一边缘信号以及一方向信号(步骤S711)。在一可能实施例中，如果提供第一外部信号及第二外部信号的外部装置对于电平的定义不同于微控制单元对于电平的定义时，步骤S711对第一外部信号及第二外部信号的电平进行反相。举例而言，假设外部装置将3.3V定义为一高电平，并将0V定义为一低电平，但微控制单元却将0V定义为一高电平，并将3.3V定义为一低电平。在此例中，步骤S711反相第一外部信号及第二外部信号。
在其它实施例中，如果外部装置所提供的第一外部信号为一边缘信号，并第二外部信号为一方向信号时，则步骤S711便将第一外部信号作为边缘信号，并将第二外部信号作为方向信号。然而，如果外部装置所提供的第一外部信号为一方向信号，并且第二外部信号为一边缘信号时，步骤S711便将第二外部信号作为边缘信号，并将第一外部信号作为方向信号。
接着，判断一计时信号是否被致能(步骤S712)。在一可能实施例中，步骤S712检测微控制单元的一输入输出接脚的电平。当该输入输出接脚的电平等于一特定电平(如高电平)时，表示计时信号被致能。当该输入输出接脚的电平不等于特定电平时，表示计时信号未被致能。
当计时信号被致能时，根据一系统时钟，执行一计数操作(步骤S713)。举例而言，当系统时钟由一第一电平变化至一第二电平时，步骤S713逐渐增加一计数值。在一可能实施例中，步骤S713可能逐渐减少计数值。在其它实施例中，当系统时钟由第二电平变化至第一电平时，步骤S713也会调整计数值。当计数值达一目标值时，步骤S713还发出一中断信号，用以中断一中央处理器的运行。在一些实施例中，当计时信号被致能时，步骤S713设定边缘信号及方向信号的电平等于计时信号的电平。
当计时信号未被致能时，根据边缘信号及方向信号，执行一计数操作(步骤S714)。举例而言，当边缘信号及方向信号的电平均等于一特定电平(如高电平)时，步骤S714增加一计数值。当边缘信号等于特定电平并且方向信号的电平不等于特定电平时，步骤S714减少计数值。当边缘信号及方向信号的电平均不等于特定电平时，步骤S714停止调整计数值。
由于微控制单元不但可根据外部信号(如外部信号QA、外部信号QB)调整计数值，也可忽略外部信号，仅根据系统时钟调整计数值，故可提供微控制单元的使用弹性，并增加微控制单元的效率。
必须了解的是，当一个元件或层被提及与另一元件或层“耦接”时，可直接耦接或连接至其它元件或层，或具有其它元件或层介于其中。反之，若一元件或层“连接”至其它元件或层时，将不具有其它元件或层介于其中。
本发明的控制方法，或特定型态或其部份，可以以程序码的型态存在。程序码可存储于实体媒体，如软盘、光盘、硬盘、或是任何其他机器可读取(如电脑可读取)存储媒体，亦或不限于外在形式的电脑程序产品，其中，当程序码被机器，如电脑载入且执行时，此机器变成用以参与本发明的控制电路及控制系统。程序码也可通过一些传送媒体，如电线或电缆、光纤、或是任何传输型态进行传送，其中，当程序码被机器，如电脑接收、载入且执行时，此机器变成用以参与本发明的控制电路及控制系统。当在一般用途处理单元实作时，程序码结合处理单元提供一操作类似于应用特定逻辑电路的独特装置。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本领域技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。虽然“第一”、“第二”等术语可用于描述各种元件，但这些元件不应受这些术语的限制。这些术语只是用以区分一个元件和另一个元件。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来说，本发明实施例所述的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求的保护范围为准。

Claims (10)

1.一种控制电路，其特征在于，包括：
一正交解码电路，根据一第一外部信号以及一第二外部信号，产生一第一边缘信号以及一第一方向信号；
一计数电路，根据所述第一边缘信号及所述第一方向信号，执行一计数操作；以及
一第一截断电路，当一计时信号被致能时，阻挡所述第一边缘信号及所述第一方向信号进入所述计数电路，并提供一第二边缘信号以及一第二方向信号至所述计数电路，使得所述计数电路根据所述第二边缘信号及所述第二方向信号，执行所述计数操作。
2.根据权利要求1所述的控制电路，其特征在于，所述第一截断电路耦接于所述正交解码电路与所述计数电路之间，当所述计时信号未被致能时；所述第一截断电路提供所述第一边缘信号及所述第一方向信号至所述计数电路，使得所述计数电路根据所述第一边缘信号及所述第一方向信号；执行所述计数操作。
3.根据权利要求1所述的控制电路，其特征在于，当所述计时信号被致能时，所述第二边缘信号相同于所述第二方向信号。
4.根据权利要求3所述的控制电路，其特征在于，当所述计时信号被致能时，所述第一截断电路将所述计时信号作为所述第二边缘信号及所述第二方向信号。
5.根据权利要求1所述的控制电路，其特征在于，所述计数电路还接收一系统时钟，当所述计时信号被致能时，所述计数电路根据所述系统时钟；进行所述计数操作。
6.根据权利要求1所述的控制电路，其特征在于：
当所述计时信号未被致能时，所述计数电路判断所述第一边缘信号及所述第一方向信号的电平；
当所述第一边缘信号及所述第一方向信号的电平均等于一特定电平时，所述计数电路增加一计数值；
当所述第一边缘信号等于所述特定电平并且所述第一方向信号的电平不等于所述特定电平时，所述计数电路减少所述计数值；
当所述第一边缘信号及所述第一方向信号的电平均不等于所述特定电平时，所述计数电路止调整所述计数值。
7.根据权利要求1所述的控制电路，其特征在于，所述第一截断电路包括：
一第一或门，接收所述第一边缘信号及所述计时信号，当所述计时信号被致能时，所述第一或门将所述计时信号作为所述第二边缘信号；以及
一第二或门，接收所述第一方向信号及所述计时信号，当所述计时信号被致能时，所述第二或门将所述计时信号作为所述第二方向信号。
8.根据权利要求1所述的控制电路，其特征在于，所述正交解码电路包括：
一处理电路，将所述第一外部信号及第二外部信号作为一第一输出信号及一第二输出信号，或是反相所述第一外部信号及第二外部信号，用以产生一第一反相信号以及一第二反相信号，并将所述第一反相信号及第二反相信号作为所述第一输出信号及第二输出信号；
一交换电路，将所述第一输出信号及第二输出信号作为一第三输出信号及一第四输出信号，或是将所述第一输出信号及第二输出信号作为所述第四输出信号及所述第三输出信号；
一边缘检测器，检测所述第三输出信号及第四输出信号的边缘，用以产生所述第一边缘信号；以及
一方向检测器，根据所述第三输出信号及第四输出信号，产生所述第一方向信号。
9.一种控制方法，其特征在于，包括：
处理一第一外部信号以及一第二外部信号，用以产生一边缘信号以及一方向信号；
判断一计时信号是否被致能；
当所述计时信号未被致能时，根据所述边缘信号及所述方向信号，执行一计数操作；以及
当所述计时信号被致能时，根据一系统时钟，执行所述计数操作。
10.根据权利要求9所述的控制方法，其特征在于，当所述计时信号被致能时，根据所述系统时钟，执行所述计数操作的步骤包括：
设定所述边缘信号及所述方向信号的电平等于所述计时信号的电平；以及
计数所述系统时钟的脉冲数量，用以调整一计数值。
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