JP2004013196A - レジスタ回路 - Google Patents
レジスタ回路 Download PDFInfo
- Publication number
- JP2004013196A JP2004013196A JP2002161562A JP2002161562A JP2004013196A JP 2004013196 A JP2004013196 A JP 2004013196A JP 2002161562 A JP2002161562 A JP 2002161562A JP 2002161562 A JP2002161562 A JP 2002161562A JP 2004013196 A JP2004013196 A JP 2004013196A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- state
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
【課題】状態保持レジスタ及びリファレンスレジスタが共にデータ化けを生じた場合においても正常動作へ復帰する可能性を大きくすることができるレジスタ回路を提供する。
【解決手段】入力データを状態データとして保持する状態保持レジスタ１とこの状態保持レジスタ１から出力される状態データの極性を反転した反転入力データを保持するリファレンスレジスタ３とが入力閾値を各々異なる値に設定されることから、電源瞬断等の電圧変動が生じた場合にもいずれか一方のみのデータ化けに止めてデータエラーの検出頻度を高めることができることとなり、正常動作へ復帰する可能性を大きくできる。
【選択図】 図１
【解決手段】入力データを状態データとして保持する状態保持レジスタ１とこの状態保持レジスタ１から出力される状態データの極性を反転した反転入力データを保持するリファレンスレジスタ３とが入力閾値を各々異なる値に設定されることから、電源瞬断等の電圧変動が生じた場合にもいずれか一方のみのデータ化けに止めてデータエラーの検出頻度を高めることができることとなり、正常動作へ復帰する可能性を大きくできる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はコンピュータの演算部で演算されたデータを一時的に記憶するレジスタ回路に関し、特にエラーデータの発生をより正確に検出することができるレジスタ回路に関する。
【０００２】
【従来の技術】
従来、この種のレジスタ回路として図６に示すものがあり、この図６は従来のレジスタ回路の回路構成図を示す。同図において従来のレジスタ回路は、入力データを保持する状態保持レジスタ１００と、前記入力データの極性を反転させる第１のインバータ回路２００と、この第１のインバータ回路２００から出力される反転入力データを保持するリファレンスレジスタ３００と、前記状態保持レジスタ１００から出力される状態データの極性を反転させる第２のインバータ回路４００と、この第２のインバータ回路４００から出力される反転状態データ及び前記リファレンスレジスタ３００から出力される反転入力データとの論理条件に基づいて状態データを出力するＮＡＮＤ回路５００と、前記第２のインバータ回路４００から出力される反転状態データ及び前記リファレンスレジスタ３００から出力される反転入力データとの論理条件に基づいて前記状態データの適否を判断してエラーフラグを出力するＥＸ−ＯＲ回路６００とを備える構成である。
前記状態保持レジスタ１００及びリファレンスレジスタ３００は、全く同一の回路構成で形成され、各々の入力閾値も同一値に設定され、正常に動作している場合に常に極性の異なるデータを保持する構成である。
【０００３】
次に、前記構成に基づく従来のレジスタ回路におけるデータ保持動作に伴うエラーデータの検出動作について説明する。
まず、状態保持レジスタ１００、第１のインバータ回路２００、リファレンスレジスタ３００及び第２のインバータ回路４００においてエラーデータが発生するデータ化けが発生しない状態では、入力される状態データとなる入力信号が「０」の場合、データ制御信号が「１」の入力で状態保持レジスタ１００及びリファレンスレジスタ３００の各々のＧ端子に「１」を入力すると、状態保持レジスタ１００及びリファレンスレジスタ３００は各々その状態のデータを保持し、状態データを「１」に変化させても、状態保持レジスタ１００及びリファレンスレジスタ３００からの出力は変化しない。この状態においては、保持された状態データ出力の端子からは「０」が出力され、エラーフラグからは「０」が出力される。
【０００４】
このような正常な動作状態において、前記状態保持レジスタ１００に保持された「０」のデータが電源瞬断等により「１」のデータに変化するデータ化けが生じた状態は、状態データ出力端子を介してＮＡＮＤ回路５００からは「１」のデータが出力され、エラーフラグ出力端子を介してＥＸ−ＯＲ回路６００からは「１」が出力される。
また、状態保持レジスタ１００ではなくリファレンスレジスタ３００が「１」のデータより「０」のデータにデータ化けが生じた場合も、状態データ出力端子を介してＮＡＮＤ回路５００からは「１」のデータが出力され、エラーフラグ出力端子を介してＥＸ−ＯＲ回路６００からは「１」が出力される。
【０００５】
このように状態保持レジスタ１００及びリファレンスレジスタ３００は、各々が同一の入力閾値で且つ正常時に相互に極性の異なるデータを保持してことから、電源瞬断等により入力電圧が零の値となった場合に状態保持レジスタ１００に「０」のデータが保持されているときに各々出力されるデータが「０」→不定状態→「１」（又は「０」）へランダムにデータ化けが生じることとなる。また、状態保持レジスタ１００に「１」のデータが保持されているときも、各々出力されるデータが「１」→不定状態→「０」（又は「１」）へランダムにデータ化けが生じる。
【０００６】
【発明が解決しようとする課題】
従来のレジスタ回路は以上のように構成されていたことから、状態保持レジスタ１００及びリファレンスレジスタ３００が全く同一の回路構成で共に同一値に設定された入力閾値に基づいて、電源瞬断等の電圧変動に対して状態保持レジスタ１００及びリファレンスレジスタ３００が共にデータ化けを生じた場合には、状態保持レジスタ１００及びリファレンスレジスタ３００に各々保持されるデータが「０」及び「１」のいずれの極性であってもエラーデータ検出ができないという課題を有する。この状態保持レジスタ１００及びリファレンスレジスタ３００にデータ化けが生じた場合のエラーデータ検出態様図を図７に、エラーデータ検出動作タイミングチャートを図８に示す。
【０００７】
前記図７及び図８を参照してさらに詳述すると、出力信号となる保持された状態データがストップモード制御信号と仮定し、この出力される状態データが「１」で基本クロック信号の出力を停止させると規定した場合にストップ状態と想定する。
この状態において状態保持レジスタ１００に「０」のデータが保持されている場合（図８（Ｂ）を参照）に、この状態保持レジスタ１００でデータエラーが生じてデータ化けが起こり、保持していた状態データの出力が「１」となって意図しないストップ状態となる（状態１）。この状態１となった場合には、内部クロックが停止するためにソフトウェアが動作しなくなり、ソフトウェア自体による復帰処理が不可能となる。
【０００８】
また、前記状態保持レジスタ１００又はリファレンスレジスタ３００のいずれかにおいてデータ化けが生じた場合（状態２）は、図７に示すようにエラーフラグが出力されるため出力される状態データを破棄できることから、ソフトウェアの動作を停止させることがない。このエラーフラグによる状態データを破棄する場合はソフトウェアによりストップモードでないと判断していることによる。このストップモードではないと判断されている場合は、内部フロックが継続して供給されているため、仮にプログラムが暴走していたとしても、他の検知回路（例えば、ＣＰＵの動作検出回路等）でこの暴走を感知可能であることから、ソフトウェア自体による正常動作への復帰が可能となる。
【０００９】
しかしながら、前記状態保持レジスタ１００及びリファレンスレジスタ３００の各データが共にデータ化けした場合（状態３）は、エラーフラグが発生しないため、状態データの出力を破棄することができない。この状態３の場合において、データ化けが生じたためにストップモードから通常モードに意図せずに復帰した場合は、前記状態２と同様にプログラムが暴走したこととなるため、他の検出回路（例えば、ＣＰＵの動作検出回路等）でこの暴走を感知して正常動作に復帰することが可能となる。
他方、前記状態３の場合において、データ化けが生じたために通常モードがストップモードに変化した場合は、基準クロックが供給されなくなると共に、エラーフラグも出力されておらず、且つ他の検出回路（例えば、ＣＰＵの動作検出回路等）も動作しないことから、正常動作への復帰が不可能となる。
【００１０】
本発明は、前記課題を解消するためになされたもので、状態保持レジスタ及びリファレンスレジスタが共にデータ化けを生じた場合においても正常動作へ復帰する可能性を大きくすることができるレジスタ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るレジスタ回路は、入力データを保持する状態保持レジスタと、前記入力データの極性を反転させる第１のインバータ回路と、当該第１のインバータ回路から出力される反転入力データを保持するリファレンスレジスタと、前記状態保持レジスタから出力される状態データの極性を反転させる第２のインバータ回路と、当該第２のインバータ回路から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて出力データを出力する第１の論理回路と、前記第２のインバータ回路から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて前記出力データの適否を判断する第２の論理回路とを備え、前記状態保持レジスタとリファレンスレジスタとの入力閾値を異なる値に設定したものである。
【００１２】
このように本発明においては、入力データを状態データとして保持する状態保持レジスタとこの状態保持レジスタから出力される状態データの極性を反転した反転入力データを保持するリファレンスレジスタとが入力閾値を各々異なる値に設定されることから、電源瞬断等の電圧変動が生じた場合にもいずれか一方のみのデータ化けに止めてデータエラーの検出頻度を高めることができることとなり、正常動作へ復帰する可能性を大きくできる。
【００１３】
また、本発明に係るレジスタ回路は必要に応じて、状態保持レジスタ又はリファレンスレジスタが接地との間で容量素子を介して入力閾値の値を高く設定したものである。このように本発明においては、状態保持レジスタとリファレンスレジスタの各入力閾値を接地との間に容量素子を介して異なる値に設定しているので、容量素子の容量値に対応した入力閾値を正確に設定できる。
【００１４】
また、本発明に係るレジスタ回路は必要に応じて、状態保持レジスタ又はリファレンスレジスタがＣ−ＭＯＳ型ＦＥＴで形成され、当該Ｃ−ＭＯＳ型ＦＥＴのＰチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を異なる値に設定するものである。このように本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＰチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を低く設定しているので、トランジスタのオン抵抗に相当する低い値に入力閾値を正確に設定できる。
【００１５】
また、本発明に係るレジスタ回路は必要に応じて、状態保持レジスタ又はリファレンスレジスタがＣ−ＭＯＳ型ＦＥＴで形成され、当該Ｃ−ＭＯＳ型ＦＥＴのＮチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を高く設定するものである。このように本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＮチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を高く設定しているので、トランジスタのオフ抵抗に相当する高い値に入力閾値を正確に設定できる。
【００１６】
【発明の実施の形態】
（本発明の第１の実施形態）
以下、本発明の第１の実施形態に係るレジスタ回路を図１ないし図３に基づいて説明する。この図１は本実施形態に係るレジスタ回路の回路構成図、図２及び図３は図１記載のレジスタ回路における動作タイミングチャートを示す。
【００１７】
前記各図において本実施形態に係るレジスタ回路は、入力データを保持する状態保持レジスタ１と、前記入力データの極性を反転させる第１のインバータ回路２と、この第１のインバータ回路２から出力される反転入力データを保持するリファレンスレジスタ３と、前記状態保持レジスタ１から出力される状態データの極性を反転させる第２のインバータ回路４と、この第２のインバータ回路４から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて出力データを出力するＮＡＮＤ回路５と、前記第２のインバータ回路４から出力される反転状態データ及び前記リファレンスレジスタ３から出力される反転入力データとの論理条件に基づいて前記出力データの適否を判断するＥＸ−ＯＲ回路６とを備え、状態保持レジスタ１とリファレンスレジスタ３との入力閾値Ｖｔｈを異なる値に設定される構成である。
【００１８】
前記状態保持レジスタ１は、制御端子Ｇから入力されるデータ制御信号の極性を反転させる入力インバータ１１と、前記データ制御信号及び入力インバータ１１で反転された反転データ信号により入力端子ＩＮから入力される入力信号の入力を制御するコントロールゲート１２と、相補的に駆動する２つのＰチャンネルＭＯＳ型ＦＥＴ及び１つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記コントロールゲート１２から出力される入力信号を状態データとして保持又は出力する第１の保持インバータ１３と、相補的に駆動する１つのＰチャンネルＭＯＳ型ＦＥＴ及び２つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記第１の保持インバータ１３から出力される状態データを保持又は出力する第２の保持インバータ１４と、前記第１の保持インバータ１３から出力される状態データの極性を反転させて出力する出力インバータ１５とを備える構成である。
【００１９】
前記リファレンスレジスタ３は、制御端子Ｇから入力されるデータ制御信号の極性を反転させる入力インバータ３１と、前記データ制御信号及び入力インバータ３１で反転された反転データ信号により入力端子ＩＮからインバータ回路２を介して反転して入力される入力信号の入力を制御するコントロールゲート３２と、相補的に駆動する１つのＰチャンネルＭＯＳ型ＦＥＴ及び２つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記コントロールゲート３２から出力される反転した入力信号を状態データとして保持又は出力する第１の保持インバータ３３と、相補的に駆動する２つのＰチャンネルＭＯＳ型ＦＥＴ及び１つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記第１の保持インバータ３３から出力される状態データを保持又は出力する第２の保持インバータ３４と、前記第１の保持インバータ３３から出力される状態データの極性を反転させて出力する出力インバータ３５とを備える構成である。
【００２０】
次に、前記構成に基づく本実施形態に係るレジスタ回路におけるデータ保持動作に伴うエラーデータの検出動作について説明する。
まず、状態保持レジスタ１、インバータ回路２、リファレンスレジスタ３及び第２のインバータ回路４のいずれにおいてもエラーデータの発生（データ化け）が生じていない状態においては、入力端子ＩＮから入力信号がデータ「０」として入力されると共に、制御端子Ｇからのデータ制御信号が「１」として入力されるものとする。
【００２１】
まず、状態保持レジスタ１へは、前記データ制御信号「１」がコントロールゲート１２のＰチャンネルＭＯＳ型ＦＥＴのゲートに入力され、また入力インバータ１１から反転データ制御信号「０」（ノード１の電位）がコントロールゲート１２のＮチャンネルＭＯＳ型ＦＥＴのゲートに入力されると、各々がＯＮ状態となり、前記入力信号のデータ「０」がノード２を電位「Ｌ」とする。
【００２２】
このノード２の電位「Ｌ」より第１の保持インバータ１３のＰチャンネルＭＯＳ型ＦＥＴをＯＮ状態としノード３の電位を電源Ｖｃｃより電位「Ｈ」のデータ「１」とし、このデータ「１」が出力インバータ１５で反転したデータ「０」の状態データ「０」として出力される。また、前記データ「１」が第２の保持インバータ１４のＮチャンネルＭＯＳ型ＦＥＴをＯＮ状態としてノード２を接地ＧＮＤより電位「Ｌ」のデータ「０」とする。このように、第１の保持インバータ１３と第２の保持インバータ１４はノード２を共にデータ「０」とし、ノード３を共にデータ「１」とするように動作することから、入力信号「０」を状態信号「０」として保持することとなる。
【００２３】
他方、前記リファレンスレジスタ３へは入力信号「０」がインバータ回路２により反転してデータ「１」として入力され、前記データ制御信号「１」がコントロールゲート３２のＮチャンネルＭＯＳ型ＦＥＴに入力されると共に、入力インバータ３１で反転された反転データ制御信号「０」（ノード１の電位「１」）がコントロールゲート３２のＰチャンネルＭＯＳ型ＦＥＴに入力されると各々がＯＮ状態となりノード２を電位「Ｈ」とする。
【００２４】
このノード２の電位「Ｈ」より第１の保持インバータ３３のＮチャンネルＭＯＳ型ＦＥＴをＯＮ状態としノード３の電位を接地ＧＮＤより電位「Ｌ」のデータ「０」とする。このノード３のデータ「０」が出力インバータ３５を介してリファレンスデータ「１」として出力される。また、前記ノード３のデータ「０」がが第２の保持インバータ３４のＰチャンネルＭＯＳ型ＦＥＴをＯＮ状態としてノード２を電源Ｖｃｃより電位「Ｈ」のデータ「１」とする。このように第１の保持インバータ３３と第２の保持インバータ３４はノード２を共にデータ「１」とし、ノード３を共にデータ「０」とするように動作することから、反転された入力信号「１」をリファレンスデータ「１」として保持することとなる。
【００２５】
このような正常な動作状態においては、状態保持レジスタ１からの状態データ「０」が第２のインバータ回路４により反転された状態データ「１」とリファレンスレジスタ３からのリファレンスデータ「１」とがＮＡＮＤ回路５及びＥＸ−ＯＲ回路６に各々入力され、このＮＡＮＤ回路５からは保持された状態データ「０」として出力されると共に、ＥＸ−ＯＲ回路６からはエラーフラグ「０」（エラーデータの発生なし。）が出力される。
【００２６】
また、前記状態保持レジスタ１に保持された状態データ「０」が「１」にデータ化けが生じ、又は前記リファレンスレジスタ３に保持されたリファレンスデータ「１」が「０」にデータ化けが生じた場合には、ＥＸ−ＯＲ回路６への入力データが共に同じデータ値となることから、エラーフラグ「１」（エラーデータの発生）が出力される。
【００２７】
さらに、前記状態保持レジスタ１及びリファレンスレジスタ３の双方においてデータ化けが生じた場合は、状態保持レジスタ１の第１の保持インバータ１３における入力閾値Ｖｔｈを低く且つ、第２の保持インバータ１４における入力閾値Ｖｔｈを高く設定すると共に、リファレンスレジスタ３の第１の保持インバータ３３における入力閾値Ｖｔｈを高く且つ、第２の保持インバータ３４における入力閾値Ｖｔｈを低く設定していることから以下の様にデータの記憶又は出力を実行する。
【００２８】
即ち、状態保持レジスタ１（又はリファレンスレジスタ３）に保持される状態データ（リファレンスデータ）の値は「０」もしくは「１」のデータを保持していて、データ化けが生じても最終的に必ず「０」を出力することとなる（又はリファレンスレジスタの場合は必ず「１」を出力することとなる）。
よって、同時にデータ化けが発生するのは、入力端子ＩＮから入力信号がデータ「１」として入力される場合のみであり、「０」として入力される場合は、状態保持レジスタ１及びリファレンスレジスタ３が同時にデータ化けを起こすことはないため、正常動作への復帰する可能性を大きく出来ることとなる。
【００２９】
これらの復帰動作は、図２の保持レジスタの動作波形、及び図３のリファレンスレジスタの動作波形に示すように動作する。この図２の状態保持レジスタ１の動作において、「１」のデータを保持する場合の波形図を示す（Ａ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「１」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のためＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了してノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させると（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）で入力信号とデータ保持インバータ１３とは、コントロールゲート１２がＯＦＦのために切り離され、データ「１」を保持することとなる。
【００３０】
上記データを保持している時に、回路の電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「０」、ノード３は「１」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「０」の確定データを出すようになる。
【００３１】
また、「０」のデータを保持する場合の波形図を示す図２（Ｂ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「０」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のためＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了し、ノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させる（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）では入力信号とデータ保持インバータ１３とはコントロールゲート１２がＯＦＦのために切り離され、データ「０」を保持することとなる。
【００３２】
上記データを保持している時に、回路の電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「０」、ノード３は「１」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「０」の確定データを出すようになる。以上の様に、ノイズが発生した場合、データ化けを起こすのは「１」のデータを保持した場合のみとなる。
【００３３】
図３のリファレンスレジスタの動作において、「１」のデータを保持する場合の波形図を示す（Ａ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「１」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のためＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了し、ノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させると（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）では入力信号とデータ保持インバータ１３とはコントロールゲート１２がＯＦＦのために切り離され、データ「１」を保持することとなる。
【００３４】
上記データを保持している時に、回路の電源電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「１」、ノード３は「０」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「１」の確定データを出すようになる。
【００３５】
また、「０」のデータを保持する場合の波形図を示す図３（Ｂ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「０」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のため、ＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了し、ノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させると（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）では入力信号とデータ保持インバータ１３とはコントロールゲート１２がＯＦＦのために切り離され、データ「０」を保持することとなる。
【００３６】
上記データを保持している時に、回路の電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「１」、ノード３は「０」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「１」の確定データを出すようになる。以上の様に、ノイズが発生した場合、データ化けを起こすのは「０」のデータを保持した場合のみとなる。
これにより、状態保持レジスタ及びリファレンスレジスタが同時にデータ化けを起こし、エラーフラグが発生しない場合の状態を半分にする事が可能となる。
【００３７】
（本発明の第２の実施形態）
図４は、本発明の第２の実施形態に係るレジスタ回路の回路構成図を示す。同図において本実施形態に係るレジスタ回路は、前記図１に記載の第１の実施形態と同様に、インバータ回路２、第２のインバータ回路４、ＮＡＮＤ回路５及びＥＸ−ＯＲ回路６を備え、この構成に加え、状態保持レジスタ１ａ（図１の状態保持レジスタ１に相当）及びリファレンスレジスタ３ａ（図１のリファレンスレジスタ３に相当）を異にする構成である。
【００３８】
前記状態保持レジスタ１ａは、前記図１記載の状態保持レジスタ１と同様に入力インバータ１１ａ（図１の１１に相当）、コントロールゲート１２ａ（図１のコントロールゲート１２に相当）及び出力インバータ１５ａ（図１の出力インバータ１５に相当）を備え、第１の保持インバータ１３（図１の第１の保持インバータ１３に相当）が相補的に動作する１つのＰチャンネルＭＯＳ型ＦＥＴ及び２つのＮチャンネルＭＯＳ型ＦＥＴを直列接続して形成され、第２の保持インバータ１４ａ（図１の第２の保持インバータ１４に相当）が相補的に動作する２つのＰチャンネルＭＯＳ型ＦＥＴ及び１つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続して形成される構成である。
【００３９】
前記構成に基づく第２の実施形態に係るレジスタ回路は、前記第１の実施形態と同様に状態保持レジスタ１ａとリファレンスレジスタ３ａとがＰチャンネル・Ｎチャンネルの各ＭＯＳ型ＦＥＴの接続個数を異ならせて入力閾値Ｖｔｈを異なる値に設定しているので、同時にデータ化けが発生するのは、入力端子ＩＮから入力信号がデータ「０」として入力される場合のみであり、「１」として入力される場合は、保持レジスタ及びリファレンスレジスタが同時にデータ化けを起こすことはないため、正常動作への復帰する可能性を大きく出来ることとなる。
【００４０】
（本発明の他の実施形態）
図５は、本発明の他の実施形態に係るレジスタ回路の回路構成図を示す。同図において本実施形態に係るレジスタ回路は、前記図６に記載の従来のレジスタ回路と同様に、インバータ回路２（図６のインバータ回路２００に相当）、リファレンスレジスタ３ｂ（図６のリファレンスレジスタ３００に相当）、第２のインバータ回路４（図６の第２のインバータ回路４００に相当）、ＮＡＮＤ回路５（図６のＮＡＮＤ回路５００に相当）及びＥＸ−ＯＲ回路６（図６のＥＸ−ＯＲ回路６００に相当）を備え、前記状態保持レジスタ１ｂがコントロールゲート１２ｂ及び第２の保持インバータ１４ｂを接続するノード２を電源Ｖｃｃとの間にコンデンサＣ１１を接続すると共に第１の保持インバータ１３ｂ及び出力インバータ１５ｂ接続するノード３と接地ＧＮＤとの間にコンデンサＣ１２を接続して形成され、また、前記リファレンスレジスタ３ｂがコントロールゲート３２ｂ及び第２の保持インバータ３４ｂを接続するノード２を電源Ｖｃｃとの間にコンデンサＣ３１を接続すると共に、第１の保持インバータ３３ｂ及び出力インバータ３５ｂを接続するノード３と接地ＧＮＤとの間にコンデンサＣ３２を接続して形成される構成である。
【００４１】
【発明の効果】
本発明においては、入力データを状態データとして保持する状態保持レジスタとこの状態保持レジスタから出力される状態データの極性を反転した反転入力データを保持するリファレンスレジスタとが入力閾値を各々異なる値に設定されることから、電源瞬断等の電圧変動が生じた場合にもいずれか一方のみのデータ化けに止めてデータエラーの検出頻度を高めることができることとなり、正常動作へ復帰する可能性を大きくできるという効果を奏する。
【００４２】
また、本発明においては、状態保持レジスタとリファレンスレジスタの各入力閾値を接地との間に容量素子を介して異なる値に設定しているので、容量素子の容量値に対応した入力閾値を正確に設定できるという効果を有する。
【００４３】
また、本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＰチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を低く設定しているので、トランジスタのオン抵抗に相当する低い値に入力閾値を正確に設定できるという効果を有する。
【００４４】
また、本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＮチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を高く設定しているので、トランジスタのオフ抵抗に相当する高い値に入力閾値を正確に設定できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレジスタ回路の回路構成図である。
【図２】図１記載のレジスタ回路における動作タイミングチャートである。
【図３】図１記載のレジスタ回路における動作タイミングチャートである。
【図４】本発明の第２の実施形態に係るレジスタ回路の回路構成図を示す。
【図５】本発明の他の実施形態に係るレジスタ回路の回路構成図を示す。
【図６】従来のレジスタ回路の回路構成図である。
【図７】従来のレジスタ回路の状態保持レジスタ及びリファレンスレジスタにデータ化けが生じた場合のエラーデータ検出態様図である。
【図８】従来のレジスタ回路のエラーデータ検出動作タイミングチャートである。
【符号の説明】
１、１ａ、１ｂ、１００ 状態保持レジスタ
２、４、２００、４００ インバータ回路
３、３ａ、３ｂ、３００ リファレンスレジスタ
５、５００ ＮＡＮＤ回路
６、６００ ＥＸ−ＯＲ回路
１１、１１ａ、３１、３１ａ、３１ｂ 入力インバータ
１２、１２ａ、１２ｂ、３２、３２ａ、３２ｂ コントロールゲート
１３、１３ａ、１３ｂ、１４、１４ａ、１４ｂ、３３、３３ａ、３４、３４ａ、 ３４ｂ 保持インバータ
１５、１５ａ、１５ｂ、３５、３５ａ、３５ｂ 出力インバータ
Ｃ１１、Ｃ１２、Ｃ３１、Ｃ３２ コンデンサ
【発明の属する技術分野】
本発明はコンピュータの演算部で演算されたデータを一時的に記憶するレジスタ回路に関し、特にエラーデータの発生をより正確に検出することができるレジスタ回路に関する。
【０００２】
【従来の技術】
従来、この種のレジスタ回路として図６に示すものがあり、この図６は従来のレジスタ回路の回路構成図を示す。同図において従来のレジスタ回路は、入力データを保持する状態保持レジスタ１００と、前記入力データの極性を反転させる第１のインバータ回路２００と、この第１のインバータ回路２００から出力される反転入力データを保持するリファレンスレジスタ３００と、前記状態保持レジスタ１００から出力される状態データの極性を反転させる第２のインバータ回路４００と、この第２のインバータ回路４００から出力される反転状態データ及び前記リファレンスレジスタ３００から出力される反転入力データとの論理条件に基づいて状態データを出力するＮＡＮＤ回路５００と、前記第２のインバータ回路４００から出力される反転状態データ及び前記リファレンスレジスタ３００から出力される反転入力データとの論理条件に基づいて前記状態データの適否を判断してエラーフラグを出力するＥＸ−ＯＲ回路６００とを備える構成である。
前記状態保持レジスタ１００及びリファレンスレジスタ３００は、全く同一の回路構成で形成され、各々の入力閾値も同一値に設定され、正常に動作している場合に常に極性の異なるデータを保持する構成である。
【０００３】
次に、前記構成に基づく従来のレジスタ回路におけるデータ保持動作に伴うエラーデータの検出動作について説明する。
まず、状態保持レジスタ１００、第１のインバータ回路２００、リファレンスレジスタ３００及び第２のインバータ回路４００においてエラーデータが発生するデータ化けが発生しない状態では、入力される状態データとなる入力信号が「０」の場合、データ制御信号が「１」の入力で状態保持レジスタ１００及びリファレンスレジスタ３００の各々のＧ端子に「１」を入力すると、状態保持レジスタ１００及びリファレンスレジスタ３００は各々その状態のデータを保持し、状態データを「１」に変化させても、状態保持レジスタ１００及びリファレンスレジスタ３００からの出力は変化しない。この状態においては、保持された状態データ出力の端子からは「０」が出力され、エラーフラグからは「０」が出力される。
【０００４】
このような正常な動作状態において、前記状態保持レジスタ１００に保持された「０」のデータが電源瞬断等により「１」のデータに変化するデータ化けが生じた状態は、状態データ出力端子を介してＮＡＮＤ回路５００からは「１」のデータが出力され、エラーフラグ出力端子を介してＥＸ−ＯＲ回路６００からは「１」が出力される。
また、状態保持レジスタ１００ではなくリファレンスレジスタ３００が「１」のデータより「０」のデータにデータ化けが生じた場合も、状態データ出力端子を介してＮＡＮＤ回路５００からは「１」のデータが出力され、エラーフラグ出力端子を介してＥＸ−ＯＲ回路６００からは「１」が出力される。
【０００５】
このように状態保持レジスタ１００及びリファレンスレジスタ３００は、各々が同一の入力閾値で且つ正常時に相互に極性の異なるデータを保持してことから、電源瞬断等により入力電圧が零の値となった場合に状態保持レジスタ１００に「０」のデータが保持されているときに各々出力されるデータが「０」→不定状態→「１」（又は「０」）へランダムにデータ化けが生じることとなる。また、状態保持レジスタ１００に「１」のデータが保持されているときも、各々出力されるデータが「１」→不定状態→「０」（又は「１」）へランダムにデータ化けが生じる。
【０００６】
【発明が解決しようとする課題】
従来のレジスタ回路は以上のように構成されていたことから、状態保持レジスタ１００及びリファレンスレジスタ３００が全く同一の回路構成で共に同一値に設定された入力閾値に基づいて、電源瞬断等の電圧変動に対して状態保持レジスタ１００及びリファレンスレジスタ３００が共にデータ化けを生じた場合には、状態保持レジスタ１００及びリファレンスレジスタ３００に各々保持されるデータが「０」及び「１」のいずれの極性であってもエラーデータ検出ができないという課題を有する。この状態保持レジスタ１００及びリファレンスレジスタ３００にデータ化けが生じた場合のエラーデータ検出態様図を図７に、エラーデータ検出動作タイミングチャートを図８に示す。
【０００７】
前記図７及び図８を参照してさらに詳述すると、出力信号となる保持された状態データがストップモード制御信号と仮定し、この出力される状態データが「１」で基本クロック信号の出力を停止させると規定した場合にストップ状態と想定する。
この状態において状態保持レジスタ１００に「０」のデータが保持されている場合（図８（Ｂ）を参照）に、この状態保持レジスタ１００でデータエラーが生じてデータ化けが起こり、保持していた状態データの出力が「１」となって意図しないストップ状態となる（状態１）。この状態１となった場合には、内部クロックが停止するためにソフトウェアが動作しなくなり、ソフトウェア自体による復帰処理が不可能となる。
【０００８】
また、前記状態保持レジスタ１００又はリファレンスレジスタ３００のいずれかにおいてデータ化けが生じた場合（状態２）は、図７に示すようにエラーフラグが出力されるため出力される状態データを破棄できることから、ソフトウェアの動作を停止させることがない。このエラーフラグによる状態データを破棄する場合はソフトウェアによりストップモードでないと判断していることによる。このストップモードではないと判断されている場合は、内部フロックが継続して供給されているため、仮にプログラムが暴走していたとしても、他の検知回路（例えば、ＣＰＵの動作検出回路等）でこの暴走を感知可能であることから、ソフトウェア自体による正常動作への復帰が可能となる。
【０００９】
しかしながら、前記状態保持レジスタ１００及びリファレンスレジスタ３００の各データが共にデータ化けした場合（状態３）は、エラーフラグが発生しないため、状態データの出力を破棄することができない。この状態３の場合において、データ化けが生じたためにストップモードから通常モードに意図せずに復帰した場合は、前記状態２と同様にプログラムが暴走したこととなるため、他の検出回路（例えば、ＣＰＵの動作検出回路等）でこの暴走を感知して正常動作に復帰することが可能となる。
他方、前記状態３の場合において、データ化けが生じたために通常モードがストップモードに変化した場合は、基準クロックが供給されなくなると共に、エラーフラグも出力されておらず、且つ他の検出回路（例えば、ＣＰＵの動作検出回路等）も動作しないことから、正常動作への復帰が不可能となる。
【００１０】
本発明は、前記課題を解消するためになされたもので、状態保持レジスタ及びリファレンスレジスタが共にデータ化けを生じた場合においても正常動作へ復帰する可能性を大きくすることができるレジスタ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るレジスタ回路は、入力データを保持する状態保持レジスタと、前記入力データの極性を反転させる第１のインバータ回路と、当該第１のインバータ回路から出力される反転入力データを保持するリファレンスレジスタと、前記状態保持レジスタから出力される状態データの極性を反転させる第２のインバータ回路と、当該第２のインバータ回路から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて出力データを出力する第１の論理回路と、前記第２のインバータ回路から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて前記出力データの適否を判断する第２の論理回路とを備え、前記状態保持レジスタとリファレンスレジスタとの入力閾値を異なる値に設定したものである。
【００１２】
このように本発明においては、入力データを状態データとして保持する状態保持レジスタとこの状態保持レジスタから出力される状態データの極性を反転した反転入力データを保持するリファレンスレジスタとが入力閾値を各々異なる値に設定されることから、電源瞬断等の電圧変動が生じた場合にもいずれか一方のみのデータ化けに止めてデータエラーの検出頻度を高めることができることとなり、正常動作へ復帰する可能性を大きくできる。
【００１３】
また、本発明に係るレジスタ回路は必要に応じて、状態保持レジスタ又はリファレンスレジスタが接地との間で容量素子を介して入力閾値の値を高く設定したものである。このように本発明においては、状態保持レジスタとリファレンスレジスタの各入力閾値を接地との間に容量素子を介して異なる値に設定しているので、容量素子の容量値に対応した入力閾値を正確に設定できる。
【００１４】
また、本発明に係るレジスタ回路は必要に応じて、状態保持レジスタ又はリファレンスレジスタがＣ−ＭＯＳ型ＦＥＴで形成され、当該Ｃ−ＭＯＳ型ＦＥＴのＰチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を異なる値に設定するものである。このように本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＰチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を低く設定しているので、トランジスタのオン抵抗に相当する低い値に入力閾値を正確に設定できる。
【００１５】
また、本発明に係るレジスタ回路は必要に応じて、状態保持レジスタ又はリファレンスレジスタがＣ−ＭＯＳ型ＦＥＴで形成され、当該Ｃ−ＭＯＳ型ＦＥＴのＮチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を高く設定するものである。このように本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＮチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を高く設定しているので、トランジスタのオフ抵抗に相当する高い値に入力閾値を正確に設定できる。
【００１６】
【発明の実施の形態】
（本発明の第１の実施形態）
以下、本発明の第１の実施形態に係るレジスタ回路を図１ないし図３に基づいて説明する。この図１は本実施形態に係るレジスタ回路の回路構成図、図２及び図３は図１記載のレジスタ回路における動作タイミングチャートを示す。
【００１７】
前記各図において本実施形態に係るレジスタ回路は、入力データを保持する状態保持レジスタ１と、前記入力データの極性を反転させる第１のインバータ回路２と、この第１のインバータ回路２から出力される反転入力データを保持するリファレンスレジスタ３と、前記状態保持レジスタ１から出力される状態データの極性を反転させる第２のインバータ回路４と、この第２のインバータ回路４から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて出力データを出力するＮＡＮＤ回路５と、前記第２のインバータ回路４から出力される反転状態データ及び前記リファレンスレジスタ３から出力される反転入力データとの論理条件に基づいて前記出力データの適否を判断するＥＸ−ＯＲ回路６とを備え、状態保持レジスタ１とリファレンスレジスタ３との入力閾値Ｖｔｈを異なる値に設定される構成である。
【００１８】
前記状態保持レジスタ１は、制御端子Ｇから入力されるデータ制御信号の極性を反転させる入力インバータ１１と、前記データ制御信号及び入力インバータ１１で反転された反転データ信号により入力端子ＩＮから入力される入力信号の入力を制御するコントロールゲート１２と、相補的に駆動する２つのＰチャンネルＭＯＳ型ＦＥＴ及び１つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記コントロールゲート１２から出力される入力信号を状態データとして保持又は出力する第１の保持インバータ１３と、相補的に駆動する１つのＰチャンネルＭＯＳ型ＦＥＴ及び２つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記第１の保持インバータ１３から出力される状態データを保持又は出力する第２の保持インバータ１４と、前記第１の保持インバータ１３から出力される状態データの極性を反転させて出力する出力インバータ１５とを備える構成である。
【００１９】
前記リファレンスレジスタ３は、制御端子Ｇから入力されるデータ制御信号の極性を反転させる入力インバータ３１と、前記データ制御信号及び入力インバータ３１で反転された反転データ信号により入力端子ＩＮからインバータ回路２を介して反転して入力される入力信号の入力を制御するコントロールゲート３２と、相補的に駆動する１つのＰチャンネルＭＯＳ型ＦＥＴ及び２つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記コントロールゲート３２から出力される反転した入力信号を状態データとして保持又は出力する第１の保持インバータ３３と、相補的に駆動する２つのＰチャンネルＭＯＳ型ＦＥＴ及び１つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続され、前記第１の保持インバータ３３から出力される状態データを保持又は出力する第２の保持インバータ３４と、前記第１の保持インバータ３３から出力される状態データの極性を反転させて出力する出力インバータ３５とを備える構成である。
【００２０】
次に、前記構成に基づく本実施形態に係るレジスタ回路におけるデータ保持動作に伴うエラーデータの検出動作について説明する。
まず、状態保持レジスタ１、インバータ回路２、リファレンスレジスタ３及び第２のインバータ回路４のいずれにおいてもエラーデータの発生（データ化け）が生じていない状態においては、入力端子ＩＮから入力信号がデータ「０」として入力されると共に、制御端子Ｇからのデータ制御信号が「１」として入力されるものとする。
【００２１】
まず、状態保持レジスタ１へは、前記データ制御信号「１」がコントロールゲート１２のＰチャンネルＭＯＳ型ＦＥＴのゲートに入力され、また入力インバータ１１から反転データ制御信号「０」（ノード１の電位）がコントロールゲート１２のＮチャンネルＭＯＳ型ＦＥＴのゲートに入力されると、各々がＯＮ状態となり、前記入力信号のデータ「０」がノード２を電位「Ｌ」とする。
【００２２】
このノード２の電位「Ｌ」より第１の保持インバータ１３のＰチャンネルＭＯＳ型ＦＥＴをＯＮ状態としノード３の電位を電源Ｖｃｃより電位「Ｈ」のデータ「１」とし、このデータ「１」が出力インバータ１５で反転したデータ「０」の状態データ「０」として出力される。また、前記データ「１」が第２の保持インバータ１４のＮチャンネルＭＯＳ型ＦＥＴをＯＮ状態としてノード２を接地ＧＮＤより電位「Ｌ」のデータ「０」とする。このように、第１の保持インバータ１３と第２の保持インバータ１４はノード２を共にデータ「０」とし、ノード３を共にデータ「１」とするように動作することから、入力信号「０」を状態信号「０」として保持することとなる。
【００２３】
他方、前記リファレンスレジスタ３へは入力信号「０」がインバータ回路２により反転してデータ「１」として入力され、前記データ制御信号「１」がコントロールゲート３２のＮチャンネルＭＯＳ型ＦＥＴに入力されると共に、入力インバータ３１で反転された反転データ制御信号「０」（ノード１の電位「１」）がコントロールゲート３２のＰチャンネルＭＯＳ型ＦＥＴに入力されると各々がＯＮ状態となりノード２を電位「Ｈ」とする。
【００２４】
このノード２の電位「Ｈ」より第１の保持インバータ３３のＮチャンネルＭＯＳ型ＦＥＴをＯＮ状態としノード３の電位を接地ＧＮＤより電位「Ｌ」のデータ「０」とする。このノード３のデータ「０」が出力インバータ３５を介してリファレンスデータ「１」として出力される。また、前記ノード３のデータ「０」がが第２の保持インバータ３４のＰチャンネルＭＯＳ型ＦＥＴをＯＮ状態としてノード２を電源Ｖｃｃより電位「Ｈ」のデータ「１」とする。このように第１の保持インバータ３３と第２の保持インバータ３４はノード２を共にデータ「１」とし、ノード３を共にデータ「０」とするように動作することから、反転された入力信号「１」をリファレンスデータ「１」として保持することとなる。
【００２５】
このような正常な動作状態においては、状態保持レジスタ１からの状態データ「０」が第２のインバータ回路４により反転された状態データ「１」とリファレンスレジスタ３からのリファレンスデータ「１」とがＮＡＮＤ回路５及びＥＸ−ＯＲ回路６に各々入力され、このＮＡＮＤ回路５からは保持された状態データ「０」として出力されると共に、ＥＸ−ＯＲ回路６からはエラーフラグ「０」（エラーデータの発生なし。）が出力される。
【００２６】
また、前記状態保持レジスタ１に保持された状態データ「０」が「１」にデータ化けが生じ、又は前記リファレンスレジスタ３に保持されたリファレンスデータ「１」が「０」にデータ化けが生じた場合には、ＥＸ−ＯＲ回路６への入力データが共に同じデータ値となることから、エラーフラグ「１」（エラーデータの発生）が出力される。
【００２７】
さらに、前記状態保持レジスタ１及びリファレンスレジスタ３の双方においてデータ化けが生じた場合は、状態保持レジスタ１の第１の保持インバータ１３における入力閾値Ｖｔｈを低く且つ、第２の保持インバータ１４における入力閾値Ｖｔｈを高く設定すると共に、リファレンスレジスタ３の第１の保持インバータ３３における入力閾値Ｖｔｈを高く且つ、第２の保持インバータ３４における入力閾値Ｖｔｈを低く設定していることから以下の様にデータの記憶又は出力を実行する。
【００２８】
即ち、状態保持レジスタ１（又はリファレンスレジスタ３）に保持される状態データ（リファレンスデータ）の値は「０」もしくは「１」のデータを保持していて、データ化けが生じても最終的に必ず「０」を出力することとなる（又はリファレンスレジスタの場合は必ず「１」を出力することとなる）。
よって、同時にデータ化けが発生するのは、入力端子ＩＮから入力信号がデータ「１」として入力される場合のみであり、「０」として入力される場合は、状態保持レジスタ１及びリファレンスレジスタ３が同時にデータ化けを起こすことはないため、正常動作への復帰する可能性を大きく出来ることとなる。
【００２９】
これらの復帰動作は、図２の保持レジスタの動作波形、及び図３のリファレンスレジスタの動作波形に示すように動作する。この図２の状態保持レジスタ１の動作において、「１」のデータを保持する場合の波形図を示す（Ａ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「１」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のためＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了してノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させると（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）で入力信号とデータ保持インバータ１３とは、コントロールゲート１２がＯＦＦのために切り離され、データ「１」を保持することとなる。
【００３０】
上記データを保持している時に、回路の電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「０」、ノード３は「１」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「０」の確定データを出すようになる。
【００３１】
また、「０」のデータを保持する場合の波形図を示す図２（Ｂ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「０」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のためＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了し、ノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させる（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）では入力信号とデータ保持インバータ１３とはコントロールゲート１２がＯＦＦのために切り離され、データ「０」を保持することとなる。
【００３２】
上記データを保持している時に、回路の電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「０」、ノード３は「１」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「０」の確定データを出すようになる。以上の様に、ノイズが発生した場合、データ化けを起こすのは「１」のデータを保持した場合のみとなる。
【００３３】
図３のリファレンスレジスタの動作において、「１」のデータを保持する場合の波形図を示す（Ａ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「１」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のためＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了し、ノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させると（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）では入力信号とデータ保持インバータ１３とはコントロールゲート１２がＯＦＦのために切り離され、データ「１」を保持することとなる。
【００３４】
上記データを保持している時に、回路の電源電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「１」、ノード３は「０」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「１」の確定データを出すようになる。
【００３５】
また、「０」のデータを保持する場合の波形図を示す図３（Ｂ）について述べると、時刻Ｔ１から時刻Ｔ２の間に状態保持レジスタ１の入力信号が「０」の入力に変化した場合、入力を制御するコントロールゲート１２がデータ制御信号が「１」のため、ＯＮとなっているので、ノード２及びノード３も同時に変化を開始する。ノード２及びノード３の変化が終了し、ノードが安定した段階（時刻Ｔ３の状態）でデータ制御信号を「１」から「０」へと変化させると（時刻Ｔ３及び時刻Ｔ４の状態）、データ制御信号を「０」とした状態（時刻Ｔ４から時刻Ｔ５の間）では入力信号とデータ保持インバータ１３とはコントロールゲート１２がＯＦＦのために切り離され、データ「０」を保持することとなる。
【００３６】
上記データを保持している時に、回路の電源Ｖｃｃにノイズが発生（時刻Ｔ５から時刻Ｔ７の間）するとノード１、ノード２及びノード３が不定となるため、状態保持レジスタ１の出力も不定となる（時刻Ｔ６の状態）。その後、電源Ｖｃｃのノイズがなくなると（時刻Ｔ７の状態）、ノード１は「１」に復帰し、各保持インバータ１３と１４、保持インバータ３３と３４の入力閾値Ｖｔｈを変えているため、必ずノード２は「１」、ノード３は「０」となる。その後、ノード２及びノード３が確定したため、時刻Ｔ８の段階で出力は「１」の確定データを出すようになる。以上の様に、ノイズが発生した場合、データ化けを起こすのは「０」のデータを保持した場合のみとなる。
これにより、状態保持レジスタ及びリファレンスレジスタが同時にデータ化けを起こし、エラーフラグが発生しない場合の状態を半分にする事が可能となる。
【００３７】
（本発明の第２の実施形態）
図４は、本発明の第２の実施形態に係るレジスタ回路の回路構成図を示す。同図において本実施形態に係るレジスタ回路は、前記図１に記載の第１の実施形態と同様に、インバータ回路２、第２のインバータ回路４、ＮＡＮＤ回路５及びＥＸ−ＯＲ回路６を備え、この構成に加え、状態保持レジスタ１ａ（図１の状態保持レジスタ１に相当）及びリファレンスレジスタ３ａ（図１のリファレンスレジスタ３に相当）を異にする構成である。
【００３８】
前記状態保持レジスタ１ａは、前記図１記載の状態保持レジスタ１と同様に入力インバータ１１ａ（図１の１１に相当）、コントロールゲート１２ａ（図１のコントロールゲート１２に相当）及び出力インバータ１５ａ（図１の出力インバータ１５に相当）を備え、第１の保持インバータ１３（図１の第１の保持インバータ１３に相当）が相補的に動作する１つのＰチャンネルＭＯＳ型ＦＥＴ及び２つのＮチャンネルＭＯＳ型ＦＥＴを直列接続して形成され、第２の保持インバータ１４ａ（図１の第２の保持インバータ１４に相当）が相補的に動作する２つのＰチャンネルＭＯＳ型ＦＥＴ及び１つのＮチャンネルＭＯＳ型ＦＥＴとが直列接続して形成される構成である。
【００３９】
前記構成に基づく第２の実施形態に係るレジスタ回路は、前記第１の実施形態と同様に状態保持レジスタ１ａとリファレンスレジスタ３ａとがＰチャンネル・Ｎチャンネルの各ＭＯＳ型ＦＥＴの接続個数を異ならせて入力閾値Ｖｔｈを異なる値に設定しているので、同時にデータ化けが発生するのは、入力端子ＩＮから入力信号がデータ「０」として入力される場合のみであり、「１」として入力される場合は、保持レジスタ及びリファレンスレジスタが同時にデータ化けを起こすことはないため、正常動作への復帰する可能性を大きく出来ることとなる。
【００４０】
（本発明の他の実施形態）
図５は、本発明の他の実施形態に係るレジスタ回路の回路構成図を示す。同図において本実施形態に係るレジスタ回路は、前記図６に記載の従来のレジスタ回路と同様に、インバータ回路２（図６のインバータ回路２００に相当）、リファレンスレジスタ３ｂ（図６のリファレンスレジスタ３００に相当）、第２のインバータ回路４（図６の第２のインバータ回路４００に相当）、ＮＡＮＤ回路５（図６のＮＡＮＤ回路５００に相当）及びＥＸ−ＯＲ回路６（図６のＥＸ−ＯＲ回路６００に相当）を備え、前記状態保持レジスタ１ｂがコントロールゲート１２ｂ及び第２の保持インバータ１４ｂを接続するノード２を電源Ｖｃｃとの間にコンデンサＣ１１を接続すると共に第１の保持インバータ１３ｂ及び出力インバータ１５ｂ接続するノード３と接地ＧＮＤとの間にコンデンサＣ１２を接続して形成され、また、前記リファレンスレジスタ３ｂがコントロールゲート３２ｂ及び第２の保持インバータ３４ｂを接続するノード２を電源Ｖｃｃとの間にコンデンサＣ３１を接続すると共に、第１の保持インバータ３３ｂ及び出力インバータ３５ｂを接続するノード３と接地ＧＮＤとの間にコンデンサＣ３２を接続して形成される構成である。
【００４１】
【発明の効果】
本発明においては、入力データを状態データとして保持する状態保持レジスタとこの状態保持レジスタから出力される状態データの極性を反転した反転入力データを保持するリファレンスレジスタとが入力閾値を各々異なる値に設定されることから、電源瞬断等の電圧変動が生じた場合にもいずれか一方のみのデータ化けに止めてデータエラーの検出頻度を高めることができることとなり、正常動作へ復帰する可能性を大きくできるという効果を奏する。
【００４２】
また、本発明においては、状態保持レジスタとリファレンスレジスタの各入力閾値を接地との間に容量素子を介して異なる値に設定しているので、容量素子の容量値に対応した入力閾値を正確に設定できるという効果を有する。
【００４３】
また、本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＰチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を低く設定しているので、トランジスタのオン抵抗に相当する低い値に入力閾値を正確に設定できるという効果を有する。
【００４４】
また、本発明においては、Ｃ−ＭＯＳ型ＦＥＴで状態保持レジスタ又はリファレンスレジスタを形成し、このＣ−ＭＯＳ型ＦＥＴのＮチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を高く設定しているので、トランジスタのオフ抵抗に相当する高い値に入力閾値を正確に設定できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレジスタ回路の回路構成図である。
【図２】図１記載のレジスタ回路における動作タイミングチャートである。
【図３】図１記載のレジスタ回路における動作タイミングチャートである。
【図４】本発明の第２の実施形態に係るレジスタ回路の回路構成図を示す。
【図５】本発明の他の実施形態に係るレジスタ回路の回路構成図を示す。
【図６】従来のレジスタ回路の回路構成図である。
【図７】従来のレジスタ回路の状態保持レジスタ及びリファレンスレジスタにデータ化けが生じた場合のエラーデータ検出態様図である。
【図８】従来のレジスタ回路のエラーデータ検出動作タイミングチャートである。
【符号の説明】
１、１ａ、１ｂ、１００ 状態保持レジスタ
２、４、２００、４００ インバータ回路
３、３ａ、３ｂ、３００ リファレンスレジスタ
５、５００ ＮＡＮＤ回路
６、６００ ＥＸ−ＯＲ回路
１１、１１ａ、３１、３１ａ、３１ｂ 入力インバータ
１２、１２ａ、１２ｂ、３２、３２ａ、３２ｂ コントロールゲート
１３、１３ａ、１３ｂ、１４、１４ａ、１４ｂ、３３、３３ａ、３４、３４ａ、 ３４ｂ 保持インバータ
１５、１５ａ、１５ｂ、３５、３５ａ、３５ｂ 出力インバータ
Ｃ１１、Ｃ１２、Ｃ３１、Ｃ３２ コンデンサ
Claims (4)
- 入力データを保持する状態保持レジスタと、前記入力データの極性を反転させる第１のインバータ回路と、当該第１のインバータ回路から出力される反転入力データを保持するリファレンスレジスタと、前記状態保持レジスタから出力される状態データの極性を反転させる第２のインバータ回路と、当該第２のインバータ回路から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて出力データを出力する第１の論理回路と、前記第２のインバータ回路から出力される反転状態データ及び前記リファレンスレジスタから出力される反転入力データとの論理条件に基づいて前記出力データの適否を判断する第２の論理回路とを備え、
前記状態保持レジスタとリファレンスレジスタとの入力閾値を異なる値に設定したことを
特徴とするレジスタ回路。 - 前記請求項１に記載のレジスタ回路において、
前記状態保持レジスタ又はリファレンスレジスタが接地との間で容量素子を介して入力閾値の値を異なる値に設定したことを
特徴とするレジスタ回路。 - 前記請求項１又は２に記載のレジスタ回路において、
前記状態保持レジスタ又はリファレンスレジスタがＣ−ＭＯＳ型ＦＥＴで形成され、当該Ｃ−ＭＯＳ型ＦＥＴのＰチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を低く設定することを
特徴とするレジスタ回路。 - 前記請求項１ないし３のいずれかに記載のレジスタ回路において、
前記状態保持レジスタ又はリファレンスレジスタがＣ−ＭＯＳ型ＦＥＴで形成され、当該Ｃ−ＭＯＳ型ＦＥＴのＮチャンネルＭＯＳ型ＦＥＴを複数に直列接続して入力閾値の値を高く設定することを
特徴とするレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002161562A JP3992543B2 (ja) | 2002-06-03 | 2002-06-03 | レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002161562A JP3992543B2 (ja) | 2002-06-03 | 2002-06-03 | レジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004013196A true JP2004013196A (ja) | 2004-01-15 |
| JP3992543B2 JP3992543B2 (ja) | 2007-10-17 |
Family
ID=30430594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002161562A Expired - Fee Related JP3992543B2 (ja) | 2002-06-03 | 2002-06-03 | レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3992543B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7559013B2 (en) | 2005-01-17 | 2009-07-07 | Fujitsu Ten Limited | Error detecting device, error detection method and control system |
| JP2010073083A (ja) * | 2008-09-22 | 2010-04-02 | Denso Corp | フォルト検出回路 |
-
2002
- 2002-06-03 JP JP2002161562A patent/JP3992543B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7559013B2 (en) | 2005-01-17 | 2009-07-07 | Fujitsu Ten Limited | Error detecting device, error detection method and control system |
| JP2010073083A (ja) * | 2008-09-22 | 2010-04-02 | Denso Corp | フォルト検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3992543B2 (ja) | 2007-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6172546B1 (en) | Method and apparatus to monitor a characteristic associated with an electronic device | |
| US6323704B1 (en) | Multiple voltage compatible I/O buffer | |
| US7649393B2 (en) | Semiconductor integrated circuit having active and sleep modes and non-retention flip-flop that is initialized when switching from sleep mode to active mode | |
| US20070226560A1 (en) | Electronic circuit and integrated circuit including scan testing circuit, and power consumption reducing method used for integrated circuit | |
| KR19980024088A (ko) | 논리 회로 및 데이타 처리 시스템 | |
| US7205810B1 (en) | Skew tolerant phase shift driver with controlled reset pulse width | |
| KR100991386B1 (ko) | 배타적 논리합 회로 | |
| US6307412B1 (en) | Clock monitor circuit and synchronous semiconductor memory device utilizing the circuit | |
| JP2004013196A (ja) | レジスタ回路 | |
| KR100486261B1 (ko) | 스큐가 없는 듀얼 레일 버스 드라이버 | |
| US6069498A (en) | Clock generator for CMOS circuits with dynamic registers | |
| US6879186B2 (en) | Pseudo-dynamic latch deracer | |
| JP2004364031A (ja) | 半導体集積回路 | |
| WO2022032526A1 (zh) | 监测传感器及芯片 | |
| JP2006140928A (ja) | 半導体装置 | |
| US6134686A (en) | Technique to detect drive strength of input pin | |
| KR100609484B1 (ko) | 저전력 소모의 플립플롭 | |
| KR100316520B1 (ko) | 오동작방지장치를내장한마이크로콘트롤러 | |
| JP4440214B2 (ja) | 半導体装置 | |
| JP3896957B2 (ja) | レベルシフト回路 | |
| JP2540765B2 (ja) | 誤動作防止テスト回路 | |
| US6759877B1 (en) | Dynamic circuitry with on-chip temperature-controlled keeper device | |
| JPH08233914A (ja) | マイクロコントローラのテスト回路 | |
| JP2004208108A (ja) | 集積回路 | |
| JP3565257B2 (ja) | フリップフロップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070604 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070724 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |