CN107294523B - 一种24进制减法计数电路及芯片 - Google Patents

Abstract

本发明适用于集成电路技术领域，提供了一种24进制减法计数电路及芯片。本发明中，24进制减法计数电路通过采用成本较低的反相模块和分频计数模块代替微控制器，对输入的脉冲信号进行反相并生成反相脉冲信号，并根据脉冲信号和反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果。该24进制减法计数电路通过反相模块和分频计数模块实现，成本低。

Description

一种24进制减法计数电路及芯片

技术领域

本发明属于集成电路技术领域，尤其涉及一种24进制减法计数电路及芯片。

背景技术

目前电子表中的24进制减法计数功能通常通过微控制器来实现，然而微控制器的成本较高，因此，电子表中的24进制减法计数模块的成本也较高。

因此，现有电子表中的24进制减法计数模块因由微控制器实现而存在成本高的问题。

发明内容

本发明的目的在于提供一种24进制减法计数电路及芯片，旨在解决现有电子表中的24进制减法计数模块因由微控制器实现而存在成本高的问题。

本发明是这样实现的，一种24进制减法计数电路，所述24进制减法计数电路的输入端接收脉冲信号，所述24进制减法计数电路包括：

反相模块，用于将所述脉冲信号进行反相并生成反相脉冲信号；

分频计数模块，用于根据所述脉冲信号和所述反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果；所述分频计数模块的同相输入端和反相输入端分别与所述反相模块的输出端和输入端相连接。

本发明的另一目的还在于提供一种包括上述24进制减法计数电路的芯片。

本发明中，24进制减法计数电路通过采用成本较低的反相模块和分频计数模块代替微控制器，对输入的脉冲信号进行反相并生成反相脉冲信号，并根据脉冲信号和反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果。该24进制减法计数电路通过反相模块和分频计数模块实现，成本低。

附图说明

图1是本发明实施例提供的24进制减法计数电路的结构图；

图2是本发明另一实施例提供的24进制减法计数电路的结构图；

图3是本发明实施例提供的24进制减法计数电路中分频计数模块的示例电路图；

图4是本发明实施例提供的24进制减法计数电路的输入信号和输出信号的波形图；

图5是本发明实施例提供的分频计数模块中第一二分频单元的示例电路图；

图6是本发明实施例提供的分频计数模块中第一D输入二分频单元的示例电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1示出了本发明实施例提供的24进制减法计数电路的结构，为了便于说明，仅示出了与本发明相关的部分，详述如下：

作为本发明一优选实施例，24进制减法计数电路的输入端接收脉冲信号，24进制减法计数电路包括反相模块100和分频计数模块200。

反相模块100用于将脉冲信号进行反相并生成反相脉冲信号。

具体的，反相模块100为反相器。

分频计数模块200用于根据脉冲信号和反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果；分频计数模块200的同相输入端和反相输入端分别与反相模块100的输出端和输入端相连接。

具体的，分频计数模块200从数值23开始进行减计数，分频计数模块200每接收到脉冲信号中的一个脉冲，便执行一次减一计数，直到减计数结果为数值0后，再次从数值23开始进行减计数，如此循环减计数。从数值23开始，依次减一计数，直至减计数结果为数值0，逐次减一计数期间对应的二进制编码的减计数结果为：数值23、数值22、数值21、数值20、数值19、数值18、数值17、数值16、数值15、数值14、数值13、数值12、数值11、数值10、数值9、数值8、数值7、数值6、数值5、数值4、数值3、数值2、数值1及数值0对应的二进制编码减计数结果依次为100011、100010、100001、100000、011001、011000、010111、010110、010101、010100、010011、010010、010001、010000、001001、001000、000111、000110、000101、000100、000011、000010、000001、000000。

具体的，分频计数模块200的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端及第六输出端为24进制减法计数电路的输出端，二进制编码的减计数结果中的六位数值分别通过分频计数模块200的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端及第六输出端输出。进一步具体的，二进制编码的减计数结果中的第六位数值、第五位数值、第四位数值、第三位数值、第二位数值及第一位数值分别通过分频计数模块200的第六输出端、第五输出端、第四输出端、第三输出端、第二输出端及第一输出端输出，其中，第六位数值和第五位数值与减计数结果数值的十位数值相对应，第四位数值、第三位数值、第二位数值及第一位数值与减计数结果数值的个位数值相对应，例如，若减计数结果为21，二进制编码的减计数结果的第六位数值和第五位数值分别为1和0，其所对应的十进制数值为2，即为减计数结果数值的十位数值；二进制编码的减计数结果的第四位数值、第三位数值、第二位数值及第一位数值分别为0、0、0、1，其所对应的十进制数值为1，即为减计数结果数值的个位数值。

图2示出了本发明另一实施例提供的24进制减法计数电路的结构，分频计数模块200的复位端接收复位信号，分频计数模块200根据复位信号进行复位。

图3示出了本发明实施例提供的24进制减法计数电路中分频计数模块200的示例电路，为了便于说明，仅示出了与本发明相关的部分，详述如下：

分频计数模块200包括第一二分频单元U1、第二二分频单元U3、第一D输入二分频单元U2、第二D输入二分频单元U4、第三D输入二分频单元U5、第四D输入二分频单元U6、第一或非门F1、第二或非门F2、第三或非门F3、第四或非门F4、第五或非门F5、第六或非门F6、第七或非门F7、第八或非门F8、第九或非门F9、第一反相器G1、第二反相器G2、第三反相器G3、第四反相器G4及数据选择器U7。

第一二分频单元U1的时钟端CK1和反相时钟端CKB1分别为分频计数模块200的同相输入端和反相输入端，第一二分频单元U1的复位端R1、第二二分频单元U3的复位端R3、第一D输入二分频单元U2的复位端R2、第二D输入二分频单元U4的复位端R4、第三D输入二分频单元U5的复位端R5及第四D输入二分频单元U6的复位端R6共接形成分频计数模块200的复位端，第一二分频单元U1的输出端Q1和第一D输入二分频单元U2的时钟端CK2共接于第二D输入二分频单元U4的时钟端CK4，第一二分频单元U1的反相输出端QB1和第一D输入二分频单元U2的反相时钟端CKB2共接于第二D输入二分频单元U4的反相时钟端CKB4，第一D输入二分频单元U2的反相输出端QB2、第一或非门F1的输出端及第四D输入二分频单元U6的输出端Q6分别与第二或非门F2的第一输入端、第二输入端及第三输入端相连接，第二或非门F2的输出端与第一反相器G1的输入端共接于第二二分频单元U3的反相时钟端CKB3，第一反相器G1的输出端与第二二分频单元U3的时钟端CK3相连接，第一二分频单元U1的输出端Q1、第二二分频单元U3的输出端Q3、第一D输入二分频单元U2的输出端Q2、第二D输入二分频单元U4的输出端Q4、第三D输入二分频单元U5的输出端Q5及第四D输入二分频单元U6的输出端Q6分别与第三或非门F3的第一输入端、第二输入端、第三输入端、第四输入端、第五输入端及第六输入端相连接，第一D输入二分频单元U2的输出端Q2和第二二分频单元U3的反相输出端QB3分别与第四或非门F4的第一输入端和第二输入端相连接，第三或非门F3的输出端、第四或非门F4的输出端及第二D输入二分频单元U4的输出端Q4分别与第五或非门F5的第一输入端、第二输入端及第三输入端相连接，第五或非门F5的输出端与第二反相器G2的输入端相连接，第二反相器G2的输出端与第一D输入二分频单元U2的输入端D7相连接，第三或非门F3的输出端、第一D输入二分频单元U2的输出端Q2、第二二分频单元U3的输出端Q3及第二D输入二分频单元U4的输出端Q4分别与第六或非门F6的第一输入端、第二输入端、第三输入端及第四输入端相连接，第六或非门F6的输出端与第二D输入二分频单元U4的输入端D8相连接，第一二分频单元U1的输出端Q1、第一D输入二分频单元U2的反相输出端QB2及第四D输入二分频单元U6的反相输出端QB6分别与第七或非门F7的第一输入端、第二输入端及第三输入端相连接，第七或非门F7的输出端和第八或非门F8的输出端分别与第一或非门F1的第一输入端和第二输入端相连接，第一或非门F1的输出端、第三或非门F3的输出端及第一二分频单元U1的复位端R1分别与第八或非门F8的第一输入端、第二输入端及第三输入端相连接，第八或非门F8的输出端与数据选择器U7的控制端CON相连接，第三或非门F3的输出端与第三反相器G3的输入端相连接，第三反相器G3的输出端和第二D输入二分频单元U4的输出端Q4分别与数据选择器U7的第一数据输入端DAT1相连接和第二数据输入端DAT2相连接，数据选择器U7的输出端OUT、第四反相器G4的输入端及第三D输入二分频单元U5的时钟端CK5共接于第四D输入二分频单元U6的时钟端CK6，第四反相器G4的输出端与第三D输入二分频单元U5的反相时钟端CKB5共接于第四D输入二分频单元U6的反相时钟端CKB6，第四D输入二分频单元U6的输出端Q6与第三D输入二分频单元U5的输入端D9共接于第九或非门F9的第一输入端，第三D输入二分频单元U5的输出端Q5与第九或非门F9的输出端第二输入端相连接，第九或非门F9的输出端与第四D输入二分频单元U6的输入端D10相连接。

具体的，第二二分频单元U3的电路结构与第一二分频单元U1的电路结构相同。第二D输入二分频单元U4、第三D输入二分频单元U5及第四D输入二分频单元U6的电路结构均与第一D输入二分频单元U2的电路结构相同。

具体的，当数据选择器U7的控制端CON为高电平时，数据选择器U7的第二数据输入端DAT2被选通，第二数据输入端DAT2所输入的数据由数据选择器U7的输出端输出；当数据选择器U7的控制端CON为低电平时，数据选择器U7的第一数据输入端DAT1被选通，第一数据输入端DAT1所输入的数据由数据选择器U7的输出端输出。

具体的，24进制减法计数电路的输入端所输入的脉冲信号H1、第一二分频单元U1的输出信号Q1、第一D输入二分频单元U2的输出信号Q2、第二二分频单元U3的输出信号Q3、第二D输入二分频单元U4的输出信号Q4、第三D输入二分频单元U5的输出信号Q5及第四D输入二分频单元U6的输出信号Q6的波形如图4所示。其中，高电平代表二进制编码1，低电平代表二进制编码0，V1至V2段内波形代表一个减计数周期内的二进制编码的减计数结果，即从数值23减计数至数值0期间的二进制编码的减计数结果。

图5示出了本发明实施例提供的24进制减法计数电路的分频计数模块200中第一二分频单元U1的示例电路，为了便于说明，仅示出了与本发明相关的部分，详述如下：

第一二分频单元U1包括第一CMOS管M1、第二CMOS管M2、第三CMOS管M3、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第五反相器G5、第六反相器G6及第十或非门F10。

第十或非门F10的输出端与第六反相器G6的输入端共接形成第一二分频单元U1的输出端，第一CMOS管M1的源极S1、第三CMOS管M3的漏极D3及第六反相器G6的输出端共接形成第一二分频单元U1的反相输出端QB1，第一CMOS管M1的正极P1、第二CMOS管M2的负极N2、第三CMOS管M3的正极P3及第三NMOS管NM3的栅极共接形成第一二分频单元U1的时钟端CK1，第一CMOS管M1的负极N1、第二CMOS管M2的正极P2、第三CMOS管M3的负极N3及第二PMOS管PM2的栅极共接形成第一二分频单元U1的反相时钟端CKB1，第一PMOS管PM1的栅极、第一NMOS管NM1的栅极及第十或非门F10的第一输入端共接形成第一二分频单元U1的复位端R1，第一CMOS管M1的漏极D1、第五反相器G5的输入端、第一NMOS管NM1的漏极及第二NMOS管NM2的漏极共接于第三PMOS管PM3的源极，第五反相器G5的输出端、第二CMOS管M2的源极S2及第三PMOS管PM3的栅极共接于第二NMOS管NM2的栅极，第二CMOS管M2的漏极D2与第三CMOS管M3的源极S3共接于第十或非门F10的第二输入端，第一PMOS管PM1的源极与第二PMOS管PM2的漏极相连接，第二PMOS管PM2的源极与第三PMOS管PM3的漏极相连接，第一NMOS管NM1的源极与第二NMOS管NM2的源极共接于第三NMOS管NM3的漏极，第一PMOS管PM1的漏极与电源相连接，第三NMOS管NM3的源极与电源地相连接。

具体的，第一二分频单元U1的输出端Q1输出信号的频率为第一二分频单元U1的时钟端CK1输入信号的频率的一半。

图6示出了本发明实施例提供的24进制减法计数电路的分频计数模块200中第一D输入二分频单元U2的示例电路，为了便于说明，仅示出了与本发明相关的部分，详述如下：

第一D输入二分频单元U2包括第四CMOS管M4、第五CMOS管M5、第六CMOS管M6、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七反相器G7、第八反相器G8及第十一或非门F11。

第四CMOS管M4的源极S4为第一D输入二分频单元U2的输入端D1，第十一或非门F11的输出端与第八反相器G8的输入端共接形成第一D输入二分频单元U2的输出端Q2，第八反相器G8的输出端与第六CMOS管M6的漏极D6共接形成第一D输入二分频单元U2的反相输出端QB2，第四CMOS管M4的正极P4、第五CMOS管M5的负极N5、第六CMOS管M6的正极P6及第六NMOS管NM6的栅极共接形成第一D输入二分频单元U2的时钟端CK2，第四CMOS管M4的负极N4、第五CMOS管M5的正极P5、第六CMOS管M6的负极N6及第五PMOS管PM5的栅极共接形成第一D输入二分频单元U2的反相时钟端CKB2，第四PMOS管PM4的栅极、第四NMOS管NM4的栅极及第十一或非门F11的第一输入端共接形成第一D输入二分频单元U2的复位端R2，第四CMOS管M4的漏极D4、第七反相器G7的输入端、第四NMOS管NM4的漏极及第五NMOS管NM5的漏极共接于第六PMOS管PM6的源极，第七反相器G7的输出端、第五CMOS管M5的源极S5及第六PMOS管PM6的栅极共接于第五NMOS管NM5的栅极，第四PMOS管PM4的源极与第五PMOS管PM5的漏极相连接，第五PMOS管PM5的源极与第六PMOS管PM6的漏极相连接，第四NMOS管NM4的源极与第五NMOS管NM5的源极共接于第六NMOS管NM6的漏极，第四PMOS管PM4的漏极与电源相连接，第六NMOS管NM6的源极与电源地相连接。

基于上述24进制减法计数电路在芯片中的应用优势，本发明还提供了一种包括上述24进制减法计数电路的芯片。

本发明实施例中，24进制减法计数电路通过采用成本较低的反相模块和分频计数模块代替微控制器，对输入的脉冲信号进行反相并生成反相脉冲信号，并根据脉冲信号和反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果。该24进制减法计数电路通过反相模块和分频计数模块实现，成本低。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种24进制减法计数电路，所述24进制减法计数电路的输入端接收脉冲信号，其特征在于，所述24进制减法计数电路包括：

反相模块，用于将所述脉冲信号进行反相并生成反相脉冲信号；

分频计数模块，用于根据所述脉冲信号和所述反相脉冲信号执行从数值23至数值0的循环减计数，并输出相应的二进制编码的减计数结果；所述分频计数模块的同相输入端和反相输入端分别与所述反相模块的输出端和输入端相连接；

所述分频计数模块的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端及第六输出端为所述24进制减法计数电路的输出端，所述二进制编码的减计数结果中的六位数值分别通过所述分频计数模块的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端及第六输出端输出；

所述分频计数模块包括第一二分频单元、第二二分频单元、第一D输入二分频单元、第二D输入二分频单元、第三D输入二分频单元、第四D输入二分频单元、第一或非门、第二或非门、第三或非门、第四或非门、第五或非门、第六或非门、第七或非门、第八或非门、第九或非门、第一反相器、第二反相器、第三反相器、第四反相器及数据选择器；

所述第一二分频单元的时钟端和反相时钟端分别为所述分频计数模块的同相输入端和反相输入端，所述第一二分频单元的复位端、所述第二二分频单元的复位端、所述第一D输入二分频单元的复位端、所述第二D输入二分频单元的复位端、所述第三D输入二分频单元的复位端及所述第四D输入二分频单元的复位端共接形成所述分频计数模块的复位端，所述第一二分频单元的输出端和所述第一D输入二分频单元的时钟端共接于所述第二D输入二分频单元的时钟端，所述第一二分频单元的反相输出端和所述第一D输入二分频单元的反相时钟端共接于所述第二D输入二分频单元的反相时钟端，所述第一D输入二分频单元的反相输出端、所述第一或非门的输出端及所述第四D输入二分频单元的输出端分别与所述第二或非门的第一输入端、第二输入端及第三输入端相连接，所述第二或非门的输出端与所述第一反相器的输入端共接于所述第二二分频单元的反相时钟端，所述第一反相器的输出端与所述第二二分频单元的时钟端相连接，所述第一二分频单元的输出端、所述第二二分频单元的输出端、所述第一D输入二分频单元的输出端、所述第二D输入二分频单元的输出端、所述第三D输入二分频单元的输出端及所述第四D输入二分频单元的输出端分别与所述第三或非门的第一输入端、第二输入端、第三输入端、第四输入端、第五输入端及第六输入端相连接，所述第一D输入二分频单元的输出端和所述第二二分频单元的反相输出端分别与所述第四或非门的第一输入端和第二输入端相连接，所述第三或非门的输出端、所述第四或非门的输出端及所述第二D输入二分频单元的输出端分别与所述第五或非门的第一输入端、第二输入端及第三输入端相连接，所述第五或非门的输出端与所述第二反相器的输入端相连接，所述第二反相器的输出端与所述第一D输入二分频单元的输入端相连接，所述第三或非门的输出端、所述第一D输入二分频单元的输出端、所述第二二分频单元的输出端及所述第二D输入二分频单元的输出端分别与所述第六或非门的第一输入端、第二输入端、第三输入端及第四输入端相连接，所述第六或非门的输出端与所述第二D输入二分频单元的输入端相连接，所述第一二分频单元的输出端、所述第一D输入二分频单元的反相输出端及所述第四D输入二分频单元的反相输出端分别与所述第七或非门的第一输入端、第二输入端及第三输入端相连接，所述第七或非门的输出端和所述第八或非门的输出端分别与所述第一或非门的第一输入端和第二输入端相连接，所述第一或非门的输出端、所述第三或非门的输出端及所述第一二分频单元的复位端分别与所述第八或非门的第一输入端、第二输入端及第三输入端相连接，所述第八或非门的输出端与所述数据选择器的控制端相连接，所述第三或非门的输出端与所述第三反相器的输入端相连接，所述第三反相器的输出端和所述第二D输入二分频单元的输出端分别与所述数据选择器的第一数据输入端相连接和第二数据输入端相连接，所述数据选择器的输出端、所述第四反相器的输入端及所述第三D输入二分频单元的时钟端共接于所述第四D输入二分频单元的时钟端，所述第四反相器的输出端与所述第三D输入二分频单元的反相时钟端共接于所述第四D输入二分频单元的反相时钟端，所述第四D输入二分频单元的输出端与所述第三D输入二分频单元的输入端共接于所述第九或非门的第一输入端，所述第三D输入二分频单元的输出端与所述第九或非门的输出端第二输入端相连接，所述第九或非门的输出端与所述第四D输入二分频单元的输入端相连接；

所述第一二分频单元包括第一CMOS管、第二CMOS管、第三CMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第五反相器、第六反相器及第十或非门；

所述第十或非门的输出端与所述第六反相器的输入端共接形成所述第一二分频单元的输出端，所述第一CMOS管的源极、所述第三CMOS管的漏极及所述第六反相器的输出端共接形成所述第一二分频单元的反相输出端，所述第一CMOS管的正极、所述第二CMOS管的负极、所述第三CMOS管的正极及所述第三NMOS管的栅极共接形成所述第一二分频单元的时钟端，所述第一CMOS管的负极、所述第二CMOS管的正极、所述第三CMOS管的负极及所述第二PMOS管的栅极共接形成所述第一二分频单元的反相时钟端，所述第一PMOS管的栅极、所述第一NMOS管的栅极及所述第十或非门的第一输入端共接形成所述第一二分频单元的复位端，所述第一CMOS管的漏极、所述第五反相器的输入端、所述第一NMOS管的漏极及所述第二NMOS管的漏极共接于所述第三PMOS管的源极，所述第五反相器的输出端、所述第二CMOS管的源极及所述第三PMOS管的栅极共接于所述第二NMOS管的栅极，所述第二CMOS管的漏极与所述第三CMOS管的源极共接于所述第十或非门的第二输入端，所述第一PMOS管的源极与所述第二PMOS管的漏极相连接，所述第二PMOS管的源极与所述第三PMOS管的漏极相连接，所述第一NMOS管的源极与所述第二NMOS管的源极共接于所述第三NMOS管的漏极，所述第一PMOS管的漏极与电源相连接，所述第三NMOS管的源极与电源地相连接；

所述第一D输入二分频单元包括第四CMOS管、第五CMOS管、第六CMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七反相器、第八反相器及第十一或非门；

所述第四CMOS管的源极为所述第一D输入二分频单元的输入端，所述第十一或非门的输出端与所述第八反相器的输入端共接形成所述第一D输入二分频单元的输出端，所述第八反相器的输出端与所述第六CMOS管的漏极共接形成所述第一D输入二分频单元的反相输出端，所述第四CMOS管的正极、所述第五CMOS管的负极、所述第六CMOS管的正极及所述第六NMOS管的栅极共接形成所述第一D输入二分频单元的时钟端，所述第四CMOS管的负极、所述第五CMOS管的正极、所述第六CMOS管的负极及所述第五PMOS管的栅极共接形成所述第一D输入二分频单元的反相时钟端，所述第四PMOS管的栅极、所述第四NMOS管的栅极及所述第十一或非门的第一输入端共接形成所述第一D输入二分频单元的复位端，所述第四CMOS管的漏极、所述第七反相器的输入端、所述第四NMOS管的漏极及所述第五NMOS管的漏极共接于所述第六PMOS管的源极，所述第七反相器的输出端、所述第五CMOS管的源极及所述第六PMOS管的栅极共接于所述第五NMOS管的栅极，所述第四PMOS管的源极与所述第五PMOS管的漏极相连接，所述第五PMOS管的源极与所述第六PMOS管的漏极相连接，所述第四NMOS管的源极与所述第五NMOS管的源极共接于所述第六NMOS管的漏极，所述第四PMOS管的漏极与电源相连接，所述第六NMOS管的源极与电源地相连接。

2.如权利要求1所述的24进制减法计数电路，其特征在于，所述分频计数模块的复位端接收复位信号，所述分频计数模块根据所述复位信号进行复位。

3.如权利要求1所述的24进制减法计数电路，其特征在于，所述反相模块为反相器。

4.一种芯片，其特征在于，所述芯片包括权利要求1至3任一项所述的24进制减法计数电路。