WO2018190401A1 - 数値化装置 - Google Patents

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渡辺　高元
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株式会社デンソー
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/12—Analogue/digital converters

Definitions

  • This disclosure relates to a technique for outputting analog information as a digital value.
  • a pulse signal is transmitted at a speed corresponding to the delay time of each delay unit in a pulse delay circuit formed by connecting a plurality of delay units composed of various gate circuits in a ring shape.
  • An A / D converter that outputs analog information as a digital value by counting the number of delay units that have been circulated and the pulse signal has passed is disclosed.
  • the number of pulse delay circuits is 2 to the nth power, so that when the number of pulse delay circuits is an odd number, the phase difference of the pulse signal is encoded into a binary digital signal. So-called code loss that occurs in the process of conversion.
  • Patent Document 1 can suppress code loss, an extra NAND circuit and bypass line are required to invert pulses within an even number of delay units.
  • the technique of Patent Document 1 has a precision in outputting analog information as a digital value due to a difference in delay time in each delay unit or a parasitic capacitance. The problem of decreasing was found.
  • One aspect of the present disclosure is to provide a technique for improving accuracy when outputting analog information as a digital value while suppressing missing codes in a technique for outputting analog information as a digital value.
  • a digitizing apparatus includes a first pulse delay unit, a second pulse delay unit, and an addition output unit.
  • the first pulse delay unit includes a plurality of delay units connected in series by (2 to the power of 2 ⁇ (2m ⁇ 1)), and outputs a signal corresponding to the number of pulse signals that have passed through the plurality of delay units. Configured to do.
  • the second pulse delay unit includes a plurality of delay units connected in series by (2 to the power of 2 + (2m-1)), and outputs a signal corresponding to the number of pulse signals that have passed through the plurality of delay units. Configured to do.
  • n and m are natural numbers, and n ⁇ m.
  • the addition output unit is configured to output an addition value obtained by adding the numerical value based on the output from the first pulse delay unit and the numerical value based on the output from the second pulse delay unit as a digital value.
  • a digital value is generated by adding these outputs using a pulse delay unit in which the number of delay units is set to (2 n +/ ⁇ (2m ⁇ 1)). Therefore, even if code loss or code increase occurs in each delay unit, code loss and code increase can be offset by adding them. Therefore, in the technique of outputting analog information as a digital value, it is possible to improve the accuracy when outputting analog information as a digital value while suppressing missing code.
  • the A / D converter 1 shown in FIG. 1 is a device configured to output preset analog information as a digital value.
  • the A / D converter 1 of this embodiment functions as an A / D converter that outputs a digital value corresponding to the potential of an analog input signal, that is, an analog / digital converter.
  • the A / D converter 1 illustrated in FIG. 1 includes a first TAD 10, a second TAD 20, and an addition output unit 40.
  • the first TAD 10 and the second TAD 20 can receive the power supply voltage VBB, the ground voltage GND, the pulse signal PA, the clock CKs, and the analog signal VIN.
  • the first TAD 10 and the second TAD 20 have a function as a well-known A / D converter that outputs an A / D conversion value.
  • the A / D conversion value represents a digital value corresponding to the voltage of the input analog signal, and in this embodiment represents numerical data DTc1 and DTc2. These numerical data DTc1 and DTc2 are input to the addition output unit 40.
  • the addition output unit 40 calculates the sum of the numerical data DTc1 and the numerical data DTc2, that is, (DTc1 + DTc2), and outputs the result as A / D conversion data DT of the analog input signal Vin.
  • the first TAD 10 and the second TAD 20 include ring-shaped pulse delay circuits 11 and 21 and encoding circuits 15 and 25.
  • the ring-shaped pulse delay circuits 11 and 21 include a plurality of delay units, and the plurality of delay units constitute a pulse delay circuit and function as a time A / D conversion circuit.
  • the ring-shaped pulse delay circuits 11 and 21 include, as a plurality of delay units, one NAND circuit NAND12 that operates by receiving a pulse signal PA at one input terminal, and a large number, but an even number of inverters INV13 as inverting circuits. With. These delay units are connected in a ring shape to form a ring delay line.
  • the first TAD 10 includes a plurality of delay units connected in series by 127, in other words, (2 7 ⁇ 1). That is, one NAND circuit NAND12 and 126 inverters INV13 are provided.
  • the second TAD 20 includes a plurality of delay units connected in series by 129, in other words, (2 to the power of 7 + 1). That is, one NAND circuit NAND12 and 128 inverters INV13 are provided.
  • each of the TADs 10 and 20 is configured to operate in response to a pulse signal PA from the outside.
  • the delay unit constituting the ring-shaped pulse delay circuits 11 and 21 includes a CMOS inverter (INV13) composed of a P-channel transistor and an n-channel transistor and a CMOS NAND gate (NAND12).
  • Each delay unit is connected to a positive power supply line and a negative power supply line. Each delay unit applies a positive power supply voltage to the power supply terminal VIN, and the ground terminal GND is connected to the power supply terminal VIN. With the configuration set to a low potential, the pulse signal PA is transmitted while being delayed by a delay time corresponding to the voltage between these terminals. That is, the first TAD 10 and the second TAD 20 are configured such that an analog signal is input to the pulse delay circuit as VIN, and the speed at which the pulse signal PA circulates while passing through the delay unit is changed according to the potential of VIN.
  • the power supply VBB is applied to the back gate bias of the P-channel transistors constituting the NAND 12 and the INV 13 included in the delay unit.
  • the speed at which the pulse signal PA passes through the delay unit can also be changed by the potential of VBB.
  • the “speed” here represents the number of delay units through which a pulse signal can pass per unit time. As the speed increases, the number of delay units through which the pulse signal can pass increases.
  • the encoding circuits 15 and 25 include latch and encoders 16 and 26, latches 17 and 27, and adders 18 and 28.
  • the latches and encoders 16 and 26 take in the outputs P1 to P127 or P1 to P129 of the delay units constituting the ring-shaped pulse delay circuits 11 and 21 at a predetermined timing according to the clock CKs, and pass through the outputs, that is, the delay units. Numerical data corresponding to the position of the pulse signal is generated.
  • the output DTp from the latch & encoder 16 in the first TAD 10 is output in 7 bits
  • the output DTp from the latch & encoder 26 in the second TAD 20 is output in 8 bits.
  • These outputs DTp are input to the latches 17 and 27 and the adder 18, respectively.
  • the latches 17 and 27 hold the latest output DTp received from the latch & encoder 26 and send the output DTp held immediately before the latest output DTp to the adders 18 and 28 as a comparison value.
  • the adders 18 and 28 subtract the comparison value from the latest output DTp. That is, the difference between the positions of the pulse signals before and after the time corresponding to the preset number of clocks CKs elapses is calculated. Here, subtraction by a complement in binary numbers is performed so that the adder 28 can perform subtraction.
  • the adders 18 and 28 output the calculation results to the addition output unit 40 as DTc1 and DTc2.
  • the output DTc1 from the first TAD 10 is less than the nth power of 2 as shown in the upper diagram of FIG. There is a case where a code increase representing a phenomenon that becomes larger by 1 than that occurs.
  • the output DTc2 from the second TAD 20 represents a phenomenon in which the number of delay units is one more than the nth power of 2, as shown in the lower diagram of FIG. Code loss may occur.
  • the addition output unit 40 adds and outputs the outputs DTc1 and DTc2 from the TADs 10 and 20, as shown in FIG. 4, when code increase and code loss occur simultaneously, these are canceled out.
  • the correct value 2C can be output.
  • the A / D converter 1 of the above embodiment includes a first TAD 10, a second TAD 20, and an addition output unit 40.
  • the first TAD 10 includes a plurality of (2 n ⁇ 1) delay units connected in series, and the second TAD 20 is (2 n +1) in series connection. A plurality of delay units. Further, in the first TAD 10 and the second TAD 20, the plurality of delay units are respectively connected in series in a ring shape.
  • the addition output unit 40 is configured to output an addition value obtained by adding the numerical value based on the output from the first TAD 10 and the numerical value based on the output from the second TAD 20 as a digital value.
  • n is a natural number.
  • a pulse delay unit in which the number of delay units is set to (2 to the power n ⁇ 1) is used, and these outputs are added to generate a digital value. Even if code loss and code increase occur in each delay unit, they can be canceled by adding them. Therefore, in the technique of outputting analog information as a digital value, it is possible to improve the accuracy when outputting analog information as a digital value while suppressing missing code.
  • the output difference from the first TAD 10 and the second TAD 20 can be reduced, so that the accuracy in outputting analog information as a digital value is further improved. be able to.
  • the first TAD 10 and the second TAD 20 input an analog signal to the pulse delay circuit, and the speed at which the pulse signal passes through the delay unit is changed according to the potential of the analog signal. Configured to be.
  • the number of delay units of the TADs 10 and 20 is (2 to the power of ⁇ 1).
  • the present invention is not limited to this.
  • the number of delay units of the TADs 10 and 20 may be (2n ⁇ (2m ⁇ 1)).
  • the first TAD 10 includes a plurality of delay units connected in series by (2 n ⁇ (2m ⁇ 1)), and outputs a signal corresponding to the number of pulse signals that have passed through the plurality of delay units.
  • the second TAD 20 includes a plurality of delay units connected in series by (2 to the power of 2 + (2m ⁇ 1)), and outputs a signal corresponding to the number of pulse signals that have passed through the plurality of delay units. It may be configured as follows. However, n and m are natural numbers, and n ⁇ m.
  • a plurality of delay units are connected in series in a ring shape, but the present invention is not limited to this.
  • a plurality of delay units may be arranged linearly, and another pulse may be input to the first delay unit when the pulse passes through the last delay unit.
  • the digitizing device of the present disclosure functions as an A / D converter
  • the present invention is not limited to this.
  • it may be configured as a numerical device that outputs preset analog information such as time, temperature, and stress as digital values.
  • VIN, VBB, and GND are constant and CKs is input to the measurement start time and the measurement end time, a value representing the difference between these times is obtained as a digital value.
  • VIN, VBB, and GND are constant, and digital values obtained when the intervals at which CKs are input are constant are recorded in advance for each temperature and stress, and the actual temperature and stress are measured. In this case, what temperature or stress the obtained digital value corresponds to may be examined.
  • a plurality of functions of one constituent element in the above embodiment may be realized by a plurality of constituent elements, or a single function of one constituent element may be realized by a plurality of constituent elements. . Further, a plurality of functions possessed by a plurality of constituent elements may be realized by one constituent element, or one function realized by a plurality of constituent elements may be realized by one constituent element. Moreover, you may abbreviate
  • the present disclosure can be realized in various forms such as a system digitizing method using the digitizing device as a component.
  • the A / D converter 1 in the above embodiment corresponds to a digitizing device in the present disclosure
  • the first TAD 10 in the above embodiment corresponds to a first pulse delay unit in the present disclosure
  • the second TAD 20 in the above embodiment corresponds to a second pulse delay unit in the present disclosure
  • the addition output unit 40 in the above embodiment corresponds to an addition output unit in the present disclosure.

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  • Nonlinear Science (AREA)
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Abstract

本開示の数値化装置（１）は、第１のパルス遅延部（１０）と、第２のパルス遅延部（２０）と、加算出力部（４０）と、を備える。第１のパルス遅延部は、（２のｎ乗－（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成される。第２のパルス遅延部は、（２のｎ乗＋（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成される。ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。加算出力部は、第１のパルス遅延部による出力に基づく数値および第２のパルス遅延部による出力に基づく数値を加算した加算値をデジタル値として出力するように構成される。

Description

数値化装置 関連出願の相互参照
　本国際出願は、２０１７年４月１４日に日本国特許庁に出願された日本国特許出願第２０１７－０８０５４３号に基づく優先権を主張するものであり、日本国特許出願第２０１７－０８０５４３号の全内容を本国際出願に参照により援用する。
　本開示は、アナログ情報をデジタル値で出力する技術に関する。
　下記の特許文献１には、数値化装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路内で、各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、パルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ情報をデジタル値で出力するＡ／Ｄ変換器が開示されている。
　特許文献１のＡ／Ｄ変換器では、パルス遅延回路の数を２のｎ乗個備えることで、パルス遅延回路の数が奇数個である際にパルス信号の位相差を２進デジタル信号に符号化する過程で生じる、いわゆるコード欠けを抑制する。
特開平０６－２１６７２１号公報
　特許文献１の技術では、コード欠けを抑制できるものの、偶数個の遅延ユニット内でパルスを反転させるために、ＮＡＮＤ回路やバイパス線が余分に必要となる。発明者の詳細な検討の結果、特許文献１の技術では、遅延ユニットそれぞれでの遅延時間に相違が生じたり、寄生容量が生じたりすることによって、アナログ情報をデジタル値で出力する際の精度が低下するという課題が見出された。
　本開示の一側面は、アナログ情報をデジタル値で出力する技術において、コード欠けを抑制しつつアナログ情報をデジタル値で出力する際の精度を向上させる技術を提供することにある。
　本開示の一局面の数値化装置は、第１のパルス遅延部と、第２のパルス遅延部と、加算出力部と、を備える。
　第１のパルス遅延部は、（２のｎ乗－（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成される。第２のパルス遅延部は、（２のｎ乗＋（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成される。ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。
　加算出力部は、第１のパルス遅延部による出力に基づく数値および第２のパルス遅延部による出力に基づく数値を加算した加算値をデジタル値として出力するように構成される。
　このような数値化装置によれば、遅延ユニットの数が（２のｎ乗±（２ｍ－１））個に設定されたパルス遅延部を用い、これらの出力を加算してデジタル値を生成するので、それぞれの遅延ユニットでコード欠け、或いはコード増加が生じたとしても、これらを加算することによって、コード欠けおよびコード増加を相殺することができる。よって、アナログ情報をデジタル値で出力する技術において、コード欠けを抑制しつつアナログ情報をデジタル値で出力する際の精度を向上させることができる。
　なお、請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。
Ａ／Ｄ変換器の構成を示すブロック図である。 リングオシレータの一例を示す回路図である。 コード欠け、コード増加を示す説明図である。 コード欠けおよびコード増加が相殺される様子を示す説明図である。
　以下、図面を参照しながら、本開示の実施形態を説明する。
　［１．実施形態］
　［１－１．構成］
　図１に示すＡ／Ｄ変換器１は、予め設定されたアナログ情報をデジタル値で出力するように構成された装置である。特に、本実施形態のＡ／Ｄ変換器１は、アナログ入力信号の電位に応じたデジタル値を出力するＡ／Ｄ変換器、つまり、アナログ／デジタル変換器として機能する。
　図１に示すＡ／Ｄ変換器１は、第１ＴＡＤ１０と、第２ＴＡＤ２０と、加算出力部４０と、を備える。
　第１ＴＡＤ１０および第２ＴＡＤ２０には、電源電圧であるＶＢＢ、グランド電圧であるＧＮＤ、パルス信号であるＰＡ、クロックであるＣＫｓ、およびアナログ信号であるＶＩＮが入力されうる。第１ＴＡＤ１０および第２ＴＡＤ２０は、Ａ／Ｄ変換値を出力する周知のＡ／Ｄ変換器としての機能を有する。
　ここでのＡ／Ｄ変換値とは、入力されたアナログ信号の電圧に対応するデジタル値を表し、本実施形態では数値データＤＴｃ１、ＤＴｃ２を示す。これら各数値データＤＴｃ１、ＤＴｃ２は、加算出力部４０に入力される。
　加算出力部４０は、数値データＤＴｃ１と数値データＤＴｃ２との和、すなわち、（ＤＴｃ１＋ＤＴｃ２）を演算し、アナログ入力信号ＶｉｎのＡ／Ｄ変換データＤＴとして出力する。ここで、第１ＴＡＤ１０および第２ＴＡＤ２０は、リング状パルス遅延回路１１，２１と、符号化回路１５，２５とを備える。
　リング状パルス遅延回路１１，２１は、図１、図２に示すように、複数の遅延ユニットを備え、複数の遅延ユニットがパルス遅延回路を構成し、時間Ａ／Ｄ変換回路として機能する。リング状パルス遅延回路１１，２１は、複数の遅延ユニットとして、一方の入力端にパルス信号ＰＡを受けて動作する１つの否定論理積回路ＮＡＮＤ１２と、反転回路としての多数、ただし偶数個のインバータＩＮＶ１３とを備える。これらの遅延ユニットをリング状に連結し、リングディレイラインが構成される。
　特に、本実施形態において、第１ＴＡＤ１０は、１２７個、言い換えれば（２の７乗－１）個だけ直列接続された複数の遅延ユニットを備える。すなわち、１個の否定論理積回路ＮＡＮＤ１２と、１２６個のインバータＩＮＶ１３とを備える。
　第２ＴＡＤ２０は、１２９個、言い換えれば（２の７乗＋１）個だけ直列接続された複数の遅延ユニットを備える。すなわち、１個の否定論理積回路ＮＡＮＤ１２と、１２８個のインバータＩＮＶ１３とを備える。
　ここで、各ＴＡＤ１０、２０は、外部からパルス信号ＰＡを受けて作動するように構成されている。リング状パルス遅延回路１１，２１を構成する遅延ユニットは、図２に例示すように、ＰチャネルトランジスタとｎチャネルトランジスタとからなるＣＭＯＳインバータ（ＩＮＶ１３）およびＣＭＯＳナンドゲート（ＮＡＮＤ１２）を備える。
　そして、これら各遅延ユニットには、正の電源ラインおよび負の電源ラインが接続されており、各遅延ユニットは、電源端子ＶＩＮに正の電源電圧を印加し、グランド端子ＧＮＤを電源端子ＶＩＮよりも低電位に設定する構成により、これら各端子間電圧に応じた遅延時間でパルス信号ＰＡを遅延させつつ伝送する。つまり、第１ＴＡＤ１０および第２ＴＡＤ２０は、アナログ信号をパルス遅延回路にＶＩＮとして入力し、ＶＩＮの電位に応じてパルス信号ＰＡが遅延ユニットを通過しつつ周回する際の速度が変更されるように構成される。
　また、図２に示すように、遅延ユニットに含まれるＮＡＮＤ１２やＩＮＶ１３を構成するＰチャネルトランジスタのバックゲートバイアスには、電源であるＶＢＢが印加される。ＶＢＢの電位によってもパルス信号ＰＡが遅延ユニットを通過する際の速度を変更することができる。
　なお、ここでいう「速度」とは、単位時間あたりにパルス信号が通過できる遅延ユニットの個数を表す。速度が速くなるとパルス信号が通過できる遅延ユニットの個数が多くなる。
　符号化回路１５，２５は、ラッチ＆エンコーダ１６，２６と、ラッチ１７，２７と、加算器１８，２８と、を備える。
　ラッチ＆エンコーダ１６，２６は、クロックＣＫｓに従う所定のタイミングで、リング状パルス遅延回路１１，２１を構成する遅延ユニットの出力Ｐ１～Ｐ１２７またはＰ１～Ｐ１２９を取り込み、その出力、すなわち遅延ユニットを通過しているパルス信号の位置に対応した数値データを発生させる。第１ＴＡＤ１０におけるラッチ＆エンコーダ１６からの出力ＤＴｐは、７ビットで出力され、第２ＴＡＤ２０におけるラッチ＆エンコーダ２６からの出力ＤＴｐは、８ビットで出力される。
　これらの出力ＤＴｐは、それぞれ、ラッチ１７，２７および加算器１８に入力される。ラッチ１７，２７は、ラッチ＆エンコーダ２６から受けた最新の出力ＤＴｐを保持するとともに、最新の出力ＤＴｐの直前に保持していた出力ＤＴｐを比較値として加算器１８，２８に送る。
　加算器１８，２８では、最新の出力ＤＴｐから比較値を減算する。すなわち、予め設定されたクロックＣＫｓ数に対応する時間が経過する前後におけるパルス信号の位置の差分を演算する。ここでは、加算器，２８において減算ができるように、２進数における補数による減算を行う。加算器１８，２８は、演算結果をＤＴｃ１、ＤＴｃ２として加算出力部４０に出力する。
　加算器１８，２８において補数による減算を行うと、第１ＴＡＤ１０からの出力ＤＴｃ１は、図３の上図に示すように、遅延ユニットの数が２のｎ乗よりも１だけ少ないので、正しい値Ｃよりも１だけ大きくなる現象を表すコード増加が生じる場合がある。また、一方で、第２ＴＡＤ２０からの出力ＤＴｃ２は、図３の下図に示すように、遅延ユニットの数が２のｎ乗よりも１だけ多いので、正しい値Ｃよりも１だけ小さくなる現象を表すコード欠けが生じる場合がある。
　しかしながら、加算出力部４０は、各ＴＡＤ１０，２０からの出力ＤＴｃ１，ＤＴｃ２を加算して出力するので、図４に示すように、コード増加とコード欠けとが同時に生じたときに、これらを相殺して正しい値２Ｃとして出力できるようにしている。
　［１－２．効果］
　以上詳述した第１実施形態によれば、以下の効果を奏する。
　（１ａ）上記実施形態のＡ／Ｄ変換器１は、第１ＴＡＤ１０と、第２ＴＡＤ２０と、加算出力部４０と、を備える。
　上記のＡ／Ｄ変換器１において、第１ＴＡＤ１０は、（２のｎ乗－１）個だけ直列接続された複数の遅延ユニットを備え、第２ＴＡＤ２０は、（２のｎ乗＋１）個だけ直列接続された複数の遅延ユニットを備える。また、第１ＴＡＤ１０および第２ＴＡＤ２０おいて、複数の遅延ユニットは、それぞれリング状に直列接続される。
　加算出力部４０は、第１ＴＡＤ１０による出力に基づく数値および第２ＴＡＤ２０による出力に基づく数値を加算した加算値をデジタル値として出力するように構成される。ただし、ｎは自然数である。
　このようなＡ／Ｄ変換器１によれば、遅延ユニットの数が（２のｎ乗±１）個に設定されたパルス遅延部を用い、これらの出力を加算してデジタル値を生成するので、それぞれの遅延ユニットでコード欠け、コード増加が生じたとしても、これら加算することによって相殺することができる。よって、アナログ情報をデジタル値で出力する技術において、コード欠けを抑制しつつアナログ情報をデジタル値で出力する際の精度を向上させることができる。
　（１ｂ）また、このようなＡ／Ｄ変換器１によれば、第１ＴＡＤ１０および第２ＴＡＤ２０からの出力差を小さくすることができるので、アナログ情報をデジタル値で出力する際の精度をより向上させることができる。
　（１ｃ）また、このようなＡ／Ｄ変換器１によれば、否定論理積回路ＮＡＮＤ１３の数を少なくすることができるので、遅延ユニットの種類の違いに由来する遅延ユニットでの遅延時間の差を小さくすることができる。
　（１ｄ）上記実施形態のＡ／Ｄ変換器１において、第１ＴＡＤ１０および第２ＴＡＤ２０は、アナログ信号をパルス遅延回路に入力し、アナログ信号の電位に応じてパルス信号が遅延ユニットを通過する速度が変更されるように構成される。
　このようなＡ／Ｄ変換器１によれば、アナログ信号の電位に応じたデジタル値を出力することができるので、Ａ／Ｄ変換器として機能させることができる。
　［２．他の実施形態］
　以上、本開示の実施形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。
　（２ａ）上記実施形態では、各ＴＡＤ１０，２０の遅延ユニットの数が（２のｎ乗±１）個となるように構成したが、これに限定されるものではない。例えば、各ＴＡＤ１０，２０の遅延ユニットの数が（２のｎ乗±（２ｍ－１））個となるように構成してもよい。
　すなわち、第１ＴＡＤ１０は、（２のｎ乗－（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成されてもよい。一方で、第２ＴＡＤ２０は、（２のｎ乗＋（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成されてもよい。ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。
　（２ｂ）上記実施形態では、複数の遅延ユニットをリング状に直列接続したが、これに限定されるものではない。例えば、複数の遅延ユニットを直線的に配置し、パルスが最後尾の遅延ユニットを通過すると、先頭の遅延ユニットに別のパルスを入力してもよい。
　これらようにしても、上記（１ａ）と概ね同様の効果を享受できる。
　（２ｃ）上記実施形態では、本開示の数値化装置をＡ／Ｄ変換器として機能させる例について説明したが、これに限定されるものではない。例えば、時間、温度、応力等、予め設定されたアナログ情報をデジタル値で出力する数値化装置として構成されてもよい。
　時間については、ＶＩＮ、ＶＢＢ、ＧＮＤを一定として、ＣＫｓを計測開始時刻と計測終了時刻とに入力すれば、これらの時刻の差分を表す値がデジタル値として得られる。
　温度や応力については、ＶＩＮ、ＶＢＢ、ＧＮＤを一定とし、ＣＫｓが入力される間隔を一定としたときに得られるデジタル値を温度や応力ごとに予め記録しておき、実際に温度や応力を測定する際には、得られたデジタル値がどの温度または応力に対応するかを調べればよい。
　このようにしても、上記（１ａ）と概ね同様の効果を享受できる。
　（２ｄ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加または置換してもよい。なお、特許請求の範囲に記載した文言から特定される技術思想に含まれるあらゆる態様が本開示の実施形態である。
　（２ｅ）上述したＡ／Ｄ変換器を含む数値化装置の他、当該数値化装置を構成要素とするシステム数値化方法など、種々の形態で本開示を実現することもできる。
　［３．実施形態の構成と本開示の構成との対応関係］
　上記実施形態におけるＡ／Ｄ変換器１は、本開示でいう数値化装置に相当し、上記実施形態における第１ＴＡＤ１０は、本開示でいう第１のパルス遅延部に相当する。また、上記実施形態における第２ＴＡＤ２０は、本開示でいう第２のパルス遅延部に相当し、上記実施形態における加算出力部４０は、本開示でいう加算出力部に相当する。

Claims (4)

  1. 　予め設定されたアナログ情報をデジタル値で出力するように構成された数値化装置（１）であって、
    　（２のｎ乗－（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が前記複数の遅延ユニットを通過した数に応じた信号を出力するように構成された第１のパルス遅延部（１０）と、
    　（２のｎ乗＋（２ｍ－１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が前記複数の遅延ユニットを通過した数に応じた信号を出力するように構成された第２のパルス遅延部（２０）と、
    　前記第１のパルス遅延部による出力に基づく数値および前記第２のパルス遅延部による出力に基づく数値を加算した加算値を前記デジタル値として出力するように構成された加算出力部（４０）と、
    　を備えた数値化装置。
    　ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。
  2. 　請求項１に記載の数値化装置であって、
    　前記第１のパルス遅延部および前記第２のパルス遅延部は、リング状に直列接続された複数の遅延ユニットを備える
    　ように構成された数値化装置。
  3. 　請求項１または請求項２に記載の数値化装置であって、
    　前記第１のパルス遅延部および第２のパルス遅延部は、アナログ信号を遅延ユニットに入力し、アナログ信号の電位に応じてパルス信号が遅延ユニットを通過する速度が変更される
    　ように構成された数値化装置。
  4. 　請求項１～請求項３の何れか１項に記載の数値化装置であって、
    　前記第１のパルス遅延部は、（２のｎ乗－１）個だけ直列接続された複数の遅延ユニットを備え、
    　前記第２のパルス遅延部は、（２のｎ乗＋１）個だけ直列接続された複数の遅延ユニットを備える
    　数値化装置。
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