JP2010041098A

JP2010041098A - Ａ／ｄ変換装置

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Publication number: JP2010041098A
Application number: JP2008198443A
Authority: JP
Inventors: Shinichi Nakajima; 慎一中島
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2008-07-31
Filing date: 2008-07-31
Publication date: 2010-02-18

Abstract

【課題】A/D変換特性を一定に保つことができるA/D変換装置を提供する。
【解決手段】A/D変換部1は、基準電圧に基づきオフセットを補正した入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、所定の測定時間の間にパルス信号が通過する遅延ユニットの段数を検出し、その段数に対応した数値データを出力するデータ出力回路とを備える。DLL回路2は、基準電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなる電圧制御遅延回路と、電圧制御遅延回路の遅延時間を、電圧制御遅延回路に入力されるパルス信号の周波数に対応した一定値とする基準電圧を発生する電圧発生回路とを備える。
【選択図】図１

Description

本発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号をA/D変換するA/D変換装置に関する。

従来より、複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、A/D変換対象となるアナログ入力信号を電源電圧として供給すると同時に、所定の測定時間の間にパルス遅延回路内にパルス信号を周回させ、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数をカウントすることによりアナログ入力信号を数値データに変換するA/D変換装置が知られている（例えば特許文献１参照）。
特開平５−２５９９０７号公報

上述したA/D変換装置のように、所定の測定時間の間にパルス遅延回路内にパルス信号を周回させ、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数をカウントすることによりアナログ入力信号を数値化する方法では、遅延ユニットの入力電圧対遅延時間特性に応じた数値データが出力される。しかし、遅延ユニットの遅延時間が温度により変動するため、A/D変換特性を一定に保つことが困難であった。

本発明は、上述した課題に鑑みてなされたものであって、A/D変換特性を一定に保つことができるA/D変換装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、基準電圧に基づきオフセットを補正した入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、所定の測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力するデータ出力回路と、前記基準電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなる電圧制御遅延回路と、前記電圧制御遅延回路の遅延時間を、前記電圧制御遅延回路に入力される前記パルス信号の周波数に対応した一定値とする前記基準電圧を発生する電圧発生回路とを備えたことを特徴とするA/D変換装置である。

また、本発明は、第１の基準電圧および第２の基準電圧に基づきオフセットおよびゲインを補正した入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、所定の測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力するデータ出力回路と、前記第１の基準電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなる第１の電圧制御遅延回路と、前記第２の基準電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなる第２の電圧制御遅延回路と、前記第１の電圧制御遅延回路の遅延時間を、前記第１の電圧制御遅延回路に入力される前記パルス信号の周波数に対応した一定値とする前記第１の基準電圧を発生する第１の電圧発生回路と、前記第２の電圧制御遅延回路の遅延時間を、前記第２の電圧制御遅延回路に入力される前記パルス信号の周波数に対応した一定値とする前記第２の基準電圧を発生する第２の電圧発生回路とを備えたことを特徴とするA/D変換装置である。

また、本発明のA/D変換装置は、アナログ入力信号の電圧値が前記第１の基準電圧および前記第２の基準電圧の範囲内となるようにオフセットおよびゲインを補正した第１の入力電圧が前記パルス遅延回路に入力されたときに前記データ出力回路から出力された第１の数値データと、前記アナログ入力信号を反転した信号の電圧値が前記第１の基準電圧および前記第２の基準電圧の範囲内となるようにアナログ入力信号のオフセットおよびゲインを補正した第２の入力電圧が前記パルス遅延回路に入力されたときに前記データ出力回路から出力された第２の数値データとを演算する演算回路をさらに備えたことを特徴とする。

また、本発明のA/D変換装置において、前記パルス遅延回路は、前記第１の入力電圧が入力される第１のパルス遅延回路と、前記第２の入力電圧が入力される第２のパルス遅延回路とを有し、前記データ出力回路は、前記所定の測定時間の間に前記パルス信号が通過する前記第１のパルス遅延回路内の前記遅延ユニットの段数を検出し、その段数に対応した前記第１の数値データを出力する第１のデータ出力回路と、前記所定の測定時間の間に前記パルス信号が通過する前記第２のパルス遅延回路内の前記遅延ユニットの段数を検出し、その段数に対応した前記第２の数値データを出力する第２のデータ出力回路とを有することを特徴とする。

また、本発明のA/D変換装置において、前記パルス遅延回路には、前記第１の入力電圧および前記第２の入力電圧が交互に入力され、前記データ出力回路は、前記第１の数値データおよび前記第２の数値データを交互に出力することを特徴とする。

また、本発明のA/D変換装置において、前記演算回路は、前記第１の数値データおよび前記第２の数値データの加算処理または平均化処理を行うことを特徴とする。

また、本発明のA/D変換装置において、前記第１の電圧制御遅延回路を構成する前記遅延ユニットの段数と、前記第２の電圧制御遅延回路を構成する前記遅延ユニットの段数とが、異なる段数であって、前記第１の電圧制御遅延回路および前記第２の電圧制御回路には共通の前記パルス信号が入力されることを特徴とする。

また、本発明のA/D変換装置において、前記第１の電圧制御遅延回路に入力される前記パルス信号と、前記第２の電圧制御遅延回路に入力される前記パルス信号とのうちの一方は他方の逓倍、分周、またはその両方により生成されることを特徴とする。

また、本発明のA/D変換装置において、前記パルス遅延回路および前記電圧制御遅延回路が近接して配置されていることを特徴とする。

また、本発明のA/D変換装置において、前記パルス遅延回路および前記電圧制御遅延回路が同一の基板上に配置されていることを特徴とする。

また、本発明のA/D変換装置において、前記パルス遅延回路および前記電圧制御遅延回路は、P-WellとN-Wellが隣接した構造を有するCMOS回路で構成され、前記パルス遅延回路および前記電圧制御遅延回路が有するP-WellまたはN-Wellが共通のWellで構成されていることを特徴とする。

本発明によれば、電圧制御遅延回路の遅延時間を一定値とする基準電圧に基づきオフセットを補正した入力電圧がパルス遅延回路に入力されるので、電圧制御遅延回路とパルス遅延回路の温度が略等しい条件下では、オフセットに対するパルス遅延回路の遅延時間を一定とすることが可能となる。これによって、パルス遅延回路の遅延時間は、パルス遅延回路の入力電圧からオフセットを除いた電圧のみに依存するため、温度によらずA/D変換特性を一定に保つことができる。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態によるA/D変換装置の概略構成を示している。このA/D変換装置は、A/D変換部（TAD）1、DLL（Delay Locked Loop）回路2、およびオフセット補正部3を備えている。

A/D変換部1は入力電圧VadをA/D変換し、デジタルデータDTを出力する。DLL回路2は、後述するように遅延ユニットを複数段縦続（直列に）接続してなる電圧制御遅延回路を備えており、遅延ユニットの遅延時間を、入力されるパルス信号の周波数finに対応した一定の遅延時間とする基準電圧Voffを発生する。オフセット補正部3は、基準電圧Voffに基づいて入力アナログ信号Vinのオフセットを補正し、電圧Vadを出力する。

図２は、本実施形態によるA/D変換装置の詳細構成を示している。図２に示すように、A/D変換部1は、パルス遅延回路11、パルスセレクタ12、エンコーダ13、カウンタ14、ラッチ回路15、制御回路16、および信号処理回路17（データ出力回路）を備えている。また、DLL回路2は、電圧制御遅延回路21、位相比較器22、チャージポンプ23、およびループフィルタ24を備えている。

A/D変換部1において、パルス遅延回路11は、入力電圧Vadに応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続（直列に）接続した構成を有している。このパルス遅延回路11は、インバータやNAND回路などを遅延ユニットとして複数段リング状に連結してなる構成が望ましい。パルスセレクタ12は、パルス遅延回路11を構成する各遅延ユニットの出力を取り込み、その出力レベルからパルス遅延回路11内を周回中のパルス信号を抽出して、その位置を表す信号を発生する。エンコーダ13は、パルスセレクタ12からの出力信号に対応した数値データを出力する。この数値データは、パルス信号がパルス遅延回路11内の遅延ユニットを通過した段数を示す。

カウンタ14は、所定の測定時間の間にパルス信号がパルス遅延回路11を周回する回数をカウントし、周回回数を示す数値データを生成する。ラッチ回路15は、カウンタ14から出力される数値データをラッチする。制御回路16は、パルス遅延回路11がパルス信号を通過させる動作の開始および停止を制御すると共に、パルスセレクタ12およびラッチ回路15を制御する。信号処理回路17は、エンコーダ13 からの数値データを下位ビットとし、ラッチ回路15からの数値データを上位ビットとする数値データを出力する。

なお、このA/D変換部1の構成は一例であり、この構成に限らない。A/D変換部1の構成としては、パルス信号がパルス遅延回路11内を周回する回数および通過する遅延ユニットの段数の一方または両方を検出できる構成が望ましい。

DLL回路2において、電圧制御遅延回路21は、周波数finを有するパルス信号を制御電圧に応じた遅延時間で遅延および周回させるインバータやNAND回路などの遅延ユニットを複数段縦続（直列に）接続した構成を有している。電圧制御遅延回路21の遅延ユニットの種類はパルス遅延回路11の遅延ユニットと同一種類であることが望ましい。

位相比較器22、チャージポンプ23、およびループフィルタ24は、電圧制御遅延回路21の遅延時間を、電圧制御遅延回路21に入力されるパルス信号の周波数finに対応した一定時間とする制御電圧を発生する電圧発生回路を構成している。位相比較器22は、電圧制御遅延回路21に入力されるパルス信号と、電圧制御遅延回路21から出力されるパルス信号との位相差を検出し、位相差に応じた位相差信号を出力する位相比較処理を行う。チャージポンプ23は、位相比較器22からの位相差信号に応じた制御電流を出力する位相差−電流変換処理を行う。

ループフィルタ24は、チャージポンプ23からの制御電流を平滑化し、平滑化された制御電流を制御電圧に変換し、電圧制御遅延回路21へ出力する。この制御電圧は、基準電圧Voffとしてオフセット補正部3にも出力される。この制御電圧に基づいて、電圧制御遅延回路21に入力されるパルス信号と、電圧制御遅延回路21から出力されるパルス信号との位相差が等しくなるようにフィードバック制御をかけることによって、電圧制御遅延回路21の遅延時間は、入力されるパルス信号の周波数に基づく1周期分となるように制御される。

次に、図３を用いて、パルス遅延回路11の遅延ユニットの特性を説明する。図の横軸はA/D変換対象となるアナログ入力信号の電圧に相当する入力電圧を示し、縦軸は遅延ユニット1段あたりの遅延時間を示している。図示する例においては、入力電圧が高くなると遅延時間が小さくなる。この特性より、所定の測定時間内にパルス遅延回路11内でパルス信号が通過する遅延ユニットの段数を求めることができる。

ここで、入力電圧をVin、低温時の遅延ユニット1段あたりの遅延時間をtR1L、低温時にパルス信号が通過する遅延ユニットの段数をDTL、常温時の遅延ユニット1段あたりの遅延時間をtR1R、常温時にパルス信号が通過する遅延ユニットの段数をDTR、高温時の遅延ユニット1段あたりの遅延時間をtR1H、高温時にパルス信号が通過する遅延ユニットの段数をDTH、所定の測定時間をTintとすると、測定時間Tint内にパルス信号が通過する遅延ユニットの段数DTL，DTR，DTHはそれぞれ以下の（１）式〜（３）式となる。図３および（１）式〜（３）式が示すように、温度に応じて遅延ユニットの遅延時間およびパルス信号が通過する遅延ユニットの段数が変化するため、A/D変換部1は温度特性に課題があることが分かる。
低温時：DTL=Tint/tR1L ・・・（１）
常温時：DTR=Tint/tR1R ・・・（２）
高温時：DTH=Tint/tR1H ・・・（３）

次に、図４を用いて、電圧制御遅延回路21の遅延ユニットの特性を説明する。図の横軸は遅延ユニット1段あたりの遅延時間を示し、縦軸は、電圧制御遅延回路21の遅延時間を制御する制御電圧を示している。ここで、DLL回路2に入力されるパルス信号の周波数をfin、電圧制御遅延回路21の遅延ユニットの段数をm、電圧制御遅延回路21の遅延時間をtD、電圧制御遅延回路21の遅延ユニット1段あたりの遅延時間をtD1とすると、電圧制御遅延回路21の遅延時間tDが1/finすなわちパルス信号の周期と同じ時間になるようにフィードバック制御がなされ、電圧制御遅延回路21の遅延ユニット１段あたりの遅延時間tD1は以下の（４）式となる。図４に示すように、電圧制御遅延回路21の遅延ユニット１段あたりの遅延時間tD1に対応した制御電圧はVCL、常温時の制御電圧はVCR、高温時の制御電圧はVCHとなる。
tD1=1/fin×1/m ・・・（４）

本出願人は、図２に示すように、電圧制御遅延回路21の遅延時間を一定に制御するための制御電圧をパルス遅延回路11の入力電圧のオフセットとすることによって、温度変化に対するパルス遅延回路11の特性を安定させる方式を考案した。以下、その詳細を説明する。図５は、図３および図４に示した特性を一つにまとめたものである。図５の上側はパルス遅延回路11の遅延ユニットの特性を示し、下側は電圧制御遅延回路21の遅延ユニットの特性を示している。上述したように、電圧制御遅延回路21の遅延ユニット1段あたりの遅延時間tD1は、温度によらず1/fin×1/mとなる。DLL回路2では、温度が変化しても遅延時間tD1が常に一定になるようにフィードバック制御がなされ、温度に応じた電圧VCL，VCR，VCHが出力される。この電圧VCL，VCR，VCHは、基準電圧Voffとしてアナログ入力信号Vinに与えられる。

パルス遅延回路11と電圧制御遅延回路21の温度が略同一になるように構成することによって、基準電圧Voffに対するパルス遅延回路11の遅延ユニット1段あたりの遅延時間tR1（tR1L，tR1R，tR1H）は電圧制御遅延回路21の遅延ユニット1段あたりの遅延時間tD1と常に等しくなる。よって、所定の測定時間をTintとすると、測定時間Tint内にパルス信号が通過するパルス遅延回路11の遅延ユニットの段数DTL，DTR，DTHはそれぞれ以下の（５）式〜（７）式となる。
低温時：DTL=Tint/tR1L=Tint/tD1=Tint/(1/fin×1/m) ・・・（５）
常温時：DTR=Tint/tR1R=Tint/tD1=Tint/(1/fin×1/m) ・・・（６）
高温時：DTH=Tint/tR1H=Tint/tD1=Tint/(1/fin×1/m) ・・・（７）

上記の（５）式〜（７）式より、測定時間Tint内にパルス信号が通過するパルス遅延回路11の遅延ユニットの段数は温度によらず一定となる。すなわち、基準電圧VoffのA/D変換結果として得られる数値データは温度によらず一定となる。また、図５において、入力電圧の変化に対するパルス遅延回路11の遅延ユニット１段あたりの遅延時間の変化、すなわち図５に示す各曲線の傾きが温度によらず略一定であるとみなせる範囲内では、アナログ入力信号Vinに基準電圧Voffをオフセットとして加えた入力電圧に対応したパルス遅延回路11の遅延ユニットの遅延時間は、温度によらず、アナログ信号Vinのみに対応した一定値となる。したがって、温度によらず、A/D変換特性を一定に保つことができる。

次に、図６を用いて、オフセット補正部3によるオフセットの補正動作を説明する。図６において、信号Vinはアナログ入力信号であり、A/D変換範囲は数値化を行う入力電圧範囲である。また、Vad(a)は基準電圧Voffにアナログ入力信号Vinを加算した場合、Vad(b)は基準電圧Voffよりアナログ入力信号Vinを減じた場合、Vad(c)は入力信号レベルの中心を基準電圧Voffとした場合である。オフセット補正部3は、アナログ入力信号Vinおよび基準電圧Voffに基づいて、信号Vad(a)，Vad(b)，Vad(c)のいずれかを生成し、パルス遅延回路11へ出力する。もちろん、オフセットの補正動作は上記に限られない。

次に、図７を用いて、本実施形態によるA/D変換部1の入出力特性を説明する。図の横軸はA/D変換部1の入力電圧を示し、縦軸はA/D変換結果としてA/D変換部1から出力される数値データを示している。アナログ入力信号Vinが0のときは、基準電圧VoffがA/D変換部1に入力され、そのときにパルス信号が通過するパルス遅延回路11の遅延ユニットの段数は温度によらず常に一定となる。したがって、以下の（８）式が示すように数値データDT1は常に一定となり、常に安定した数値データを得ることができる。
DT1=Tint/tR1=Tint/tD1=Tint/(1/fin×a/m) ・・・（８）

また、アナログ入力信号Vinが0から増加すると、基準電圧Voffによってオフセットが補正された信号がA/D変換部1に入力される。この場合も、前述したようにパルス信号が通過するパルス遅延回路11の遅延ユニットの段数は温度によらず常に一定となることから、常に安定した数値データを得ることができる。

上述したように、本実施形態によれば、温度によらずA/D変換特性を一定に保つことができる。なお、パルス遅延回路11と電圧制御遅延回路21を物理的に近傍に配置することがより望ましい。このような構成をとることにより、パルス遅延回路11と電圧制御遅延回路21の温度が略等しくなり、温度特性を向上することができる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図８は、本実施形態によるA/D変換装置の概略構成を示している。第１の実施形態と異なる点は、2つのDLL回路（DLL回路2a，DLL回路2b）を設けた点、異なる周波数を有するパルス信号を2つのDLL回路に入力している点、2つのDLL回路から2つの基準電圧を出力している点、オフセット補正部3の代わりにオフセット・ゲイン補正部4を設けている点である。DLL回路2a，2b の内部構成は、図２に示したDLL回路2の構成と同様である。

以下、図９を用いて、DLL回路2a，2bの動作を説明する。図９の上側はA/D変換部1が有するパルス遅延回路11の遅延ユニットの特性を示し、下側はDLL回路2a，2bが有する電圧制御遅延回路の遅延ユニットの特性を示している。DLL回路2aに入力されるパルス信号の周波数をfinp、DLL回路2aから出力される基準電圧をVrefp、DLL回路2bに入力されるパルス信号の周波数をfinn、DLL回路2bから出力される基準電圧をVrefnとし、DLL回路2aの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間をtD1p、DLL回路2bの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間をtD1nとすると、以下の（９）式および（１０）式が成り立つ。
tD1p=1/finp×1/m ・・・（９）
tD1n=1/finn×1/m ・・・（１０）

一例として、DLL回路2aに入力されるパルス信号の周波数finpを、DLL回路2bに入力されるパルス信号の周波数finnよりも高く設定すると、電圧制御回路1段あたりの遅延時間tD1p（上記（９）式）は、遅延時間tD1n（上記（１０）式）よりも小さくなる。第1の実施形態を同様に、以下の（１１）式および（１２）式の関係が成り立つので、基準電圧Vrefpおよび基準電圧Vrefnによるパルス遅延回路1段あたりの遅延時間は以下の（１３）式および（１４）式となる。
tR1p=tD1p ・・・（１１）
tR1n=tD1n ・・・（１２）
tR1p= tD1p=1/finp×1/m ・・・（１３）
tR1n= tD1n=1/finn×1/m ・・・（１４）

次に、図１０を用いて、オフセット・ゲイン補正部4の動作を説明する。図１０において、信号Vinはアナログ入力信号であり、A/D変換範囲は数値化を行う入力電圧範囲である。オフセット・ゲイン補正部4は、入力電圧範囲がVrefpとVrefnの範囲内に略等しくなるようにアナログ入力信号Vinのオフセットおよびゲインを補正し、信号Vad(d)を生成する。図１０は、アナログ入力信号Vinの電圧範囲がA/D変換範囲と一致する場合のオフセット・ゲインの補正動作を示しており、この場合には補正後の信号Vad(d)の電圧範囲はVrefnからVrefpまでとなる。

次に、図１１を用いて、本実施形態によるA/D変換部1の入出力特性を説明する。図の横軸はA/D変換部1の入力電圧を示し、縦軸はA/D変換結果としてA/D変換部1から出力される数値データを示している。ここで、所定の測定時間をTint、基準電圧VrefpにおけるA/D変換結果の数値データをDT1、基準電圧VrefnにおけるA/D変換結果の数値データをDT2とすると、DT1，DT2は以下の（１５）式および（１６）式となる。
DT1=Tint/tR1n=Tint/tD1n=Tint/(1/finn×1/m) ・・・（１５）
DT2=Tint/tR1p=Tint/tD1p=Tint/(1/finp×1/m) ・・・（１６）

アナログ入力信号Vinが0のときは数値データDT1が得られ、アナログ入力信号Vinが最大のときは数値データDT2が得られる。DT1およびDT2には温度依存成分がないため、常に安定したゲインおよびオフセットでアナログ入力信号Vinを数値化したデータが得られる。また、例えば10ビット精度の階調が必要な場合（以下の（１７）式）や、12ビット精度の階調が必要な場合（以下の（１８）式）など、所望の階調と略等しくなるようなDT2およびDT1になるようにfinp，finn，mを設定することで、さらに好適なA/D変換装置が得られる。
DT2-DT1=2¹⁰=1024 ・・・（１７）
DT2-DT1=2¹²=4096 ・・・（１８）

上述したように、本実施形態によれば、2つのDLL回路2a，2bから出力される基準電圧Vrefp，Vrefnに基づいてアナログ入力信号Vinのオフセットおよびゲインを補正することによって、温度によらず一定の数値範囲に収まる数値データを得ることができ、必要なビット数相当の階調を得ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図１２は、本実施形態によるA/D変換装置の概略構成を示している。第２の実施形態と異なる点は、2つのオフセット・ゲイン補正部（オフセット・ゲイン補正部4a，4b）を設けた点、それぞれのオフセット・ゲイン補正部に対応した2つのA/D変換部（A/D変換部1a，1b）を設けた点、2つのA/D変換部（A/D変換部1a，1b）の出力を用いて直線性の補正を行う直線性補正部5を設けている点である。A/D変換部1a，1b の内部構成は、図２に示したA/D変換部1の構成と同様である。

以下、図１３を用いて、オフセット・ゲイン補正部4a，4bの動作を説明する。図１３において、信号Vinはアナログ入力信号であり、A/D変換範囲は数値化を行う入力電圧範囲である。オフセット・ゲイン補正部4bは、入力電圧範囲がVrefpとVrefnの範囲内に略等しくなるようにアナログ入力信号Vinのオフセットおよびゲインを補正し、信号Vadpを生成する。また、オフセット・ゲイン補正部4aは、アナログ入力信号Vinの反転信号がVrefpとVrefnの範囲内に略等しくなるようにアナログ入力信号Vinのオフセットおよびゲインを補正し、信号Vadnを生成する。

次に、図１４を用いて、本実施形態における遅延ユニットの特性を説明する。図１４の上側はA/D変換部1a，1bが有するパルス遅延回路の遅延ユニットの特性を示し、下側はDLL回路2a，2bが有する電圧制御遅延回路の遅延ユニットの特性を示している。DLL回路2aから出力される基準電圧Vrefpに対応する、DLL回路2aの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間はtD1pとなり、 DLL回路2bから出力される基準電圧Vrefnに対応する、DLL回路2bの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間はtD1nとなる。また、基準電圧Vrefpに対応する、A/D変換部1bのパルス遅延回路の遅延ユニット1段あたりの遅延時間はtR1pとなり、基準電圧Vrefnに対応する、A/D変換部1aのパルス遅延回路の遅延ユニット1段あたりの遅延時間はtR1nとなる。

図１４において、矢印１４００は、アナログ入力信号Vinの0からフルスケールまでの変化に対応するA/D変換部1aの入力電圧Vadnの変化を示している。また、矢印１４１０は、アナログ入力信号Vinの0からフルスケールまでの変化に対応するA/D変換部1bの入力電圧Vadpの変化を示している。

次に、図１５を用いて、本実施形態によるA/D変換部1a，1bの入出力特性を説明する。図の横軸はA/D変換部1a，1bの入力電圧を示し、縦軸はA/D変換結果としてA/D変換部1a，1bから出力される数値データを示している。ここで、所定の測定時間をTint、基準電圧VrefnにおけるA/D変換結果の数値データをDT1、基準電圧VrefpにおけるA/D変換結果の数値データをDT2とすると、第２の実施形態と同様に以下の（１９）式および（２０）式が成り立つ。
DT1=Tint/tR1n=Tint/tD1n=Tint/(1/finn×1/m) ・・・（１９）
DT2=Tint/tR1p=Tint/tD1p=Tint/(1/finp×1/m) ・・・（２０）

図１５に示すように、A/D変換部1bから出力される数値データは、アナログ入力信号Vinに対応した入力電圧Vadpの変化に対してDT1からDT2に変化する。また、A/D変換部1aから出力される数値データは、アナログ入力信号Vinに対応した入力電圧Vadnに対してDT2からDT1に変化する。この特性をA/D変換部1bの入力電圧VadpおよびA/D変換部1aの入力電圧Vadnに対して正規化した入出力特性を図１６に示す。図１６（ａ）はA/D変換部1bの入出力特性を示し、図１６（ｂ）はA/D変換部1aの入出力特性を示している。以下で説明するように、入出力特性が曲線の場合においても、アナログ入力信号の反転信号を用いることで、入出力特性の補正に適したデータを得ることができる。

次に、図１７を用いて、直線性補正部5の動作を説明する。A/D変換部1bから出力される数値データDTpを0基準に数値化すると以下の（２１）式になる。ここで、DTp’は補正後の数値データである。同様に、A/D変換部1aから出力される数値データDTnを0基準に数値化すると以下の（２２）式になる。ここで、DTn’は補正後の数値データである。図１７（ａ）はDTp’およびDTn’の変化を示している。
DTp’=DTp-DT1 ・・・（２１）
DTn’=-(DTn-DT2) ・・・（２２）

直線性補正部5は、DTp’およびDTn’の入出力特性が2次関数で近似できる領域を数値化する。具体的には、直線性補正部5は、DTp’およびDTn’の加算処理または平均化処理を行う。図１７（ｂ）はDTp’およびDTn’の加算処理および平均化処理の結果を示しており、線分１７００が加算処理結果、線分１７１０が平均化処理結果を示している。直線性補正部5の動作により、図１７（ｂ）に示すように、入力電圧の変化に対するA/D変換結果の数値データの変化が直線となるため、直線性を補正することができる。さらに、加算処理を行った場合はA/D変換の分解能をあげる効果もある。

上述したように、本実施形態によれば、第２の実施形態で得られる効果に加え、アナログ入力信号とA/D変換結果の数値データとの関係を表す入出力特性を理想特性（直線）に設定できると共に、温度変化があっても入出力特性の傾きを一定に保つことができる。

（第４の実施形態）
次に、本発明の第４の実施形態を説明する。図１８は、本実施形態によるA/D変換装置の概略構成を示している。第３の実施形態と構成上で異なる点は、A/D変換部1aおよびA/D変換部1bの代わりに一つのA/D変換部1を設けている点、オフセット・ゲイン補正部4a，4bの出力を選択する選択部6を設けている点である。また、第３の実施形態と動作上で異なる点は、選択部6がオフセット・ゲイン補正部4a，4bの出力を交互に選択し、A/D変換部1に入力している点である。

このため、A/D変換部1に入力電圧Vadp，Vadnが交互に入力され、入力電圧Vadp，Vadn に対応する数値データDTp，DTnがA/D変換部1から交互に出力され、直線性補正部5に入力される。直線性補正部5は、A/D変換部1から出力された数値データDTp，DTnを用いて第３の実施形態と同様の補正を行う。

したがって、本実施形態によれば、第３の実施形態で得られる効果に加え、A/D変換部の個数を削減することが可能となるため、回路規模を削減することができる。

（第５の実施形態）
次に、本発明の第５の実施形態を説明する。図１９は、本実施形態によるA/D変換装置の概略構成を示している。第２の実施形態と異なる点は、DLL回路2a，2bの代わりに、電圧制御遅延回路の遅延ユニットの段数の異なるDLL回路2c，2dを設けている点、DLL回路2c，2dに共通のパルス信号を入力している点である。

ここで、DLL回路2c，2dに入力されるパルス信号の周波数をfinc、DLL回路2cの電圧制御遅延回路の遅延ユニットの段数をn、DLL回路2dの電圧制御遅延回路の遅延ユニットの段数をo、DLL回路2c，2dの電圧制御遅延回路の遅延時間をtD、DLL回路2cの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間をtD1c、DLL回路2dの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間をtD1dとすると、DLL回路2c，2dの電圧制御遅延回路の遅延時間tDが1/fincすなわちパルス信号の周期と同じ時間になるようにフィードバック制御がなされる。この結果、DLL回路2cの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間tD1cは1/finc×1/n、DLL回路2dの電圧制御遅延回路の遅延ユニット1段あたりの遅延時間tD1dは1/finc×1/oとなる。これによって、DLL回路2c，2dにおいて異なる基準電圧Vrefp，Vrefnを発生することが可能となる。

第２の実施形態では、複数の異なる基準電圧を発生するために、DLL回路2a，2bに対して、異なる周波数を有するパルス信号を入力することが必要であった。しかし、本実施形態によれば、1つのパルス信号で同等の効果が得られるため、パルス信号の数を削減することができる。

（第６の実施形態）
次に、本発明の第６の実施形態を説明する。図２０は、本実施形態によるA/D変換装置の概略構成を示している。第２の実施形態と異なる点は、基本周波数finを有する基本クロックを入力する周波数変換部7を設けている点、DLL回路2aに入力するパルス信号finpおよびDLL回路2bに入力するパルス信号finnを周波数変換部7が発生している点である。周波数変換部7は逓倍回路や分周回路などにより構成されており、基本周波数より高い周波数を有するパルス信号を生成したり、パルス信号finp，finnとして異なる周波数を有するパルス信号を生成したりすることができる。

したがって、非常に高速なクロック周波数が必要な場合でも、低い周波数の発振子などで基本クロックを生成すればよい。また、パルス信号finpとfinnに異なる周波数が必要な場合でも、基本クロックに対して逓倍、分周、またはその両方を行えばよい。よって、本実施形態によれば、上記のA/D変換装置を簡単な構成で実現することができる。

（第７の実施形態）
次に、本発明の第７の実施形態を説明する。図２１は、図２に示したパルス遅延回路11と電圧制御遅延回路21の平面構造を示している。パルス遅延回路11と電圧制御遅延回路21は、同一の基板上に配置されたCMOS回路で構成されている。この基板は、P-Well2100、N-Well2110、P-Well2120が隣接した構造を有し、パルス遅延回路11と電圧制御遅延回路21がN-Well2110を共有している。図２１では、パルス遅延回路11と電圧制御遅延回路21がN-Wellを共有する構造となっているが、P-Wellを共有する構造としてもよい。

本実施形態によれば、パルス遅延回路11と電圧制御遅延回路21を同一基板上に配置し、パルス遅延回路11と電圧制御遅延回路21が有するP-WellまたはN-Wellを共通のWellで構成することで、さらに温度特性が向上すると共に、チップのレイアウト面積を削減することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の第１の実施形態によるA/D変換装置の概略構成を示すブロック図である。本発明の第１の実施形態によるA/D変換装置の詳細構成を示すブロック図である。本発明の第１の実施形態によるA/D変換装置が備える遅延ユニットの特性を示すグラフである。本発明の第１の実施形態によるA/D変換装置が備える遅延ユニットの特性を示すグラフである。本発明の第１の実施形態によるA/D変換装置が備える遅延ユニットの特性を示すグラフである。本発明の第１の実施形態によるオフセットの補正動作を説明するための波形図である。本発明の第１の実施形態によるA/D変換装置が備えるA/D変換部の入出力特性を示すグラフである。本発明の第２の実施形態によるA/D変換装置の概略構成を示すブロック図である。本発明の第２の実施形態によるA/D変換装置が備える遅延ユニットの特性を示すグラフである。本発明の第２の実施形態によるオフセットの補正動作を説明するための波形図である。本発明の第２の実施形態によるA/D変換装置が備えるA/D変換部の入出力特性を示すグラフである。本発明の第３の実施形態によるA/D変換装置の概略構成を示すブロック図である。本発明の第３の実施形態によるオフセットの補正動作を説明するための波形図である。本発明の第３の実施形態によるA/D変換装置が備える遅延ユニットの特性を示すグラフである。本発明の第３の実施形態によるA/D変換装置が備えるA/D変換部の入出力特性を示すグラフである。本発明の第３の実施形態によるA/D変換装置が備えるA/D変換部の入出力特性を示すグラフである。本発明の第３の実施形態によるA/D変換装置が備える直線性補正部5の動作を説明するためのグラフである。本発明の第４の実施形態によるA/D変換装置の概略構成を示すブロック図である。本発明の第５の実施形態によるA/D変換装置の概略構成を示すブロック図である。本発明の第６の実施形態によるA/D変換装置の概略構成を示すブロック図である。本発明の第７の実施形態によるA/D変換装置が備えるパルス遅延回路と電圧制御遅延回路の平面構成を示す模式平面図である。

符号の説明

1，1a，1b・・・A/D変換部、2，2a，2b，2c，2d・・・DLL回路、3・・・オフセット補正部、4，4a，4b・・・オフセット・ゲイン補正部、5・・・直線性補正部、6・・・選択部、7・・・周波数変換部、11・・・パルス遅延回路、12・・・パルスセレクタ、13・・・エンコーダ、14・・・カウンタ、15・・・ラッチ回路、16・・・制御回路、17・・・信号処理回路、21・・・電圧制御遅延回路、22・・・位相比較器、23・・・チャージポンプ、24・・・ループフィルタ

Claims

基準電圧に基づきオフセットを補正した入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
所定の測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力するデータ出力回路と、
前記基準電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなる電圧制御遅延回路と、
前記電圧制御遅延回路の遅延時間を、前記電圧制御遅延回路に入力される前記パルス信号の周波数に対応した一定値とする前記基準電圧を発生する電圧発生回路と、
を備えたことを特徴とするA/D変換装置。
第１の基準電圧および第２の基準電圧に基づきオフセットおよびゲインを補正した入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
所定の測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力するデータ出力回路と、
前記第１の基準電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなる第１の電圧制御遅延回路と、
前記第２の基準電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなる第２の電圧制御遅延回路と、
前記第１の電圧制御遅延回路の遅延時間を、前記第１の電圧制御遅延回路に入力される前記パルス信号の周波数に対応した一定値とする前記第１の基準電圧を発生する第１の電圧発生回路と、
前記第２の電圧制御遅延回路の遅延時間を、前記第２の電圧制御遅延回路に入力される前記パルス信号の周波数に対応した一定値とする前記第２の基準電圧を発生する第２の電圧発生回路と、
を備えたことを特徴とするA/D変換装置。
アナログ入力信号の電圧値が前記第１の基準電圧および前記第２の基準電圧の範囲内となるようにオフセットおよびゲインを補正した第１の入力電圧が前記パルス遅延回路に入力されたときに前記データ出力回路から出力された第１の数値データと、前記アナログ入力信号を反転した信号の電圧値が前記第１の基準電圧および前記第２の基準電圧の範囲内となるようにアナログ入力信号のオフセットおよびゲインを補正した第２の入力電圧が前記パルス遅延回路に入力されたときに前記データ出力回路から出力された第２の数値データとを演算する演算回路をさらに備えたことを特徴とする請求項２に記載のA/D変換装置。
前記パルス遅延回路は、
前記第１の入力電圧が入力される第１のパルス遅延回路と、
前記第２の入力電圧が入力される第２のパルス遅延回路と、
を有し、
前記データ出力回路は、
前記所定の測定時間の間に前記パルス信号が通過する前記第１のパルス遅延回路内の前記遅延ユニットの段数を検出し、その段数に対応した前記第１の数値データを出力する第１のデータ出力回路と、
前記所定の測定時間の間に前記パルス信号が通過する前記第２のパルス遅延回路内の前記遅延ユニットの段数を検出し、その段数に対応した前記第２の数値データを出力する第２のデータ出力回路と、
を有する
ことを特徴とする請求項３に記載のA/D変換装置。
前記パルス遅延回路には、前記第１の入力電圧および前記第２の入力電圧が交互に入力され、
前記データ出力回路は、前記第１の数値データおよび前記第２の数値データを交互に出力する
ことを特徴とする請求項３に記載のA/D変換装置。
前記演算回路は、前記第１の数値データおよび前記第２の数値データの加算処理または平均化処理を行うことを特徴とする請求項３に記載のA/D変換装置。
前記第１の電圧制御遅延回路を構成する前記遅延ユニットの段数と、前記第２の電圧制御遅延回路を構成する前記遅延ユニットの段数とが、異なる段数であって、
前記第１の電圧制御遅延回路および前記第２の電圧制御回路には共通の前記パルス信号が入力される
ことを特徴とする請求項２に記載のA/D変換装置。
前記第１の電圧制御遅延回路に入力される前記パルス信号と、前記第２の電圧制御遅延回路に入力される前記パルス信号とのうちの一方は他方の逓倍、分周、またはその両方により生成されることを特徴とする請求項２に記載のA/D変換装置。
前記パルス遅延回路および前記電圧制御遅延回路が近接して配置されていることを特徴とする請求項１に記載のA/D変換装置。
前記パルス遅延回路および前記電圧制御遅延回路が同一の基板上に配置されていることを特徴とする請求項１に記載のA/D変換装置。
前記パルス遅延回路および前記電圧制御遅延回路は、P-WellとN-Wellが隣接した構造を有するCMOS回路で構成され、前記パルス遅延回路および前記電圧制御遅延回路が有するP-WellまたはN-Wellが共通のWellで構成されていることを特徴とする請求項１０に記載のA/D変換装置。