JP2018182561A - 数値化装置 - Google Patents

Abstract

【課題】アナログ情報をデジタル値で出力する技術において、コード欠けを抑制しつつアナログ情報をデジタル値で出力する際の精度を向上させる技術を提供する。【解決手段】上記実施形態のＡ／Ｄ変換器１は、第１ＴＡＤ１０と、第２ＴＡＤ２０と、加算出力部４０と、を備える。第１ＴＡＤ１０は、（２のｎ乗−（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力する。第２ＴＡＤ２０は、（２のｎ乗＋（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力する。ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。加算出力部４０は、第１ＴＡＤ１０による出力に基づく数値および第２ＴＡＤ２０による出力に基づく数値を加算した加算値をデジタル値として出力する。【選択図】図１

Description

本開示は、アナログ情報をデジタル値で出力する技術に関する。

下記の特許文献１には、数値化装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路内で、各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、パルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ情報をデジタル値で出力するＡ／Ｄ変換器が開示されている。

特許文献１のＡ／Ｄ変換器では、パルス遅延回路の数を２のｎ乗個とすることで、パルス遅延回路の数が奇数個である際にパルス信号の位相差を２進デジタル信号に符号化する過程で生じる、いわゆるコード欠けを抑制する。

特開平０６−２１６７２１号公報

特許文献１の技術では、コード欠けを抑制できるものの、偶数個の遅延ユニット内でパルスを反転させるために、ＮＡＮＤ回路やバイパス線が余分に必要となる。このため、特許文献１の技術では、遅延ユニットそれぞれでの遅延時間に相違が生じたり、寄生容量が生じたりすることによって、アナログ情報をデジタル値で出力する際の精度が低下するという問題があった。

本開示は、アナログ情報をデジタル値で出力する技術において、コード欠けを抑制しつつアナログ情報をデジタル値で出力する際の精度を向上させる技術を提供する。

本開示の数値化装置（１）は、第１のパルス遅延部（１０）と、第２のパルス遅延部（２０）と、加算出力部（４０）と、を備える。
第１のパルス遅延部は、（２のｎ乗−（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成される。第２のパルス遅延部は、（２のｎ乗＋（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成される。ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。

加算出力部は、第１のパルス遅延部による出力に基づく数値および第２のパルス遅延部による出力に基づく数値を加算した加算値をデジタル値として出力するように構成される。

このような数値化装置によれば、遅延ユニットの数が（２のｎ乗±（２ｍ−１））個に設定されたパルス遅延部を用い、これらの出力を加算してデジタル値を生成するので、それぞれの遅延ユニットでコード欠け、或いはコード増加が生じたとしても、これらを加算することによって、コード欠けおよびコード増加を相殺することができる。よって、アナログ情報をデジタル値で出力する技術において、コード欠けを抑制しつつアナログ情報をデジタル値で出力する際の精度を向上させることができる。

なお、この欄および特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。

Ａ／Ｄ変換器の構成を示すブロック図である。 リングオシレータの一例を示す回路図である。 コード欠け、コード増加を示す説明図である。 コード欠けおよびコード増加が相殺される様子を示す説明図である。

以下、図面を参照しながら、本開示の実施形態を説明する。
［１．実施形態］
［１−１．構成］
図１に示すＡ／Ｄ変換器１は、予め設定されたアナログ情報をデジタル値で出力するように構成された装置である。特に、本実施形態のＡ／Ｄ変換器１は、アナログ入力信号の電位に応じたデジタル値を出力するＡ／Ｄ（アナログ／デジタル）変換器として機能する。

図１に示すＡ／Ｄ変換器１は、第１ＴＡＤ１０と、第２ＴＡＤ２０と、加算出力部４０と、を備える。
第１ＴＡＤ１０および第２ＴＡＤ２０には、電源電圧であるＶＢＢ、グランド電圧であるＧＮＤ、パルス信号であるＰＡ、クロックであるＣＫｓ、およびアナログ信号であるＶＩＮが入力されうる。第１ＴＡＤ１０および第２ＴＡＤ２０は、Ａ／Ｄ変換値を出力する周知のＡ／Ｄ変換器としての機能を有する。

ここでのＡ／Ｄ変換値とは、入力されたアナログ信号の電圧に対応するデジタル値を表し、本実施形態では数値データＤＴｃ１、ＤＴｃ２を示す。これら各数値データＤＴｃ１、ＤＴｃ２は、加算出力部４０に入力される。

加算出力部４０は、数値データＤＴｃ１と数値データＤＴｃ２との和、すなわち、（ＤＴｃ１＋ＤＴｃ２）を演算し、アナログ入力信号ＶｉｎのＡ／Ｄ変換データＤＴとして出力する。ここで、第１ＴＡＤ１０および第２ＴＡＤ２０は、リング状パルス遅延回路１１，２１と、符号化回路１５，２５とを備える。

リング状パルス遅延回路１１，２１は、図１、図２に示すように、複数の遅延ユニットを備え、複数の遅延ユニットがパルス遅延回路を構成することで、時間Ａ／Ｄ変換回路として機能する。リング状パルス遅延回路１１，２１は、複数の遅延ユニットとして、一方の入力端にパルス信号ＰＡを受けて動作する１つの否定論理積回路ＮＡＮＤ１２と、反転回路としての多数（偶数個）のインバータＩＮＶ１３とを備える。これらの遅延ユニットをリング状に連結することでリングディレイラインが構成される。

特に、本実施形態において、第１ＴＡＤ１０は、１２７（２の７乗−１）個だけ直列接続された複数の遅延ユニットを備えるように構成される。すなわち、１個の否定論理積回路ＮＡＮＤ１２と、１２６個のインバータＩＮＶ１３とを備える。

第２ＴＡＤ２０は、１２９（２の７乗＋１）個だけ直列接続された複数の遅延ユニットを備えるように構成される。すなわち、１個の否定論理積回路ＮＡＮＤ１２と、１２８個のインバータＩＮＶ１３とを備える。

ここで、各ＴＡＤ１０、２０は、外部からパルス信号ＰＡを受けて作動するように構成されている。リング状パルス遅延回路１１，２１を構成する遅延ユニットは、図２に例示すように、ＰチャネルトランジスタとｎチャネルトランジスタとからなるＣＭＯＳインバータ（ＩＮＶ１３）およびＣＭＯＳナンドゲート（ＮＡＮＤ１２）を備える。

そして、これら各遅延ユニットには、正の電源ラインおよび負の電源ラインが接続されており、各遅延ユニットは、電源端子ＶＩＮに正の電源電圧を印加し、グランド端子ＧＮＤを電源端子ＶＩＮよりも低電位に設定することにより、これら各端子間電圧に応じた遅延時間でパルス信号ＰＡを遅延させつつ伝送する。つまり、第１ＴＡＤ１０および第２ＴＡＤ２０は、アナログ信号をパルス遅延回路にＶＩＮとして入力し、ＶＩＮの電位に応じてパルス信号ＰＡが遅延ユニットを通過しつつ周回する際の速度が変更されるように構成される。

また、図２に示すように、遅延ユニットに含まれるＮＡＮＤ１２やＩＮＶ１３を構成するＰチャネルトランジスタのバックゲートバイアスには、電源であるＶＢＢが印加される。ＶＢＢの電位によってもパルス信号ＰＡが遅延ユニットを通過する際の速度を変更することができる。

なお、ここでいう「速度」とは、単位時間あたりにパルス信号が通過できる遅延ユニットの個数を表す。速度が速くなるとパルス信号が通過できる遅延ユニットの個数が多くなる。

符号化回路１５，２５は、ラッチ＆エンコーダ１６，２６と、ラッチ１７，２７と、加算器１８，２８と、を備える。
ラッチ＆エンコーダ１６，２６は、クロックＣＫｓに従う所定のタイミングで、リング状パルス遅延回路１１，２１を構成する遅延ユニットの出力Ｐ１〜Ｐ１２７またはＰ１〜Ｐ１２９を取り込み、その出力、すなわち遅延ユニットを通過しているパルス信号の位置に対応した数値データを発生させる。第１ＴＡＤ１０におけるラッチ＆エンコーダ１６からの出力ＤＴｐは、７ビットで出力され、第２ＴＡＤ２０におけるラッチ＆エンコーダ２６からの出力ＤＴｐは、８ビットで出力される。

これらの出力ＤＴｐは、それぞれ、ラッチ１７，２７および加算器１８に入力される。ラッチ１７，２７は、ラッチ＆エンコーダ２６から受けた最新の出力ＤＴｐを保持するとともに、最新の出力ＤＴｐの直前に保持していた出力ＤＴｐを比較値として加算器１８，２８に送る。

加算器１８，２８では、最新の出力ＤＴｐから比較値を減算する。すなわち、予め設定されたクロックＣＫｓ数に対応する時間が経過する前後におけるパルス信号の位置の差分を演算する。ここでは、加算器，２８において減算ができるように、２進数における補数による減算を行う。加算器１８，２８は、演算結果をＤＴｃ１、ＤＴｃ２として加算出力部４０に出力する。

加算器１８，２８において補数による減算を行うと、第１ＴＡＤ１０からの出力ＤＴｃ１は、図３の上図に示すように、遅延ユニットの数が２のｎ乗よりも１だけ少ないので、正しい値Ｃよりも１だけ大きくなる現象を表すコード増加が生じる場合がある。また、一方で、第２ＴＡＤ２０からの出力ＤＴｃ２は、図３の下図に示すように、遅延ユニットの数が２のｎ乗よりも１だけ多いので、正しい値Ｃよりも１だけ小さくなる現象を表すコード欠けが生じる場合がある。

しかしながら、加算出力部４０は、各ＴＡＤ１０，２０からの出力ＤＴｃ１，ＤＴｃ２を加算して出力するので、図４に示すように、コード増加とコード欠けとが同時に生じたときに、これらを相殺して正しい値２Ｃとして出力できるようにしている。

［１−２．効果］
以上詳述した第１実施形態によれば、以下の効果を奏する。
（１ａ）上記実施形態のＡ／Ｄ変換器１は、第１ＴＡＤ１０と、第２ＴＡＤ２０と、加算出力部４０と、を備える。

上記のＡ／Ｄ変換器１において、第１ＴＡＤ１０は、（２のｎ乗−１）個だけ直列接続された複数の遅延ユニットを備えるように構成され、第２ＴＡＤ２０は、（２のｎ乗＋１）個だけ直列接続された複数の遅延ユニットを備えるように構成される。また、第１ＴＡＤ１０および第２ＴＡＤ２０おいて、複数の遅延ユニットは、それぞれリング状に直列接続される。

加算出力部４０は、第１ＴＡＤ１０による出力に基づく数値および第２ＴＡＤ２０による出力に基づく数値を加算した加算値をデジタル値として出力するように構成される。ただし、ｎは自然数である。

このようなＡ／Ｄ変換器１によれば、遅延ユニットの数が（２のｎ乗±１）個に設定されたパルス遅延部を用い、これらの出力を加算してデジタル値を生成するので、それぞれの遅延ユニットでコード欠け、コード増加が生じたとしても、これら加算することによって相殺することができる。よって、アナログ情報をデジタル値で出力する技術において、コード欠けを抑制しつつアナログ情報をデジタル値で出力する際の精度を向上させることができる。

（１ｂ）また、このようなＡ／Ｄ変換器１によれば、第１ＴＡＤ１０および第２ＴＡＤ２０からの出力差を小さくすることができるので、アナログ情報をデジタル値で出力する際の精度をより向上させることができる。

（１ｃ）また、このようなＡ／Ｄ変換器１によれば、否定論理積回路ＮＡＮＤ１３の数を少なくすることができるので、遅延ユニットの種類の違いに由来する遅延ユニットでの遅延時間の差を小さくすることができる。

（１ｄ）上記実施形態のＡ／Ｄ変換器１において、第１ＴＡＤ１０および第２ＴＡＤ２０は、アナログ信号をパルス遅延回路に入力し、アナログ信号の電位に応じてパルス信号が遅延ユニットを通過する速度が変更されるように構成される。

このようなＡ／Ｄ変換器１によれば、アナログ信号の電位に応じたデジタル値を出力することができるので、Ａ／Ｄ変換器として機能させることができる。
［２．他の実施形態］
以上、本開示の実施形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。

（２ａ）上記実施形態では、各ＴＡＤ１０，２０の遅延ユニットの数が（２のｎ乗±１）個となるように構成したが、これに限定されるものではない。例えば、各ＴＡＤ１０，２０の遅延ユニットの数が（２のｎ乗±（２ｍ−１））個となるように構成してもよい。

すなわち、第１ＴＡＤ１０は、（２のｎ乗−（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成されてもよい。一方で、第２ＴＡＤ２０は、（２のｎ乗＋（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が複数の遅延ユニットを通過した数に応じた信号を出力するように構成されてもよい。ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。

（２ｂ）上記実施形態では、複数の遅延ユニットをリング状に直列接続したが、これに限定されるものではない。例えば、複数の遅延ユニットを直線的に配置し、パルスが最後尾の遅延ユニットを通過すると、先頭の遅延ユニットに別のパルスを入力してもよい。

これらようにしても、上記（１ａ）と概ね同様の効果を享受できる。
（２ｃ）上記実施形態では、本開示の数値化装置をＡ／Ｄ変換器として機能させる例について説明したが、これに限定されるものではない。例えば、時間、温度、応力等、予め設定されたアナログ情報をデジタル値で出力する数値化装置として構成されてもよい。

時間については、ＶＩＮ、ＶＢＢ、ＧＮＤを一定として、ＣＫｓを計測開始時刻と計測終了時刻とに入力すれば、これらの時刻の差分を表す値がデジタル値として得られる。
温度や応力については、ＶＩＮ、ＶＢＢ、ＧＮＤを一定とし、ＣＫｓが入力される間隔を一定としたときに得られるデジタル値を温度や応力ごとに予め記録しておき、実際に温度や応力を測定する際には、得られたデジタル値がどの温度または応力に対応するかを調べればよい。

このようにしても、上記（１ａ）と概ね同様の効果を享受できる。
（２ｄ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加または置換してもよい。なお、特許請求の範囲に記載した文言から特定される技術思想に含まれるあらゆる態様が本開示の実施形態である。

（２ｅ）上述したＡ／Ｄ変換器を含む数値化装置の他、当該数値化装置を構成要素とするシステム数値化方法など、種々の形態で本開示を実現することもできる。
［３．実施形態の構成と本開示の構成との対応関係］
上記実施形態におけるＡ／Ｄ変換器１は、本開示でいう数値化装置に相当し、上記実施形態における第１ＴＡＤ１０は、本開示でいう第１のパルス遅延部に相当する。また、上記実施形態における第２ＴＡＤ２０は、本開示でいう第２のパルス遅延部に相当し、上記実施形態における加算出力部４０は、本開示でいう加算出力部に相当する。

１…Ａ／Ｄ変換器、１１，２１…リング状パルス遅延回路、１５，２５…符号化回路、１６，２６…ラッチ＆エンコーダ、１７，２７…ラッチ、１８，２８…加算器、４０…加算出力部。

Claims (4)

1. 予め設定されたアナログ情報をデジタル値で出力するように構成された数値化装置（１）であって、
   （２のｎ乗−（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が前記複数の遅延ユニットを通過した数に応じた信号を出力するように構成された第１のパルス遅延部（１０）と、
   （２のｎ乗＋（２ｍ−１））個だけ直列接続された複数の遅延ユニットを備え、パルス信号が前記複数の遅延ユニットを通過した数に応じた信号を出力するように構成された第２のパルス遅延部（２０）と、
   前記第１のパルス遅延部による出力に基づく数値および前記第２のパルス遅延部による出力に基づく数値を加算した加算値を前記デジタル値として出力するように構成された加算出力部（４０）と、
   を備えた数値化装置。
   ただし、ｎおよびｍは自然数であり、かつｎ≧ｍである。
2. 請求項１に記載の数値化装置であって、
   前記第１のパルス遅延部および前記第２のパルス遅延部は、リング状に直列接続された複数の遅延ユニットを備える
   ように構成された数値化装置。
3. 請求項１または請求項２に記載の数値化装置であって、
   前記第１のパルス遅延部および第２のパルス遅延部は、アナログ信号を遅延ユニットに入力し、アナログ信号の電位に応じてパルス信号が遅延ユニットを通過する速度が変更される
   ように構成された数値化装置。
4. 請求項１〜請求項３の何れか１項に記載の数値化装置であって、
   前記第１のパルス遅延部は、（２のｎ乗−１）個だけ直列接続された複数の遅延ユニットを備えるように構成され、
   前記第２のパルス遅延部は、（２のｎ乗＋１）個だけ直列接続された複数の遅延ユニットを備える
   ように構成された数値化装置。