CN113671466B - 一种适用于压缩感知的spad阵列 - Google Patents

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Abstract

本发明公开了一种适用于压缩感知的SPAD阵列。该阵列包括多个二维排布的像素块、计数器阵列和读出电路,像素块包括M×M个多路OD输出型SPAD像素和M条总线,多路OD输出型SPAD像素包括依次连接的SPAD探测单元、信号脉宽压缩电路和OD门电路组,M条总线中单条总线均选取部分多路OD输出型SPAD像素的一个OD输出端,进行“线与”连接并输出;计数器阵列对每条总线上的脉冲个数进行计数,读出电路将计数器阵列所记录的数据进行读出。本发明使用SPAD技术进行压缩感知,灵敏度高,更容易受到光子触发,既可实现片上的压缩感知,又避免了数据丢弃处理的压缩感知方式。

Description

一种适用于压缩感知的SPAD阵列
技术领域
本发明涉及一种单光子雪崩二极管探测器阵列的集成电路领域,特别是涉及适用于压缩感知的集成芯片探测器。
背景技术
近年来,压缩感知理论在图像传感器领域得到广泛应用,尤其是在CMOS图像传感器领域的应用。然而,现有的图像压缩感知技术,无论是图像传感器与图像压缩处理器彼此分离处理,还是在像素级实现压缩感知,都离不开一个核心思想,即通过处理电路对帧信号与参考帧信号进行求差和阈值比较,并将未发生实际变化的帧信号进行舍弃处理。这种舍弃处理看似是对无用图像帧数据的丢弃,实则造成大量帧数据的丢失,并且无法复原。其次帧存储,帧求差等过程的电路结构过于复杂。
SPAD(Single Photon Avalanche Diode)单光子雪崩二极管处于盖革模式时,具有易激发、高增益的特点。单个光子产生的光电子在强电场作用下可以快速(10ps左右)产生一次雪崩响应。故SPAD具备单个光子响应能力,能够接收到微弱的光信号。同时SPAD具有亚纳秒级的上升时间,可以大幅度缩短脉冲上升时间,减小脉冲宽度。
发明内容
针对传统片上压缩感知技术存在的不足,即以帧丢弃方式从源头削减、舍弃图像数据的技术存在的所获得的图像帧数据不完整、无法复原并且电路结构过于复杂的不足,本发明提出了一种适用于压缩感知的SPAD阵列,该阵列既可实现片上的压缩感知,又避免了数据丢弃处理的压缩感知方式。
本发明采用的技术方案为:
一种适用于压缩感知的SPAD阵列,包括多个二维排布的像素块、计数器阵列和读出电路,多个二维排布的像素块包括M×M个多路OD输出型SPAD像素和M条总线,其中,所述多路OD输出型SPAD像素包括依次连接的SPAD探测单元、信号脉宽压缩电路和OD门电路组,所述M条总线中单条总线均选取部分多路OD输出型SPAD像素的一个OD输出端,进行“线与”连接并输出;所述计数器阵列对每条总线上的脉冲个数进行计数,所述读出电路将计数器阵列所记录的数据进行读出。
进一步地,所述多路OD输出型SPAD像素中,SPAD探测单元输出脉宽较长的方波信号给信号脉宽压缩电路,信号脉宽压缩电路输出一个脉宽较短的方波信号给OD门电路组,OD门电路组将输入的一路脉宽较短的方波信号扩展为多路方波信号。
进一步地,所述SPAD探测单元包括SPAD探测器器件、淬灭电路和整形电路,SPAD探测器器件发生雪崩后由所述淬灭电路淬灭并产生脉冲信号,所述脉冲信号经由整形电路整形后输出一较长的方波信号,该方波信号接入信号脉宽压缩电路的输入端。
进一步地,所述信号脉宽压缩电路将信号延时后作“非”,再与信号本身作“与”,最终输出一个脉宽较短的方波信号。
进一步地,所述OD门电路组由多个OD门,即漏端开路的NMOS管组成,其输入均连接信号脉宽压缩电路的输出端。
进一步地,将像素块中M×M个多路OD输出型SPAD像素分成两组,分别加上两组频率相同但相位相反的淬灭信号。
进一步地,所述SPAD阵列的像素块、计数器阵列和读出电路集成在一起,通过n×M条总线将脉冲个数经由M个计数器计数后传输至读出电路读取,实现M:1的压缩比,其中n为像素块个数。
SPAD在接收到光信号的情况下发生雪崩效应,能够输出高电压,在电路中形成有效脉冲电压信号。本发明利用SPAD上述特性实现脉冲压缩感知,即利用SPAD的易激发特性精确探测到光信号,利用信号脉宽压缩电路缩短产生的脉冲电压信号脉宽,利用总线连接多个SPAD像素后对外输出,从而实现压缩感知。
与现有压缩感知技术相比,本发明使用SPAD技术进行压缩感知,灵敏度高,更容易受到光子触发,既可实现片上的压缩感知,又避免了数据丢弃处理的压缩感知方式,并且后期可通过算法还原所有图像帧数据。另外,本发明利用SPAD作为压缩感知技术的核心探测器件,整个过程为纯数字过程,电路结构简单,不需要另加模数转换模块,可降低量化误差。
附图说明
图1是本发明实施例中SPAD阵列结构示意图。
图2是本发明中像素块结构示意图。
图3是本发明中SPAD探测单元结构示意图。
图4是本发明中信号脉宽压缩电路示意图。
图5是本发明中信号脉宽压缩电路仿真图。
图6是本发明中单个多路OD输出型SPAD像素结构示意图。
图7是本发明中总线连接结构示意图。
图8是本发明中像素块(以4×4像素块为例)结构示意图。
图9是本发明中像素块(以4×4像素块为例)抽象示意图。
具体实施方式
下面将结合附图的具体实施例对本发明的技术方案作进一步详细描述,所描述的具体实施例仅对本发明进行解释说明,不用于限制本发明。
图1是本发明实施例中SPAD阵列结构示意图。该适用于压缩感知的SPAD阵列包括多个二维排布的像素块、计数器阵列和读出电路。二维排布的像素块与计数器阵列连接,计数器阵列用于统计每条总线上的脉冲个数,读出电路用于读取计数器阵列中的数据。后续可通过算法对读取到的读出电路的数据进行处理,从而反推出该SPAD阵列中每个像素上探测到的光子数。
图2是本发明中像素块结构示意图。像素块包括M×M个多路OD输出型SPAD像素和M条总线,多路OD输出型SPAD像素包括SPAD探测单元、信号脉宽压缩电路和OD门电路组。其中,SPAD探测单元包括SPAD探测器器件、淬灭电路和整形电路,其对后级输出脉宽较长的方波信号;信号脉宽压缩电路主要采用A&(A_delay)'的逻辑结构,将信号延时后作“非”,再与信号本身作“与”,最终输出一个脉宽较短的方波信号;OD门电路组由多个OD门,即漏端开路的NMOS管组成,其输入均连接信号脉宽压缩电路的输出端,将信号脉宽压缩电路输出的一路方波信号扩展为多路方波信号。M条总线与M×M个多路OD输出型SPAD像素以一定的连接关系连接后对后级输出。后级由M个计数器进行脉冲统计,有效减少了计数器个数,实现了M:1的压缩率。
图3是SPAD探测单元结构示意图。SPAD探测器器件为雪崩击穿二极管,其工作在盖革模式,当有光子到达该SPAD,该SPAD便会发生雪崩击穿,输出较大电流。如图所示,当SPAD发生雪崩击穿时产生大电流,之后经过淬灭电路淬灭,整个过程可产生一个脉冲电压。如图所示,整形电路用于将SPAD输出的脉冲电压转换成固定脉冲幅值的输出波形。
图4是本发明的信号脉宽压缩电路的示意图。如图所示,该电路主要由延时链、反相器以及“与”门构成,in为脉冲信号输入端,out为输出端。经延时链延后的信号与原输入信号会有一定的相位差,延时信号经反相器反相后与原输入信号经“与”门后可输出一脉宽较短的方波信号。该信号脉宽压缩电路的目的是将输入方波信号的脉宽进行压缩,从而减少总线占用时间,提高总线带宽。
图5是信号脉宽压缩电路的仿真图。In端输入脉宽为15ns的方波,作为SPAD输入信号A本身,其作延时后为delay波形,inv为delay波形的“非”,将in与inv作“与”后得到out波形,其脉宽仅为2ns,成功实现了死区时间占用总线时间的压缩。延时链的延时时间决定了输出信号的脉冲宽度,可通过设计不同延时链来获得不同的脉宽压缩时间。
图6是本发明中单个多路OD输出型SPAD像素结构示意图,包括一个SPAD探测单元、一个信号脉宽压缩电路以及OD门电路组。SPAD探测单元接收到光子后对后级输出一脉宽较长的方波信号;信号脉宽压缩电路将SPAD探测单元输出的脉宽较长的方波信号延时后作“非”,再与信号本身作“与”,最终输出一个脉宽较短的方波信号;OD门电路组由多个OD门,即漏端开路的NMOS管组成,其输入均连接信号脉宽压缩电路的输出端,将信号脉宽压缩电路输出的一路方波信号扩展为多路方波信号。该多路OD输出型SPAD像素最终将探测光子后产生的脉冲信号扩展为多路脉宽较短的方波信号。
图7是本发明的总线连接结构示意图,选取部分多路OD输出型SPAD像素的一个OD输出端连接在一起后接到单条总线上,由常开的PMOS管上拉到VDD,最终可以实现多个多路OD输出型SPAD像素与总线之间的“线与”逻辑并输出。
图8是本发明中像素块(以4×4像素块为例)结构示意图,每个SPAD像素有三个OD输出端,每八个多路OD输出型SPAD像素的OD门输出端连接在一起后与一个上拉到VDD的常开PMOS管相连,该PMOS管的漏极作为输出端连接到一条公用总线上作为总线输出,实现了16个像素经由4条总线对外输出的压缩。在特定的淬灭模式中,上方两排八个SPAD探测单元采用一路淬灭信号QC,下方两排八个SPAD探测单元采用另一路淬灭信号QCN,QC与QCN频率相同,相位相反,可实现上方像素探测的光子信号在前半周期产生,下方像素探测的光子信号在后半周期产生,降低信号重叠产生的概率,从而进一步提高总线带宽。
图9是本发明中像素块(以4×4像素块为例)抽象示意图,将每个pixel进行编号,并抽象出四条总线。具体的连接关系如下,BUS1:1、5、8、9、10、12、13、14;BUS2:1、2、3、6、7、11、12、16;BUS3:1、3、4、5、7、14、15、16;BUS4:2、4、5、7、8、11、13、14。最终形成四条总线对后级输出,后级四个计数器进行脉冲统计,有效减少了计数器个数,实现了4:1的压缩率。后期将通过四条BUS上脉冲个数,利用算法反推出每个pixel的感光值。注意,上述连接关系只是所有可能连接关系中的其中一种,只要适合于后续用算法反推每个pixel感光值的连接关系均可。

Claims (7)

1.一种适用于压缩感知的SPAD阵列,包括多个二维排布的像素块、计数器阵列和读出电路,其特征在于,多个二维排布的像素块包括M×M个多路OD输出型SPAD像素和M条总线,其中,所述多路OD输出型SPAD像素包括依次连接的SPAD探测单元、信号脉宽压缩电路和OD门电路组,所述M条总线中单条总线均选取部分多路OD输出型SPAD像素的一个OD输出端,进行“线与”连接并输出;所述计数器阵列对每条总线上的脉冲个数进行计数,所述读出电路将计数器阵列所记录的数据进行读出。
2.根据权利要求1所述的一种适用于压缩感知的SPAD阵列,其特征在于,所述多路OD输出型SPAD像素中,SPAD探测单元输出脉宽较长的方波信号给信号脉宽压缩电路,信号脉宽压缩电路输出一个脉宽较短的方波信号给OD门电路组,OD门电路组将输入的一路脉宽较短的方波信号扩展为多路方波信号。
3.根据权利要求2所述的一种适用于压缩感知的SPAD阵列,其特征在于,所述SPAD探测单元包括SPAD探测器器件、淬灭电路和整形电路,SPAD探测器器件发生雪崩后由所述淬灭电路淬灭并产生脉冲信号,所述脉冲信号经由整形电路整形后输出一较长的方波信号,该方波信号接入信号脉宽压缩电路的输入端。
4.根据权利要求2所述的一种适用于压缩感知的SPAD阵列,其特征在于,所述信号脉宽压缩电路将信号延时后作“非”,再与信号本身作“与”,最终输出一个脉宽较短的方波信号。
5.根据权利要求2所述的一种适用于压缩感知的SPAD阵列,其特征在于,所述OD门电路组由多个OD门,即漏端开路的NMOS管组成,其输入均连接信号脉宽压缩电路的输出端。
6.根据权利要求1所述的一种适用于压缩感知的SPAD阵列,其特征在于,将像素块中M×M个多路OD输出型SPAD像素分成两组,分别加上两组频率相同但相位相反的淬灭信号。
7.根据权利要求1所述的一种适用于压缩感知的SPAD阵列,其特征在于,所述SPAD阵列的像素块、计数器阵列和读出电路集成在一起,通过n×M条总线将脉冲个数经由M个计数器计数后传输至读出电路读取,实现M:1的压缩比,其中n为像素块个数。
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