CN114199374A - 一种感算一体的单光子成像芯片及方法 - Google Patents

一种感算一体的单光子成像芯片及方法 Download PDF

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Abstract

本发明涉及一种感算一体的单光子成像芯片及方法，其中，芯片主要由单光子感光计数阵列、卷积计算列处理电路、行选电路等组成。事先将卷积权重写入到列处理电路中，芯片阵列的像素实现对光子数的计数并将光子数寄存在像素内，时序控制电路将芯片阵列内的光子数据逐行传输到列处理电路中，并和预存的卷积权重进行乘加计算，从而实现了阵列光子图像和卷积核权重的卷积计算。该芯片在传统的单光子成像架构内融合卷积计算功能，具有感算一体的特性。该芯片能够快速提取微弱图像特征，大幅度压缩了输出的单光子成像数据量。

Description

一种感算一体的单光子成像芯片及方法
技术领域
本发明涉及电子技术领域，尤其是涉及一种感算一体的单光子成像芯片及方法。
背景技术
单光子探测器可对单个光子进行计数，具有极微弱信号场景下的成像能力。单光子探测器阵列的像素内通常包括单光子器件、淬灭电路、计数器和寄存器。单光子器件工作在盖格模式，当接收到目标发射的光子后，器件发生盖格雪崩，淬灭电路通过快速调节单光子器件两端的偏压让单光子器件退出雪崩，同时淬灭电路输出一个代表探测到光子的脉冲信号，该脉冲信号进入计数器，计数器数据加1。单光子器件退出雪崩后等待一定死时间后再次进入盖格模式，可以再次探测光子，通过单光子不断的循环探测，可以在一定时间内收集到很多光子数，并通过计数器对光子数进行累加计数。当一帧的探测时间结束后，计数器数据传输到寄存器内暂存。
单光子探测器阵列内各个像素的光子计数可以反应出不同像素所对应的目标光强，从而实现了目标的光强成像。由于单光子具有光子级别的计数能力，因此可以极远距离、极微弱的目标进行成像。
对单光子探测器阵列的数据进行卷积计算之类的分析处理，可以提取出目标的特征，为进一步决策提供重要参考，但是，单光子探测器阵列与后续处理芯片之间的数据传输是一个瓶颈。以512×512单光子探测器阵列，10bit像素计数量宽为例，如果工作帧频为1kHz，那么单光子探测器阵列与后端处理芯片之间的数据率为2.62Gb/s。为保证上述高数据率，需要为单光子阵列设计多个并行的高速输出缓冲器，这将大大增加单光子阵列的功耗。同时，后端处理芯片也要具有高带宽、高速数据的读取能力，对多路串行输入的数据具有高速的实时处理能力，这对设计后端处理芯片提出了非常大的挑战，并且不可避免的高功耗也严重限制了应用场景。
发明内容
本发明的目的就是为了提供一种感算一体的单光子成像芯片及方法。
本发明的目的可以通过以下技术方案来实现：
一种感算一体的单光子成像芯片，包括单光子感光计数阵列、卷积计算列处理电路、行选电路、卷积权重读写电路、列总线和输出总线；
所述单光子感光计数阵列由M行N列的单光子像元电路排列而成，所述列总线设有N个，所述行选电路M路脉冲输出端，单光子像元电路的输入端连接至行选电路的对应路脉冲输出端，输出端连接至对应列总线；
所述卷积计算列处理电路由N个与N列单光子像元电路一一对应的卷积计算列处理单元排列而成，所述卷积计算列处理单元包括R行S列数据寄存器阵列、R行S列权重参数寄存器阵列、第一数据选择器、第二数据选择器、乘法器、加法器和三态输出电路，所述权重参数寄存器阵列的输入端通过外部写入总线连接卷积权重读写电路，输出端连接至第一数据选择器的输入端，所述数据寄存器阵列输入端连接至列总线，输出端连接至第二数据选择器的输入端，第一数据选择器和第二数据选择器的输出端分别连接至乘法器的两个输入端，所述乘法器的的输出端连接至加法器的第一输入端，所述加法器的输出端连接至自身的第二输入端以及输出总线，其中，任一列总线连接至对应列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S，D1,1为第1行第1列的数据寄存器，D1,2为第1行第2列的数据寄存器，D1,S为第1行第S列的数据寄存器，从第1列到第N列的R行S列权重参数寄存阵列具有相同的参数值，由卷积权重读写电路写入，所述数据寄存器阵列被配置在纵向上进行移位操作，前一行的数据移位至下一行。
所述单光子像元电路包括单光子器件、淬灭电路、K位计数器、K位寄存器和K路三态输出电路，所述单光子器件的一端连接偏置高压，另一端连接淬灭电路的控制端，所述淬灭电路的输出端连接计数器的计数输入端，所述计数器的K位输出端并行连接K位寄存器的K位写入端，所述K位寄存器的输出端连接K路三态输出电路的输入端，同一列的K路三态输出电路的输出连接同一条列总线。
所述单光子器件为单光子雪崩二极管。
一种如上述的成像芯片的方法，包括：
步骤S1：卷积权重读写电路将权重参数写入各卷积计算列处理单元的权重参数寄存器阵列；
步骤S2：对单光子像元电路内的计数器和寄存器执行复位清零；
步骤S3：当单光子像元电路内的单光子器件接收到光子后，淬灭电路输出指示脉冲并让单光子器件淬灭并等待下一个光子，计数器收到指示脉冲后，计数值+1，当探测完一帧后，计数器将计数值传输至寄存器中暂存；
步骤S4：通过行选电路的输出脉冲Row1使第1行单光子像元电路内所有三态输出电路开启，第1行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S5：列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S6：通过行选电路的输出脉冲Row2使第2行单光子像元电路内所有三态输出电路开启，第2行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S7：数据寄存阵列在纵向上进行移位操作，具体的，第1行的数据D1,1移位D2,1、D1,i移位到D2,i，依次类推；然后列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S8：通过行选电路的输出脉冲Row3使第3行单光子像元电路内所有三态输出电路开启，第3行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S9：数据寄存阵列在纵向上进行移位操作，具体的，第2行的数据D2,1移位D3,1、D2,i移位到D3,i，依次类推，然后列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S10：卷积计算列处理电路中的数据寄存阵列和权重参数寄存阵列进行乘加计算得到乘加结果；
步骤S11：卷积计算列处理电路中的三态输出电路依次开启，从第1到第N列的乘加结果依次进入输出总线并传输到芯片外部；
步骤S12：通过行选电路的输出脉冲Row4使第4行单光子像元电路内所有三态输出电路开启，第4行第i列单元的寄存器内暂存的数据传输到列总线Coli上；重复S9，S10，S11，直到第M行全部结束，此时完成了整个芯片阵列的卷积计算。
所述步骤S10具体为：
卷积计算列处理电路中的数据寄存阵列和权重参数寄存阵列进行乘加计算，通过数据选择器选择D1，1和W1，1，乘积得到D1，1W1，1，然后再选择D1，2和W1，2，乘积得到D1，2W1，2，并与上一次的和相加，得到D1，1W1，1+D1，2W1，2，依次类推，最终乘加结果为Sum＝D1，1W1，1+D1，2W1，2+……+DR，SWR，S。
与现有技术相比，本发明具有以下有益效果：通过在列级电路内进行卷积计算，可以直接在芯片内实现成像特征的提取；充分利用了单光子探测器阵列的结构特点，通过行移位转移，实现卷积核在垂直方向上的平移计算；通过单路列总线同时连接多个寄存器，实现卷积核在水平方向上的平移计算，通过在像素内和列级电路增加寄存器，使芯片支持流水线操作，同时整个计算具有高度的并行性，从而实现提高了计算速率，支持高帧频感知和计算。
附图说明
图1为本发明芯片的结构示意图；
图2为单光子像元电路的结构示意图；
图3为卷积计算列处理单元的结构示意图；
图4为列数据寄存器阵列的示意图；
图5为乘加部分的结构示意图；
图6为行选电路部分的示意图；
其中：11、单光子器件，12、淬灭电路，13、寄存器，14、计数器，15、三态输出电路，17、偏置高压，18、行选电路的输出。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本实施例以本发明技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
一种感算一体的单光子成像芯片，如图1至图6所示，包括单光子感光计数阵、卷积计算列处理电路、行选电路、卷积权重读写电路、列总线和输出总线，单光子感光计数阵列由M行N列的单光子像元电路排列而成，M、N为大于1的整数，列总线设有N个，行选电路M路脉冲输出端，单光子像元电路包括单光子器件11、淬灭电路12、K位计数器14、K位寄存器13和K路三态输出电路15，单光子器件为单光子雪崩二极管。单光子器件一端接偏置高压17，另一端接淬灭电路的控制端。淬灭电路的输出端接计数器的计数输入端。计数器的K位输出端并行连接K位寄存器的K位写入端。K位寄存器的连接K路三态输出电路的输入端。同一列的K路三态输出电路的输出连接同一条列总线。
卷积计算列处理电路由N个卷积计算列处理单元2排列而成。卷积计算列处理单元包括R行S列数据寄存器阵列、R行S列权重参数寄存器阵列、数据选择器、乘法器、加法器和三态输出电路组成。权重参数寄存器阵列的输人端连接外部写入总线，从第1列到第N列的R行S列权重参数寄存阵列具有完全相同的参数值，在芯片启动之前由外部统一写入。权重参数寄存器阵列的输出端连接第一数据选择器的输入端。数据寄存器阵列输入端连接列总线，数据寄存器阵列的输出端连接第二数据选择器的输入端。第一数据选择器的输出端和第二数据选择器的输出端连接乘法器的两个输入端，乘法器的输出端连接加法器的第一输入端，加法器的输出端连接第二输入端，加法器的输出端连接三态输出电路的输入端，三态输出电路的输出端连接输出总线，图中，ADD为加法器，MUX为数据选择器。
列总线连接到卷积计算列处理电路的数据寄存器阵列，列总线同时连接同一列处理电路内的数据寄存器D1,1，以及前一列的D1,2，……，以及前i列的D1,i+1，……，以及前S-1列的D1,S。
列数据寄存器阵列和权重参数寄存器阵列通过数据选择器后进行乘加计算。通过数据选择器先同时选择W1,1，D1,1，通过乘加后Sum＝W1,1D1,1，下一步同时选通W1,2，D1,2，通过乘加后第i列的列累加结果为Sumi＝W1,1D1,1+W1,2D1,2，依次类推，将R行S列全部选通后，总和为：
Figure BDA0003366891530000051
行选择器有M路脉冲输出端，第1路脉冲输出端连接单光子感光计数阵列第一行所有单元的三态输出电路的控制端，第2路脉冲输出端连接单光子感光计数阵列第一行所有单元的三态输出电路的控制端，依次类推，第M路脉冲输出端连接单光子感光计数阵列第M行所有单元的三态输出电路的控制端。
上述成像芯片的感算实现方法包括：
步骤S1：卷积权重读写电路通过Weight总线将权重参数写入各卷积计算列处理单元的权重参数寄存器阵列，每一列的卷积核相同，大小为R×S；
步骤S2：在每一帧开始探测之前，对单光子像元电路内的计数器和寄存器执行复位清零；
步骤S3：当单光子像元电路内的单光子器件接收到光子后，淬灭电路输出指示脉冲并让单光子器件淬灭并等待下一个光子，计数器收到指示脉冲后，计数值+1，当探测完一帧后，计数器将计数值传输至寄存器中暂存；
步骤S4：通过行选电路的输出脉冲Row1使第1行单光子像元电路内所有三态输出电路开启，第1行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S5：列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S6：通过行选电路的输出脉冲Row2使第2行单光子像元电路内所有三态输出电路开启，第2行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S7：数据寄存阵列在纵向上进行移位操作，具体的，第1行的数据D1,1移位D2,1、D1,i移位到D2,i，依次类推；然后列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S8：通过行选电路的输出脉冲Row3使第3行单光子像元电路内所有三态输出电路开启，第3行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S9：数据寄存阵列在纵向上进行移位操作，具体的，第2行的数据D2,1移位D3,1、D2,i移位到D3,i，依次类推，然后列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S10：卷积计算列处理电路中的数据寄存阵列和权重参数寄存阵列进行乘加计算得到乘加结果，具体的，卷积计算列处理电路中的数据寄存阵列和权重参数寄存阵列进行乘加计算，通过数据选择器选择D1，1和W1，1，乘积得到D1，1W1，1，然后再选择D1，2和W1，2，乘积得到D1，2W1，2，并与上一次的和相加，得到D1，1W1，1+D1，2W1，2，依次类推，最终乘加结果为Sum＝D1，1W1，1+D1，2W1，2+……+DR，SWR，S。
步骤S11：卷积计算列处理电路中的三态输出电路依次开启，从第1到第N列的乘加结果依次进入输出总线并传输到芯片外部；
步骤S12：通过行选电路的输出脉冲Row4使第4行单光子像元电路内所有三态输出电路开启，第4行第i列单元的寄存器内暂存的数据传输到列总线Coli上；重复S9，S10，S11，直到第M行全部结束，此时完成了整个芯片阵列的卷积计算。

Claims (5)

1.一种感算一体的单光子成像芯片，其特征在于，包括单光子感光计数阵列、卷积计算列处理电路、行选电路、卷积权重读写电路、列总线和输出总线；
所述单光子感光计数阵列由M行N列的单光子像元电路排列而成，所述列总线设有N个，所述行选电路M路脉冲输出端，单光子像元电路的输入端连接至行选电路的对应路脉冲输出端，输出端连接至对应列总线；
所述卷积计算列处理电路由N个与N列单光子像元电路一一对应的卷积计算列处理单元排列而成，所述卷积计算列处理单元包括R行S列数据寄存器阵列、R行S列权重参数寄存器阵列、第一数据选择器、第二数据选择器、乘法器、加法器和三态输出电路，所述权重参数寄存器阵列的输入端通过外部写入总线连接卷积权重读写电路，输出端连接至第一数据选择器的输入端，所述数据寄存器阵列输入端连接至列总线，输出端连接至第二数据选择器的输入端，第一数据选择器和第二数据选择器的输出端分别连接至乘法器的两个输入端，所述乘法器的的输出端连接至加法器的第一输入端，所述加法器的输出端连接至自身的第二输入端以及输出总线，其中，任一列总线连接至对应列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S，D1,1为第1行第1列的数据寄存器，D1,2为第1行第2列的数据寄存器，D1,S为第1行第S列的数据寄存器，从第1列到第N列的R行S列权重参数寄存阵列具有相同的参数值，由卷积权重读写电路写入，所述数据寄存器阵列被配置在纵向上进行移位操作，前一行的数据移位至下一行。
2.根据权利要求1所述的一种感算一体的单光子成像芯片，其特征在于，所述单光子像元电路包括单光子器件、淬灭电路、K位计数器、K位寄存器和K路三态输出电路，所述单光子器件的一端连接偏置高压，另一端连接淬灭电路的控制端，所述淬灭电路的输出端连接计数器的计数输入端，所述计数器的K位输出端并行连接K位寄存器的K位写入端，所述K位寄存器的输出端连接K路三态输出电路的输入端，同一列的K路三态输出电路的输出连接同一条列总线。
3.根据权利要求2所述的一种感算一体的单光子成像芯片，其特征在于，所述单光子器件为单光子雪崩二极管。
4.一种如权利要求2-3中任一所述的成像芯片的方法，其特征在于，包括：
步骤S1：卷积权重读写电路将权重参数写入各卷积计算列处理单元的权重参数寄存器阵列；
步骤S2：对单光子像元电路内的计数器和寄存器执行复位清零；
步骤S3：当单光子像元电路内的单光子器件接收到光子后，淬灭电路输出指示脉冲并让单光子器件淬灭并等待下一个光子，计数器收到指示脉冲后，计数值+1，当探测完一帧后，计数器将计数值传输至寄存器中暂存；
步骤S4：通过行选电路的输出脉冲Row1使第1行单光子像元电路内所有三态输出电路开启，第1行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S5：列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S6：通过行选电路的输出脉冲Row2使第2行单光子像元电路内所有三态输出电路开启，第2行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S7：数据寄存阵列在纵向上进行移位操作，具体的，第1行的数据D1,1移位D2,1、D1,i移位到D2,i，依次类推；然后列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S8：通过行选电路的输出脉冲Row3使第3行单光子像元电路内所有三态输出电路开启，第3行第i列单元的寄存器内暂存的数据传输到列总线Coli上；
步骤S9：数据寄存阵列在纵向上进行移位操作，具体的，第2行的数据D2,1移位到D3,1、D2,i移位到D3,i，依次类推，然后列总线数据写入到卷积计算列处理电路的数据寄存阵列中，同时写入到当前列数据寄存器的D1,1，前一列数据寄存器的D1,2，直至前S-1列数据寄存器的D1,S；
步骤S10：卷积计算列处理电路中的数据寄存阵列和权重参数寄存阵列进行乘加计算得到乘加结果；
步骤S11：卷积计算列处理电路中的三态输出电路依次开启，从第1到第N列的乘加结果依次进入输出总线并传输到芯片外部；
步骤S12：通过行选电路的输出脉冲Row4使第4行单光子像元电路内所有三态输出电路开启，第4行第i列单元的寄存器内暂存的数据传输到列总线Coli上；重复S9，S10，S11，直到第M行全部结束，此时完成了整个芯片阵列的卷积计算。
5.根据权利要求4所述的方法，其特征在于，所述步骤S10具体为：
卷积计算列处理电路中的数据寄存阵列和权重参数寄存阵列进行乘加计算，通过数据选择器选择D1，1和W1，1，乘积得到D1，1W1，1，然后再选择D1，2和W1，2，乘积得到D1，2W1，2，并与上一次的和相加，得到D1，1W1，1+D1，2W1，2，依次类推，最终乘加结果为Sum＝D1，1W1，1+D1，2W1，2+……+DR，SWR，S。
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