CN113162609A - 一种异步计数器 - Google Patents

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CN113162609A CN202110579057.1A CN202110579057A CN113162609A CN 113162609 A CN113162609 A CN 113162609A CN 202110579057 A CN202110579057 A CN 202110579057A CN 113162609 A CN113162609 A CN 113162609A
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters

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Abstract

本申请公开了一种异步计数器，所述异步计数器包括异步计数电路、数值比较电路和反馈复位电路，其中，所述反馈复位电路用于基于所述计数时钟信号和所述比较控制信号，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路根据所述第二复位信号的状态进行重置或计数操作，且所述第二复位信号的持续时间等于预设时间，即所述反馈复位电路将比较控制信号的状态进行了一定程度的延时，产生了持续时间等于预设时间的第二复位信号，这样在当需要进行重置操作时，持续时间较长的第二复位信号可以消除由于复位信号保持时间太短而导致电路产生毛刺信号的现象，降低了时序分析的难度。

Description

一种异步计数器
技术领域
本申请涉及集成电路技术领域，更具体地说，涉及一种异步计数器。
背景技术
计数器是一种常见的时序逻辑电路，是数字电路的重要组成部分，它的最基础的功能是通过统计时钟脉冲的个数来完成计数。
计数器根据触发器是否使用同一个时钟信号源分为同步计数器和异步计数器。同步计数器电路状态稳定，容易控制，但电路复杂，需要的晶体管数目更多，所以功耗也更大；异步计数器的时钟信号只加在第一个触发器的时钟端口，后续触发器的时钟信号是前一级触发器的输出，规模小，功耗较小。
n位二进制计数器可以通过反馈法得到任意的N进制计数器。当计数器达到预设的数值后，就会产生一个复位信号使计数器从初始值开始重新计数。但目前的异步计数器在工作过程中会产生毛刺，增大了时序分析的难度。
发明内容
为解决上述技术问题，本申请提供了一种异步计数器，以解决现有技术中异步计数器在工作过程中产生毛刺的问题，降低时序分析的难度。
为实现上述技术目的，本申请实施例提供了如下技术方案：
一种异步计数器，包括：异步计数电路、数值比较电路和反馈复位电路；其中，
所述反馈复位电路包括第一时钟输入端、第一复位信号输入端和第一输出端；
所述异步计数电路包括置位端、第二时钟输入端和第二输出端；
所述数值比较电路包括计数输入端、限值输入端和第三输出端；
所述第一时钟输入端和第二时钟输入端均用于接收计数时钟信号，所述第一输出端与所述置位端连接，所述第一复位信号输入端用于接收第一复位信号，所述第二输出端与所述计数输入端连接，所述限值输入端用于接收计数限值信号，所述第三输出端用于输出比较控制信号；
所述异步计数电路，用于基于第二复位信号和所述计数时钟信号进行计数，并通过所述第二输出端向所述数值比较电路输出计数信号；
所述数值比较电路，用于基于所述计数信号和所述计数限值信号，生成比较控制信号；
所述反馈复位电路，用于基于所述计数时钟信号和所述比较控制信号，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路根据所述第二复位信号的状态进行重置或计数操作，所述第二复位信号的持续时间等于预设时间。
可选的，所述预设时间的取值为所述计数时钟信号的半个周期。
可选的，所述反馈复位电路包括：第一锁存器、第一与门和第一或门；其中，
所述第一锁存器为处于第一状态时锁存，处于第二状态时传送的锁存器，所述第一锁存器的时钟信号端用于接收所述计数时钟信号，所述第一锁存器的数据端用于接收所述比较控制信号，所述第一锁存器的同向输出端与所述第一与门的一个输入端连接；
所述第一与门的另一个输入端用于接收所述计数时钟信号，所述第一与门的输出端与所述第一或门的一个输入端连接；
所述第一或门的另一输入端用于接收所述第一复位信号；
所述第一状态为所述第一锁存器的时钟信号端为1的状态，所述第二状态为所述第一锁存器的时钟信号端为0时的状态。
可选的，所述反馈复位电路包括：第二锁存器、第一或非门和第二或门；其中，
所述第二锁存器为处于第二状态时锁存，处于第一状态时传送的锁存器，所述第二锁存器的时钟信号端用于接收所述计数时钟信号，所述第二锁存器的数据端用于接收所述比较控制信号，所述第二锁存器的反向输出端与所述第一或非门的一个输入端连接；
所述第一或非门的另一个输入端用于接收所述计数时钟信号，所述第一或非门的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一输入端用于接收所述第一复位信号；
所述第一状态为所述第一锁存器的时钟信号端为1的状态，所述第二状态为所述第一锁存器的时钟信号端为0时的状态。
可选的，所述第二复位信号包括第一状态和第二状态；
当所述异步计数电路接收到第一状态的第二复位信号时，进行重置操作，基于所述计数信号从1开始计数；
当所述异步计数电路接收到第二状态的第二复位信号时，基于所述计数信号继续计数。
可选的，所述第一复位信号包括第一状态和第二状态；
当所述第一复位信号为第一状态时，所述第二复位信号为第一状态；
当所述第一复位信号为第二状态时，所述第二复位信号的状态根据所述计数时钟信号和所述比较控制信号确定。
可选的，所述异步计数电路包括：多个级联的触发器，第一级触发器的时钟端用于接收所述计数时钟信号，第i级触发器的时钟端与第i-1级触发器的反向输出端连接，i大于1；
各级所述触发器的数据输入端连接自身的反向输出端，各级所述触发器的同向输出端与所述计数输入端连接；
第一级触发器的置位端与所述第一输出端连接，第i级所述触发器的复位端与所述第一输出端连接，所述复位端和所述置位端均用于接收所述第二复位信号。
可选的，所述异步计数电路包括：多个级联的触发器，第一级触发器的时钟端用于接收所述计数时钟信号，第i级触发器的时钟端与第i-1级触发器的同向输出端连接，i大于1；
各级所述触发器的数据输入端连接自身的反向输出端，各级所述触发器的同向输出端与所述计数输入端连接；
第一级触发器的置位端与所述第一输出端连接，第i级所述触发器的复位端与所述第一输出端连接，所述复位端和所述置位端均用于接收所述第二复位信号。
可选的，所述计数限值信号包括表征计数限值的二进制信号。
可选的，所述数值比较电路具体用于，在当所述计数信号小于所述计数限值信号时，生成第二状态的比较控制信号，在当所述计数信号等于所述计数限值信号时，生成第一状态的比较控制信号。
从上述技术方案可以看出，本申请实施例提供了一种异步计数器，所述异步计数器包括异步计数电路、数值比较电路和反馈复位电路，其中，所述反馈复位电路用于基于所述计数时钟信号和所述比较控制信号，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路根据所述第二复位信号的状态进行重置或计数操作，且所述第二复位信号的持续时间等于预设时间，即所述反馈复位电路将比较控制信号的状态进行了一定程度的延时，产生了持续时间等于预设时间的第二复位信号，这样在当需要进行重置操作时，持续时间较长的第二复位信号可以消除由于复位信号保持时间太短而导致电路产生毛刺信号的现象，降低了时序分析的难度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请的一个实施例提供的一种异步计数器的结构示意图；
图2为本申请的一个实施例提供的一种反馈复位电路的结构示意图；
图3为本申请的另一个实施例提供的一种反馈复位电路的结构示意图；
图4为本申请的另一个实施例提供的一种具有如图2所示的反馈复位电路的异步计数器的结构示意图；
图5为本申请的一个实施例提供的一种当N＝11时，图4所示的异步计数器输出的波形示意图；
图6为本申请的又一个实施例提供的一种具有如图3所示的反馈复位电路的异步计数器的结构示意图；
图7为本申请的一个实施例提供的一种当N＝9时，图6所示的异步计数器输出的波形示意图。
具体实施方式
正如背景技术中所述，现有技术中的异步计数器在复位过程中会使得电路的信号出现毛刺，增大了时序分析的难度。
具体地，发明人研究发现，现有技术中的异步计数器的通常使用异步反馈法产生复位信号，但这种方法产生的复位信号持续时间很短，复位信号直接传送到触发器的复位端使触发器复位，这会使电路产生毛刺。
为了解决这一问题，本申请实施例提供了一种异步计数器，所述异步计数器包括异步计数电路、数值比较电路和反馈复位电路，其中，所述反馈复位电路用于基于所述计数时钟信号和所述比较控制信号，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路根据所述第二复位信号的状态进行重置或计数操作，且所述第二复位信号的持续时间等于预设时间，即所述反馈复位电路将比较控制信号的状态进行了一定程度的延时，产生了持续时间等于预设时间的第二复位信号，这样在当需要进行重置操作时，持续时间较长的第二复位信号可以消除由于复位信号保持时间太短而导致电路产生毛刺信号的现象，降低了时序分析的难度。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种异步计数器，如图1所示，包括：异步计数电路10、数值比较电路20和反馈复位电路30；其中，
所述反馈复位电路30包括第一时钟输入端、第一复位信号输入端和第一输出端；
所述异步计数电路10包括置位端、第二时钟输入端和第二输出端；
所述数值比较电路20包括计数输入端、限值输入端和第三输出端；
所述第一时钟输入端和第二时钟输入端均用于接收计数时钟信号CLK，所述第一输出端与所述置位端连接，所述第一复位信号输入端用于接收第一复位信号RST，所述第二输出端与所述计数输入端连接，所述限值输入端用于接收计数限值信号S[n-1:0]，所述第三输出端用于输出比较控制信号COUT；
所述异步计数电路10，用于基于第二复位信号和所述计数时钟信号CLK进行计数，并通过所述第二输出端向所述数值比较电路20输出计数信号；
所述数值比较电路20，用于基于所述计数信号和所述计数限值信号S[n-1:0]，生成比较控制信号COUT；
所述反馈复位电路30，用于基于所述计数时钟信号CLK和所述比较控制信号COUT，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路10根据所述第二复位信号的状态进行重置或计数操作，所述第二复位信号的持续时间等于预设时间。
在本实施例中，所述异步计数器包括异步计数电路10、数值比较电路20和反馈复位电路30，其中，所述反馈复位电路30用于基于所述计数时钟信号CLK和所述比较控制信号COUT，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路10根据所述第二复位信号的状态进行重置或计数操作，且所述第二复位信号的持续时间等于预设时间，即所述反馈复位电路30将比较控制信号COUT的状态进行了一定程度的延时，产生了持续时间等于预设时间的第二复位信号，这样在当需要进行重置操作时，持续时间较长的第二复位信号可以消除由于复位信号保持时间太短而导致电路产生毛刺信号的现象，降低了时序分析的难度。
所述预设时间的取值与所述计数时钟信号CLK的周期有关，在本申请的一个实施例中，所述预设时间的取值为所述计数时钟信号CLK的半个周期。
下面对本申请实施例提供的异步计数器的各个电路结构的具体可行构成进行描述。
可选的，在本申请的一个实施例中，如图2所示，所述反馈复位电路30包括：第一锁存器31、第一与门32和第一或门33；其中，
所述第一锁存器31为处于第一状态时锁存，处于第二状态时传送的锁存器，所述第一锁存器31的时钟信号端
Figure BDA0003085353130000072
用于接收所述计数时钟信号CLK，所述第一锁存器31的数据端D用于接收所述比较控制信号COUT，所述第一锁存器31的同向输出端Q与所述第一与门32的一个输入端连接；
所述第一与门32的另一个输入端用于接收所述计数时钟信号CLK，所述第一与门32的输出端与所述第一或门33的一个输入端连接；
所述第一或门33的另一输入端用于接收所述第一复位信号RST；
所述第一状态为所述第一锁存器的时钟信号端为1的状态，所述第二状态为所述第一锁存器的时钟信号端为0时的状态。
图2中还示出了第一锁存器31的反向输出端
Figure BDA0003085353130000073
。图2中，and表示与门，or表示或门，表1和表2分别为所述第一锁存器31的真值表和后两级逻辑门的真值表。
表1第一锁存器31的真值表
D CLK Q
x x x
L L L
H L H
L H Hold
H H Hold
表2后两级逻辑门的真值表
Figure BDA0003085353130000071
Figure BDA0003085353130000081
在表1和表2中，COUT表示所述比较控制信号COUT，CLK表示所述计数时钟信号CLK，Q表示所述第一锁存器31的同向输出端的输出信号，R表示第二复位信号，RST表示所述第一复位信号RST，x表示不定值，L表示信号为低电平，H表示信号为高电平，Hold表示第一锁存器31处于保持(锁存)状态。
结合图2、表1和表2，在时钟上升沿时，数值比较电路20将采集到的异步计数电路10的输出值(即所述计数信号)和期望值(即所述计数限值信号S[n-1:0])进行比较，产生的比较控制信号COUT到达第一锁存器31的数据端，由于这时计数时钟信号CLK为高电平，第一锁存器31锁定，经过半个时钟周期，计数时钟信号CLK变成低电平后，第一锁存器31的同向输出传送到第一与门32的输入端，再等半个时钟周期，计数时钟信号CLK变为高电平，传送来的比较控制信号COUT若为高电平，则第一与门32的输出为高电平，从而第一或门33的输出R也为高电平，异步计数器复位，否则，第一与门32和第一或门33的输出值都为低电平，异步计数器继续递增计数。
可选的，参考图3，反馈复位电路30包括：第二锁存器34、第一或非门35和第二或门36；其中，
所述第二锁存器34为处于第二状态时锁存，处于第一状态时传送的锁存器，所述第二锁存器34的时钟信号端CK用于接收所述计数时钟信号CLK，所述第二锁存器34的数据端D用于接收所述比较控制信号COUT，所述第二锁存器34的反向输出端
Figure BDA0003085353130000082
与所述第一或非门35的一个输入端连接；
所述第一或非门35的另一个输入端用于接收所述计数时钟信号CLK，所述第一或非门35的输出端与所述第二或门36的一个输入端连接；
所述第二或门36的另一输入端用于接收所述第一复位信号RST。
所述第一状态为所述第一锁存器的时钟信号端为1的状态，所述第二状态为所述第一锁存器的时钟信号端为0时的状态。
图3中，nor表示或非门，表3和表4分别为所述第二锁存器34的真值表和后两级逻辑门的真值表。
表3第二锁存器34的真值表
Figure BDA0003085353130000091
表4后两级逻辑门的真值表
Figure BDA0003085353130000092
在表3和表4中，COUT表示所述比较控制信号COUT，CLK表示所述计数时钟信号CLK，
Figure BDA0003085353130000093
表示所述第二锁存器34的反向输出端的输出信号，R表示第二复位信号，RST表示所述第一复位信号RST，x表示不定值，L表示信号为低电平，H表示信号为高电平，Hold表示第二锁存器34处于保持(锁存)状态。
结合图3、表3和表4，在时钟下降沿，数值比较电路20将采集到的异步计数电路10的输出值(即所述计数信号)和期望值(即所述计数限值信号S[n-1:0])进行比较，产生的比较控制信号COUT到达锁存器的数据输入端，由于这时计数时钟信号CLK为低电平，第二锁存器34锁定，经过半个时钟周期，时钟信号变成高电平后，第二锁存器34的反向输出传送到第一或非门35的输入端，再等半个时钟周期，时钟信号变为低电平，反向输出若为低电平，则第一或非门35的输出为高电平，从而第二或门36的输出R也为高电平，异步计数器复位，否则，第一或非门35和第二或门36的输出值都为低电平，异步计数器继续递增计数。
相应的，如前文所述，所述第二复位信号包括第一状态和第二状态；
当所述异步计数电路10接收到第一状态的第二复位信号时，进行重置操作，基于所述计数信号从1开始计数；
当所述异步计数电路10接收到第二状态的第二复位信号时，基于所述计数信号继续计数。
所述第一复位信号RST包括第一状态和第二状态；
当所述第一复位信号RST为第一状态时，所述第二复位信号为第一状态；
当所述第一复位信号RST为第二状态时，所述第二复位信号的状态根据所述计数时钟信号CLK和所述比较控制信号COUT确定。
对于所述异步计数电路10，当所述反馈复位电路30的结构如图2所示时，所述异步计数电路10的结构参考图4，所述异步计数电路10包括：多个级联的触发器11，第一级触发器11的时钟端用于接收所述计数时钟信号CLK，第i级触发器11的时钟端与第i-1级触发器11的反向输出端连接，i大于1；
各级所述触发器11的数据输入端连接自身的反向输出端，各级所述触发器11的同向输出端与所述计数输入端连接；
第一级触发器11的置位端与所述第一输出端连接，第i级所述触发器11的复位端与所述第一输出端连接，用于接收所述第二复位信号。
在图4所示的异步计数电路10中的触发器11均为时钟上升沿触发，置位端Set和复位端Reset为高电平有效的D触发器。
当所述反馈复位电路30的结构如图3所示时，所述异步计数电路10的结构参考图6，所述异步计数电路10包括：多个级联的触发器，第一级触发器的时钟端用于接收所述计数时钟信号CLK，第i级触发器的时钟端与第i-1级触发器的同向输出端连接，i大于1；
各级所述触发器的数据输入端连接自身的反向输出端，各级所述触发器的同向输出端与所述计数输入端连接；
第一级触发器的置位端Set与所述第一输出端连接，第i级所述触发器的复位端Reset与所述第一输出端连接，所述复位端Reset和所述置位端Set均用于接收所述第二复位信号。
在图6所示的异步计数电路10中的触发器11均为时钟下降沿触发，置位端Set和复位端Reset为高电平有效的D触发器。
对于所述异步计数电路10而言，其接收的所述计数限值信号S[n-1:0]包括表征计数限值的二进制信号。所述数值比较电路20具体用于，在当所述计数信号小于所述计数限值信号S[n-1:0]时，生成第二状态的比较控制信号COUT，在当所述计数信号等于所述计数限值信号S[n-1:0]时，生成第一状态的比较控制信号COUT。
具体地，仍然参考图4和图6，图4和图6是以8位二进制的异步计数器为例进行说明的，在图4和图6中，所述异步计数电路10中的触发器的数量均为8个，所述数值比较电路20包括8个同或门(xnor0～xnor7)、两个四输入与非门(nand1、nand2)和一个二输入或非门(nor1)构成。同或门的两个输入分别是触发器的同向输出(Q0～Q7)和相对应的任意数N的二进制信号(S[0]～S[7])；将同或门的输出分为两组，同或门xnor0～xnor3的输出连接与非门nand1的四个输入端，同或门xnor4～xnor7的输出连接与非门nand2的四个输入端；两个与非门(nand1、nand2)的输出作为或非门(nor1)的输入，或非门的输出为比较控制信号COUT(COUT)。当触发器同向输出(Q0～Q7)与输入的任意数N的二进制信号(S[0]～S[7])(即所述计数限值信号S[n-1:0])一一对应时，比较控制信号COUT为高电平，否则为低电平。
在图4中，在时钟上升沿，数值比较电路20将采集到的触发器的输出值(Q7～Q0)和期望值(S[7]～S[0])进行比较，产生的比较控制信号COUT到达锁存器的数据输入端，由于这时时钟信号(CLK)为高电平，第一锁存器31锁定，经过半个时钟周期，时钟信号(CLK)变成低电平后，第一锁存器31的同向输出传送到第一与门32的输入端；再等半个时钟周期，时钟信号(CLK)变为高电平，传送来的比较控制信号COUT若为高电平，则与门的输出为高电平,从而第一或门33的输出(即产生的复位信号R)也为高电平，导致触发器DFF0置位，DFF1～DFF7复位，输出为1；否则，第一与门32和第一或门33的输出值都为低电平，计数器继续递增计数。
针对图4所示的异步计数器，参考图5，图5示出了当输入N＝11即S[7:0]＝0000_1011)时，电路输出的波形，可以看出所述异步计数器计数范围为1～11，共计11个时钟脉冲，比较控制信号(COUT)在计到最后一个数时为高电平，并持续一个时钟周期，产成的第二复位信号(R)高电平持续时间为半个时钟周期。
在图6中，在时钟的下降沿，数值比较电路20将采集到的触发器的输出值(Q7～Q0)和期望值(S[7]～S[0])进行比较，产生的控制信号(COUT)到达锁存器的数据输入端，由于这时时钟信号(CLK)号为低电平，第二锁存器34锁定，经过半个时钟周期，时钟信号(CLK)变成高电平后，第二锁存器34的反向输出传送到第一或非门35的输入端；再等半个时钟周期，时钟信号(CLK)变为低电平，反向信号若为低电平，则第一或非门35的输出为高电平，从而第二或门36的输出(即产生的复位信号R)也为高电平，导致触发器DFF0置位，DFF1～DFF7复位，输出为1；否则，第一或非门35和第二或门36的输出值都为低电平，计数器继续递增计数。
针对图6所示的异步计数器，参考图7，图7示出了当输入N＝9(即S[7:0]＝0000_1001)时，电路输出的波形，可以看出计数器计数范围为1～9，共计9个时钟脉冲，比较控制信号(COUT)在计到最后一个数时为高电平，并持续一个周期，生成的第二复位信号(R)高电平持续时间为半个时钟周期。
综上所述，本申请实施例提供了一种异步计数器，所述异步计数器包括异步计数电路10、数值比较电路20和反馈复位电路30，其中，所述反馈复位电路30用于基于所述计数时钟信号CLK和所述比较控制信号COUT，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路10根据所述第二复位信号的状态进行重置或计数操作，且所述第二复位信号的持续时间等于预设时间，即所述反馈复位电路30将比较控制信号COUT的状态进行了一定程度的延时，产生了持续时间等于预设时间的第二复位信号，这样在当需要进行重置操作时，持续时间较长的第二复位信号可以消除由于复位信号保持时间太短而导致电路产生毛刺信号的现象，降低了时序分析的难度。
本说明书中各实施例中记载的特征可以相互替换或者组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种异步计数器，其特征在于，包括：异步计数电路、数值比较电路和反馈复位电路；其中，
所述反馈复位电路包括第一时钟输入端、第一复位信号输入端和第一输出端；
所述异步计数电路包括置位端、第二时钟输入端和第二输出端；
所述数值比较电路包括计数输入端、限值输入端和第三输出端；
所述第一时钟输入端和第二时钟输入端均用于接收计数时钟信号，所述第一输出端与所述置位端连接，所述第一复位信号输入端用于接收第一复位信号，所述第二输出端与所述计数输入端连接，所述限值输入端用于接收计数限值信号，所述第三输出端用于输出比较控制信号；
所述异步计数电路，用于基于第二复位信号和所述计数时钟信号进行计数，并通过所述第二输出端向所述数值比较电路输出计数信号；
所述数值比较电路，用于基于所述计数信号和所述计数限值信号，生成比较控制信号；
所述反馈复位电路，用于基于所述计数时钟信号和所述比较控制信号，生成第一状态或第二状态的所述第二复位信号，以使所述异步计数电路根据所述第二复位信号的状态进行重置或计数操作，所述第二复位信号的持续时间等于预设时间。
2.根据权利要求1所述的异步计数器，其特征在于，所述预设时间的取值为所述计数时钟信号的半个周期。
3.根据权利要求2所述的异步计数器，其特征在于，所述反馈复位电路包括：第一锁存器、第一与门和第一或门；其中，
所述第一锁存器为处于第一状态时锁存，处于第二状态时传送的锁存器，所述第一锁存器的时钟信号端用于接收所述计数时钟信号，所述第一锁存器的数据端用于接收所述比较控制信号，所述第一锁存器的同向输出端与所述第一与门的一个输入端连接；
所述第一与门的另一个输入端用于接收所述计数时钟信号，所述第一与门的输出端与所述第一或门的一个输入端连接；
所述第一或门的另一输入端用于接收所述第一复位信号；
所述第一状态为所述第一锁存器的时钟信号端为1的状态，所述第二状态为所述第一锁存器的时钟信号端为0时的状态。
4.根据权利要求2所述的异步计数器，其特征在于，所述反馈复位电路包括：第二锁存器、第一或非门和第二或门；其中，
所述第二锁存器为处于第二状态时锁存，处于第一状态时传送的锁存器，所述第二锁存器的时钟信号端用于接收所述计数时钟信号，所述第二锁存器的数据端用于接收所述比较控制信号，所述第二锁存器的反向输出端与所述第一或非门的一个输入端连接；
所述第一或非门的另一个输入端用于接收所述计数时钟信号，所述第一或非门的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一输入端用于接收所述第一复位信号；
所述第一状态为所述第一锁存器的时钟信号端为1的状态，所述第二状态为所述第一锁存器的时钟信号端为0时的状态。
5.根据权利要求3或4任一项所述的异步计数器，其特征在于，所述第二复位信号包括第一状态和第二状态；
当所述异步计数电路接收到第一状态的第二复位信号时，进行重置操作，基于所述计数信号从1开始计数；
当所述异步计数电路接收到第二状态的第二复位信号时，基于所述计数信号继续计数。
6.根据权利要求5所述的异步计数器，其特征在于，所述第一复位信号包括第一状态和第二状态；
当所述第一复位信号为第一状态时，所述第二复位信号为第一状态；
当所述第一复位信号为第二状态时，所述第二复位信号的状态根据所述计数时钟信号和所述比较控制信号确定。
7.根据权利要求3所述的异步计数器，其特征在于，所述异步计数电路包括：多个级联的触发器，第一级触发器的时钟端用于接收所述计数时钟信号，第i级触发器的时钟端与第i-1级触发器的反向输出端连接，i大于1；
各级所述触发器的数据输入端连接自身的反向输出端，各级所述触发器的同向输出端与所述计数输入端连接；
第一级触发器的置位端与所述第一输出端连接，第i级所述触发器的复位端与所述第一输出端连接，所述复位端和所述置位端均用于接收所述第二复位信号。
8.根据权利要求4所述的异步计数器，其特征在于，所述异步计数电路包括：多个级联的触发器，第一级触发器的时钟端用于接收所述计数时钟信号，第i级触发器的时钟端与第i-1级触发器的同向输出端连接，i大于1；
各级所述触发器的数据输入端连接自身的反向输出端，各级所述触发器的同向输出端与所述计数输入端连接；
第一级触发器的置位端与所述第一输出端连接，第i级所述触发器的复位端与所述第一输出端连接，所述复位端和所述置位端均用于接收所述第二复位信号。
9.根据权利要求1所述的异步计数器，其特征在于，所述计数限值信号包括表征计数限值的二进制信号。
10.根据权利要求9所述的异步计数器，其特征在于，所述数值比较电路具体用于，在当所述计数信号小于所述计数限值信号时，生成第二状态的比较控制信号，在当所述计数信号等于所述计数限值信号时，生成第一状态的比较控制信号。
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