JPH1055686A

JPH1055686A - 不揮発性多値メモリ装置及びメモリの書き込み方法

Info

Publication number: JPH1055686A
Application number: JP9164443A
Authority: JP
Inventors: Haruo Hagiwara; 治夫萩原; Takashi Uchino; 高志内野; Sou Nanbu; 想南部
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】無駄な書き込み期間をなくして書き込みに要
する時間を短くすると共に、書き込み回路の構成を簡略
化する。【解決手段】入力デジタルデータをデータレジスタ２
０に保持し、これを抵抗分割回路２１及びデコーダ２２
により多値のアナログ量に変換し、不揮発性メモリセル
６０から読み出したアナログ量と変換されたアナログ量
とを比較器２３により比較し、比較結果に応答してメモ
リセル６０に書き込み電圧を供給すると共に、この書き
込み電圧として２種類の異なるバイアス電圧ＶBLH，ＶB
LLを発生する第１バイアス発生回路５００を設け、バイ
アス電圧の供給ラインに各々スイッチとしてのＭＯＳト
ランジスタ２７，２８を挿入し、入力デジタルデータの
上位ビットＤ１に応じていずれかのＭＯＳトランジスタ
２７，２８を選択的にオンオフ制御して、書き込み電圧
の切換を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値情報を記憶可
能なＥＥＰＲＯＭ等を用いた不揮発性多値メモリ装置に
関する。

【０００２】

【従来の技術】フローティングゲートを備えたＥＥＰＲ
ＯＭ等の不揮発性メモリにおいて、フローティングゲー
トに注入する電荷量を制御することによりそのスレッシ
ョルドレベルを変更して、メモリセルにアナログ量を記
憶することは、従来より行われていた。

【０００３】例えば、特表平４−５００５７６号公報で
は、入力されるアナログ信号をアナログサンプルホール
ド回路によってサンプルホールドする一方、不揮発性メ
モリセルに高電圧書き込みパルスを供給することにより
そのフローティングゲートに電荷を注入し、注入後、注
入電荷に対応するアナログ量を読み出してサンプルホー
ルドしておいたアナログ信号と比較し、両アナログ量が
一致するまで書き込みパルスの供給を繰り返すことによ
り、入力アナログ電圧に対応するアナログ量をメモりセ
ルに記録するようにしていた。

【０００４】また、書き込みパルスとしては、時間の経
過に伴って電圧値が徐々に上昇する階段状のパルス列が
用いられていた。そして、多値メモリは、離散的なアナ
ログ量を記憶するメモリであり、書き込み回路は上述の
公報とほぼ同様の構成が用いられていた。

【０００５】

【発明が解決しようとする課題】従来例において、書き
込みパルス列として、時間の経過に伴って電圧値が徐々
に上昇する階段状のパルス列を用いるのは、フローティ
ングゲートへの注入電荷量を少量から多量へと幅広く対
応できるようにするためである。つまり、書き込み電圧
が低いとフローティングゲートへの１パルス当たりの電
荷注入量が少なくなり、書き込み電圧が高いとフローテ
ィングゲートへの１パルス当たりの電荷注入量は多くな
るので、いずれの場合にも対応できるように、電圧値を
徐々に上昇させているのである。

【０００６】従って、実際の書き込みでは、フローティ
ングゲートへ注入する電荷量が少ない場合は、書き込み
パルス列の電圧値の低い期間が有効となり、電荷量が多
い場合は、書き込みパルス列の電圧値の高い期間が有効
となり、他の期間は実質的には無駄な期間となる。この
ため、書き込みに要する時間が長くなるという課題があ
り、さらには、電圧値を徐々に上昇させるために書き込
み回路が複雑にならざるを得なかった。

【０００７】

【課題を解決するための手段】本発明は、多値情報を記
憶可能な不揮発性メモリセルと、前記メモリセルのソー
スに一定の周期で第１の電位を繰り返し印加し、前記メ
モリセルのドレインに前記第１の電位の印加と同時に第
２の電位または第２の電位よりも前記第１の電位に対し
て電位差が小さくなる第３の電位を印加する書き込み制
御回路とを備えることを特徴とする。

【０００８】また、前記第１の電位の印加期間の間隙期
間に、前記不揮発性メモリセルから多値情報を読み出す
読み出し回路を備えることを特徴とする。さらに、読み
出された前記多値情報と入力データとを比較する比較回
路とを備えることを特徴とする。またさらに、前記比較
回路の出力信号に基づいて、前記多値情報が前記入力デ
ータに達するまで前記第２の電位を印加し、前記入力デ
ータに達した後は前記第３の電位を印加することを特徴
とする。

【０００９】さらにまた、前記メモリセルはスプリット
ゲート型のセルであることを特徴とする。本発明によれ
ば、メモリセルのソースに第１の電位を印加し、メモリ
セルのドレインに第１の電位の印加と同時に第２の電位
を印加することにより、メモリセルに書き込みを行い、
第１の電位の印加と同時に第２の電位よりも第１の電位
に対して電位差が小さくなる第３の電位を印加すること
によりメモリへの書き込み動作が停止する。

【００１０】

【発明の実施の形態】図５に、本発明を適用した音声録
音再生装置の概略ブロック図を示す。この装置では、ま
ず、録音モードにおいて、入力されるアナログ音声信号
が、第１ＡＤコンバータ１により所定のサンプリング周
期で１２ビットのデジタル音声データに変換され、次段
のＡＤＰＣＭエンコーダ２により４ビットのデジタル圧
縮データに符号化されて、リードライト制御回路３に送
出される。リードライト制御回路３では、４ビットのデ
ジタル圧縮データが内部の第２ＤＡコンバータ４でアナ
ログ信号に変換され、このアナログ信号がＥＥＰＲＯＭ
６へ書き込まれる。

【００１１】一方、再生モードにおいては、リードライ
ト制御回路３によって、ＥＥＰＲＯＭ６からアナログ信
号が読み出され、内部の第２ＡＤコンバータ５で４ビッ
トのデジタル圧縮データに変換される。この４ビットの
デジタル圧縮データは、ＡＤＰＣＭデコーダ７により１
２ビットのデジタル音声データに復号化され、更に、こ
の１２ビットのデジタル音声データが次段の第１ＤＡコ
ンバータ８でアナログ信号に変換され、図示しないスピ
ーカ等から音声として放音される。

【００１２】また、ＥＥＰＲＯＭ６に対する書き込み及
び読み出し用の２０ビットのアドレスは、マイコン９か
ら入力されるコマンド等に基づいてアドレス発生回路１
０によって生成され、ＥＥＰＲＯＭ６及びリードライト
制御回路３に供給される。次に、リードライト制御回路
３に含まれるリードライト回路３００の具体的構成を図
１に示す。

【００１３】図１において、２０はＤフリップフロップ
で構成され、ＡＤＰＣＭエンコーダ２から出力される４
ビットのデジタル圧縮データのうち上位もしくは下位の
２ビットを取り込んで保持する２ビットのデータレジス
タ、２１は基準電圧ＶrefをＶ１〜Ｖ４（Ｖ１＜Ｖ２＜
Ｖ３＜Ｖ４）の４つの電圧に分割する抵抗分割回路、２
２はデータレジスタ２０の内容をデコードしその内容に
対応してＶ１〜Ｖ４のいずれかの電圧を選択的に出力す
るデコーダ、２３はデコーダ２２から出力されるアナロ
グ電圧Ｖdecを非反転端子＋に入力し、ＥＥＰＲＯＭ６
のメモリセル６０から読み出した電圧Ｖｍを反転端子−
に入力して両電圧を比較する比較器、２４はタイミング
クロックＲＷＣＫ４がＨレベルの期間比較器２３の出力
をそのまま出力し、Ｌレベルへの立ち下がり時に比較器
の出力をラッチしてＬレベルの期間ラッチした出力を送
出するラッチ回路、２５はデータレジスタ２０の内容を
出力するための出力バッファであり、抵抗分割回路２１
とデコーダ２２により図５に示す第２ＤＡコンバータ４
を構成している。

【００１４】ＥＥＰＲＯＭ６のメモリセル６０は、フロ
ーティングゲートＦＧを備えたスプリットゲート型のセ
ルであって、フローティングゲートＦＧに電荷を注入す
ることにより書き込みを行い、フローティングゲートＦ
Ｇに注入された電荷を引き抜くことにより消去を行うも
のである。各メモリセル６０は、そのドレインＤがビッ
トラインＢＬ１，ＢＬ２，……に接続され、ソースＳが
ソースラインＳＬ１，ＳＬ２，……に接続され、コント
ロールゲートＣＧがワードラインＷＬ１，ＷＬ２，……
に接続されている。各ビットラインＢＬ１，ＢＬ２，…
…は、上位４ビットのＸアドレスＡＤＲＸ［８：５］を
デコードするＸアドレスデコーダ１００により、いずれ
か１ラインが選択されて比較器２３の反転端子に接続さ
れる。ワードラインＷＬ１，ＷＬ２，……、及び、ソー
スラインＳＬ１，ＳＬ２，……は、各々、１１ビットの
Ｙアドレス［１０：０］をデコードするＹアドレスデコ
ーダ２００及び２５０に接続され、これらデコーダには
第２バイアス発生回路４００から種々のバイアス電圧が
供給されている。このバイアス電圧には、書き込み用の
高電圧バイアスＶhv1及び消去用の高電圧バイアスＶhv2
が含まれている。

【００１５】尚、アドレスデコーダ１００，２００，２
５０には、タイミング信号としてＲＷＣＫ３，ＲＷＣＫ
４，ＷＢＥが入力されている。また、ここでのドレイ
ン，ソースという呼び方は、読み出し時の動作状態を基
準にしている。ビットラインＢＬ１，ＢＬ２，……へ供
給する３種類のバイアス電圧ＶBH，ＶBLH，ＶBLL（ＶBH
＞ＶBLH＞ＶBLL）は、第１バイアス発生回路５００から
出力され、これらのバイアス電圧の供給ラインには、各
々、スイッチとしてＰチャネルＭＯＳトランジスタ２
６，ＮチャネルＭＯＳトランジスタ２７，ＮチャネルＭ
ＯＳトランジスタ２８が挿入されている。そして、これ
らトランジスタの出力側には、書き込み時のみオンする
アナログスイッチ２９が接続され、このアナログスイッ
チ２９の出力がＸアドレスデコーダ１００への入出力ラ
イン３０に接続されている。ＰチャネルＭＯＳトランジ
スタ２６のゲートには、一端にラッチ回路２４の出力Ｃ
ＯＭＰを入力するＡＮＤゲート３１の出力が印加され、
ＮチャネルＭＯＳトランジスタ２７及び２８には、各々
ＡＮＤゲート３２及び３３の出力が印加されている。Ａ
ＮＤゲート３２及び３３には、一端にＡＮＤゲート３１
の出力が共通して入力され、ＡＮＤゲート３２の他端に
は、データレジスタ２０への上位ビットＤ１をインバー
タ３４により反転した信号が入力され、ＡＮＤゲート３
３の他端には、データレジスタ２０への上位ビットＤ１
がそのまま入力されている。

【００１６】また、メモリセル６０に書き込まれたアナ
ログ量を電圧として読み出すために、抵抗分割回路で構
成されたリードバイアス発生回路３５が設けられてお
り、その分圧点Ｐが比較時のみオンするＮチャネルＭＯ
Ｓトランジスタ３６を介して、Ｘアドレスデコーダ１０
０への入出力ライン３０に接続されている。この入出力
ライン３０と接地間には、メモリセルの消去時にビット
ラインＢＬ１，ＢＬ２，……へ接地電位を供給するた
め、制御信号ＷＢＥによりオンするＮチャネルＭＯＳト
ランジスタ３７が挿入されている。

【００１７】ところで、図１に示すリードライト回路３
００は、Ｘアドレス方向に８個のメモリセルを１ブロッ
クとして管理しており、各ブロックには自己のブロック
が選択されたことを検出するためのブロックセレクタ６
００が配置されている。図１に示すブロックＮＯ．０の
ブロックでは、ブロックセレクタ６００は、下位６ビッ
トのＸアドレスＡＤＲＸ［５：０］がオール「０」であ
ることを検出するＡＮＤゲートで構成されている。

【００１８】更に、図１において、３８はサンプリング
クロックＲＷＣＫ２とラッチイネーブル信号ＬＡＴＥＮ
とブロックセレクタ６００の出力ＢＳＥＬを入力するＮ
ＡＮＤゲート、３９はタイミングクロックＲＷＣＫ３と
リードイネーブル信号ＲＥＡＥＮ２及び出力ＣＯＭＰを
入力するＮＡＮＤゲート、４０はブロックセレクタ６０
０の出力ＢＳＥＬとリードイネーブル信号ＲＥＡＥＮ２
とを入力するＮＡＮＤゲート、４１は２つのＮＡＮＤゲ
ート３８，３９の出力を入力するＮＡＮＤゲート、４２
はタイミングクロックＲＷＣＫ３とライトイネーブル信
号ＷＲＩＥＮ２を入力するＡＮＤゲート、４３はリード
イネーブル信号ＲＥＡＥＮ２とライトイネーブル信号Ｗ
ＲＩＥＮ２を入力するＯＲゲート、４４はタイミングク
ロックＲＷＣＫ４とＯＲゲート４３の出力を入力するＡ
ＮＤゲートであり、ＮＡＮＤゲート４１の出力をデータ
レジスタ２０を構成するＤフリップフロップのクロック
端子に印加し、ＮＡＮＤゲート４０の出力を出力バッフ
ァ２５のオンオフ制御信号として印加し、ＡＮＤゲート
４２の出力をアナログスイッチ２９のオンオフ制御信号
として印加し、ＡＮＤゲート４４の出力をＮチャネルＭ
ＯＳトランジスタ３６のゲートに印加するようにしてい
る。

【００１９】以下、図８及び図９のタイミングチャート
を参照して、リードライト回路３００の書き込み動作及
び読み出し動作について説明する。メモリセル６０の各
動作状態でのバイアス条件は図１０に示す通りである。
まず、書き込み動作に先立ち、データレジスタ２０にデ
ータをラッチするためのラッチモードに入る。このモー
ドでは、２ビットのデジタルデータＤ１、Ｄ０が入力ラ
イン４５に送出されると共に、データを書き込むべきＥ
ＥＰＲＯＭ６のアドレスＡＤＲＸ，ＡＤＲＹがアドレス
発生回路１０から送出され、且つ、ラッチモードを示す
信号ＬＡＴＥＮがＨレベルになる。出力されたＸアドレ
スのうち下位６ビットＡＤＲＸ［５：０］が、自己のブ
ロックＮＯ．と一致すると、ブロックセレクタ６００の
出力がＨレベルとなり、このため、サンプリングパルス
ＲＷＣＫ２の立ち上がりでＮＡＮＤゲート３８の出力が
Ｌレベルとなって、ＮＡＮＤゲート４１の出力もＬレベ
ルになる。よって、データレジスタ２０を構成するＤフ
リップフロップのクロック端子ＣＫにクロックが印加さ
れ、入力データＤ１，Ｄ０はデータレジスタ２０に取り
込まれる。

【００２０】取り込みが終了すると信号ＷＢＥがＨレベ
ルとなり、ＮチャネルＭＯＳトランジスタ３７がオン
し、入出力ライン３０は接地電位０Ｖとなる。Ｘアドレ
スデコーダ１００ではＸアドレスＡＤＲＸ［８：５］に
より選択されたビットラインが入出力ライン３０に接続
されているため、そのビットラインＢＬは０Ｖとなる。
一方、Ｙアドレスデコーダ２５０により、選択されたワ
ードラインＷＬには消去用の高電圧バイアスＶhv2が印
加され、ソースラインＳＬにはＹアドレスデコーダ２０
０から０Ｖが印加されるので、選択されたメモリセルは
消去状態となる。即ち、メモリセル６０のフローティン
グゲートＦＧへの電荷は引き抜かれた状態となる。

【００２１】このような消去後に、実際の書き込みモー
ドに入る。書き込みモードでは、図８ウに示すように信
号ＷＲＩＥＮ２がＨレベルになり、このため、クロック
ＲＷＣＫ３が図８エの如くＨレベルになっている期間
は、ＡＮＤゲート４２の出力がＨレベルになり、さら
に、ラッチ回路２４はＨレベルに初期設定されているの
でＡＮＤゲート３１の出力もＨレベルになる。従って、
アナログスイッチ２９がオンすると共に、ＰチャネルＭ
ＯＳトランジスタ２６がオフする。

【００２２】今、入力データの上位ビットＤ１が「０」
であれば、ＡＮＤゲート３２の出力がＨレベルとなるの
で、ＮチャネルＭＯＳトランジスタ２７がオンし、図８
カに示すようにバイアス電圧ＶBLHが、アナログスイッ
チ２９，入出力ライン３０，Ｘアドレスデコーダ１００
を介して選択されたビットラインＢＬに供給される。逆
に、入力データの上位ビットＤ１が「１」であれば、Ａ
ＮＤゲート３３の出力がＨレベルとなるので、Ｎチャネ
ルＭＯＳトランジスタ２８がオンし、バイアス電圧ＶBL
Lがアナログスイッチ２９，入出力ライン３０，Ｘアド
レスデコーダ１００を介して選択されたビットラインＢ
Ｌに供給される。

【００２３】クロックＲＷＣＫ３がＨレベルの期間は、
Ｙアドレスデコーダ２００により選択されたソースライ
ンＳＬに高電圧Ｖhv1が供給され（図８ク）、Ｙアドレ
スデコーダ２５０により選択されたワードラインＷＬに
ＶB2が供給されるので（図８キ）、図１０に示す書き込
みバイアス条件が満足され、メモリセル６０への書き込
みが実行される。即ち、メモリセル６０のフローティン
グゲートＦＧへの電荷の注入が開始される。

【００２４】次に、クロックＲＷＣＫ３が立ち下がり、
クロックＲＷＣＫ４が図８オの如くＨレベルになると、
ＡＮＤゲート４２の出力がＬレベル、ＡＮＤゲート４４
の出力がＨレベルになるため、アナログスイッチ２９が
オフし、ＮチャネルＭＯＳトランジスタ３６がオンし、
リードバイアス発生回路３５の分圧点Ｐが入出力ライン
３０に接続される。分圧点Ｐの電位は、ＮチャネルＭＯ
Ｓトランジスタ３６がオフのときにＶ４よりやや高い電
圧ＶREFMに設定されている。更に、この状態では、Ｙア
ドレスデコーダ２５０により、選択されたワードライン
ＷＬにはＶB1が印加され、ソースラインＳＬにはＹアド
レスデコーダ２００から０Ｖが印加されるので、選択さ
れたメモリセル６０は読み出し状態となる。よって、選
択されたメモリセルのフローティングゲートＦＧに注入
された電荷に対応する電圧Ｖｍが入出力ライン３０に得
られ、この電圧Ｖｍが比較器２３においてデコーダ２２
からの出力電圧Ｖdecと比較される。

【００２５】デコーダ２２では、データレジスタ２０に
ラッチされたデータに対応して、抵抗分割回路２１から
の４つの電圧Ｖ１〜Ｖ４のうちいずれかのアナログ電圧
が選択され、比較器２３の非反転端子に出力される。こ
こで、データＤ１，Ｄ０と分圧値Ｖ１〜Ｖ４の関係を図
１０に示しておく。比較の結果、Ｖdec＞Ｖｍであれ
ば、比較器２３の出力はＨレベルを維持し、上述したク
ロックＲＷＣＫ３に基づく書き込み動作とクロックＲＷ
ＣＫ４に基づく読み出し及び比較動作を繰り返す。書き
込み動作の繰り返しによりフローティングゲートＦＧへ
の電荷注入量が増加し、読み出し電圧Ｖｍは図８カに示
すように上昇していく。そして、Ｖdec≦Ｖｍになる
と、図８ケに示すように、比較器２３の出力が反転して
Ｌレベルになり、ラッチ回路２４の出力ＣＯＭＰもＬレ
ベルになる。このため、ＡＮＤゲート３１の出力がＨレ
ベルからＬレベルに反転し、ＰチャネルＭＯＳトランジ
スタ２６がオンし、更に、ＡＮＤゲート３２，３３の出
力がＬレベルとなって、２つのＮチャネルＭＯＳトラン
ジスタ２７，２８がオフする。よって、次にクロックＲ
ＷＣＫ３がＨレベルになったときには、バイアス電圧Ｖ
BHがアナログスイッチ２９を介してメモリセルのビット
ラインＢＬに供給されるようになる（図８カ参照）。つ
まり、図１１に示す書き込みバイアス条件が崩れ、書き
込み動作が停止する。

【００２６】以上のように、書き込みモードにおいて
は、選択されたメモリセル６０に、２ビットの入力デジ
タルデータに対応する４値のアナログ量が記憶される。
ところで、図１２は上述した書き込み動作時における書
き込みパルス数ｎと、メモリセル電流Ｉｒとの関係を示
すグラフであり、曲線ａがドレインへバイアス電圧ＶBL
Hを印加した場合を示し、曲線ｂがドレインへバイアス
電圧ＶBLLを印加した場合を示す。

【００２７】書き込みパルス数ｎが多くなると、フロー
ティングゲートへの電荷注入量が増加して、メモリセル
のスレッショルド電圧Ｖｔが大きくなるため、メモりセ
ル電流Ｉｒが低下する。しかし、１パルス毎のフローテ
ィングゲートへの電荷注入量は徐々に少なくなるため、
メモリセル電流の低下率は徐々に少なくなってしまう。

【００２８】そこで、ドレインへ印加するバイアス電圧
として比較的高いＶBLHを採用した場合、曲線ａに示す
ように、約１５パルス印加すればデータ「０，１」に対
応するメモリセル電流値８０μＡとなり、読み出し時に
はほぼＶ２の読み出し電圧Ｖｍが得られるが、データ
「１，０」に対応するメモリセル電流６０μＡ（読み出
し電圧Ｖ３に対応する電流値）を得るためには、６０パ
ルス以上の書き込みパルスを印加する必要がある。

【００２９】しかしながら、図１に示す回路構成では、
データの上位ビットＤ１が「１」のとき、ドレインへの
バイアス電圧がＶBLHからより低いＶBLLに切り換えられ
るので、１パルス当たりのフローティングゲートへの電
荷注入量が増加して、曲線ｂに示すように、約４パルス
でデータ「１，０」に対応するメモリセル電流６０μＡ
が得られるようになり、データ「１，１」に対応するメ
モリセル電流４０μＡ（読み出し電圧Ｖ４に対応する電
流値）もほぼ１１パルスで得られるようになる。

【００３０】つまり、書き込むデータに応じてドレイン
へ供給するバイアス電圧値を切り換えることにより、短
時間に書き込みを行うことができる。次に、読み出しモ
ードでの動作について、図９を参照しながら説明する。
読み出しモードでは、まず、信号ＸＳＥＴ（図９ウ）が
Ｈレベルになることによって、データレジスタ２０に初
期値オール「１」がセットされ（図９オ）、デコーダ２
２からは図９カに示すように、オール「１」に対応する
アナログ電圧Ｖ４が出力される。そこで、クロックＲＷ
ＣＫ４が図９キの如くＨレベルになると、メモリセル６
０に対するバイアス条件は書き込みモードにおける読み
出し動作時と全く同一になるので、選択されたメモリセ
ルのフローティングゲートに注入された電荷に対応する
電圧Ｖｍが比較器２３の反転端子に得られ、この電圧Ｖ
ｍがデコーダ２２からの電圧Ｖ４と比較される。比較の
結果、Ｖｍ＞Ｖ４であれば比較器２３及びラッチ回路２
４の出力ＣＯＭＰはＬレベルになるので、ＮＡＮＤゲー
ト３９の出力がＨレベルになり、このときＮＡＮＤゲー
ト３８の出力はＨレベルに固定されているので、ＮＡＮ
Ｄゲート４１の出力はＬレベルとなり、以降ラッチ動作
は行われることなくデータレジスタ２０にはオール
「１」が保持されたままとなる。

【００３１】一方、比較の結果Ｖｍ≦Ｖ４であれば、比
較器２３及びラッチ回路２４の出力ＣＯＭＰはＨレベル
となるので、図９アに示すようにクロックＲＷＣＫ３が
Ｈレベルになると、ＮＡＮＤゲート３９の出力がＬレベ
ルとなり、このため、ＮＡＮＤゲート４１からデータレ
ジスタ２０にクロック信号が出力され、データ入力ライ
ン４５に供給されたデータがデータレジスタ２０にラッ
チされる。このデータ入力ライン４５には、読み出しモ
ード時に図２に示すダウンカウンタ８０１から「１
０」，「０１」，「００」のデータ「Ｄ１，Ｄ０」がク
ロックＲＷＣＫ４が立ち下がる毎に順次出力されるの
で、データ「１１」の次にはデータ「１０」が図９オに
示すようにデータレジスタ２０にラッチされることとな
る。すると、デコーダ２２の出力Ｖdecは図９カに示す
ように電圧Ｖ３まで低下し、クロックＲＷＣＫ４が再び
Ｈレベルになると、メモリセルから読み出されたアナロ
グ量に対応する電圧Ｖｍと電圧Ｖ３が比較される。そし
て、Ｖｍ＞Ｖ３であれば比較器２３及びラッチ回路２４
の出力ＣＯＭＰはＬレベルに反転し、以降ラッチ動作は
行われることなくデータレジスタ２０には「１０」が保
持される。比較の結果Ｖｍ≦Ｖ３のときは、比較器２３
及びラッチ回路２４の出力ＣＯＭＰはＨレベルを維持す
るので、次のデータ「０１」がデータレジスタ２０にラ
ッチされ、比較器２３で電圧Ｖ２とＶｍが比較される。
この比較により、Ｖｍ＞Ｖ２であればデータレジスタ２
０の内容は「０１」に固定され、Ｖｍ≦Ｖ２であれば最
後のデータ「００」がデータラッチ２０にラッチされ、
電圧ＶｍとＶ１が比較される。電圧Ｖ１はほぼ０Ｖに設
定されているので、最後の比較においてはＶｍ＞Ｖ１と
なりデータレジスタ１０の内容は「００」に固定され
る。

【００３２】以上のように、メモリセルから読み出され
たアナログ量に対応する電圧Ｖｍは、データレジスタ２
０，抵抗分割回路２１，デコーダ２２，比較器２３，Ｎ
ＡＮＤゲート３９，ＮＡＮＤゲート４１によりＡＤ変換
され、出力バッファ２５を介して外部に転送される。つ
まり、これらの回路により図５に示した第２ＡＤコンバ
ータ５が構成されている。

【００３３】ところで、以上説明したリードライト回路
３００では、２ビットのデジタルデータを４値のアナロ
グ量に変換して１メモリセルに書き込むようにしている
が、ＡＤＰＣＭエンコーダ２から出力される実際のデジ
タルデータは４ビットである。そこで、この例において
は、図２に示すように、入力される４ビットのデジタル
データのうち上位２ビットを右側のメモリセルアレイ６
Ｒに記憶し、下位２ビットを左側のメモリセルアレイ６
Ｌに記憶するようにしている。勿論、両アレイに対する
記憶は、上述したリードライト回路３００によって行わ
れ、２ビットのデジタルデータが各々４値のアナログ量
に変換された後、各メモリセルに多値記憶される。

【００３４】図２において、８００はマイコン８，ＡＤ
ＰＣＭエンコーダ２，ＡＤＰＣＭデコーダ７に接続され
たコントロール回路であり、読み出し時のＡＤ変換用の
ダウンカウント値を出力するダウンカウンタ８０１、及
び、アドレス発生回路１０を含み、９ビットのＸアドレ
スＡＤＲＸ，１１ビットのＹアドレスＡＤＲＹ，４ビッ
トのデータを送出すると共に、図１に示した各種クロッ
ク信号及び制御信号を出力し、さらには、メモリセルア
レイから読み出したアナログ量に対応するデジタルデー
タを一旦取り込み、ＡＤＰＣＭデコーダ７に送出する働
きをする。

【００３５】また、右側のメモリセルアレイ６Ｒには、
上側にブロックセレクタ群６００ＲＵ，リードライト回
路群３００ＲＵ，Ｘアドレスデコーダ群１００ＲＵ，サ
ブデコーダ７００ＲＵが配置されており、これらの構成
と対称的に下側にも、ブロックセレクタ群６００ＲＬ，
リードライト回路群３００ＲＬ，Ｘアドレスデコーダ群
１００ＲＬ，サブデコーダ７００ＲＬが配置されてい
る。左側のメモリセルアレイ６Ｌについても右側セルア
レイと同様に、上下に、ブロックセレクタ群６００Ｌ
Ｕ，リードライト回路群３００ＬＵ，Ｘアドレスデコー
ダ群１００ＬＵ，サブデコーダ７００ＬＵ、及び、ブロ
ックセレクタ群６００ＬＬ，リードライト回路群３００
ＬＬ，Ｘアドレスデコーダ群１００ＬＬ，サブデコーダ
７００ＬＬが配置されている。

【００３６】そして、右側メモリセルアレイ６Ｒと左側
メモリセルアレイ６Ｌに対する上記回路構成は全て同一
であり、且つ、入力されるアドレス信号も同一であるた
め、これらメモリセルは全く同一の動作を行う。尚、Ｙ
アドレスデコーダ２００，２５０、及び、第２バイアス
発生回路４００は、図１に示した構成と同一である。こ
こで、図３に左側メモリセルアレイ６Ｌ及びその周辺回
路の詳細を示す。

【００３７】図３においては、メモリセルアレイ６Ｌが
上下に各々３２ブロックに分割管理されており、これら
の各ブロック毎に、ブロックセレクタＢＳ，リードライ
ト回路Ｒ／Ｗ，ＸアドレスデコーダＸ−ＡＤＥＣが配置
されている。従って、ブロックセレクタ群６００ＬＵ，
６００ＬＬは各々３２個のブロックセレクタＢＳからな
り、リードライト回路群３００ＬＵ，３００ＬＬは各々
３２個のリードライト回路Ｒ／Ｗからなり、Ｘアドレス
デコーダ群１００ＬＵ，１００ＬＬは各々３２個のＸア
ドレスデコーダＸ−ＡＤＥＣからなる。図３に示す各ブ
ロックのリードライト回路Ｒ／Ｗは図１に示したリード
ライト回路３００と全く同一の構成であり、Ｘアドレス
デコーダＸ−ＡＤＥＣも図１に示したＸアドレスデコー
ダ１００と全く同一の構成である。しかしながら、ブロ
ックセレクタＢＳは自己のブロックが選択されたことを
検出するため、自己のブロックＮＯ．を示すＸアドレス
ＡＤＲＸ［５：０］が入力されたときのみＨレベルを出
力するように、各ブロック毎に異なるアドレスを入力す
る構成である。

【００３８】以下、図６を参照してデータ書き込みモー
ド時の動作を説明する。まず、アドレス発生回路１０か
ら送出されるアドレスは順次更新されるので、下位６ビ
ットのＸアドレスＡＤＲＸ［５：０］は図６イに示すよ
うに変化し、上側のブロックセレクタ群６００ＬＵでは
ブロックＮＯ．０からＮＯ．３１に向かって順次セレク
ト出力ＢＳＥＬがＨレベルになる。この期間は、図６
ウ，エに示すように上側のリードライト回路群３００Ｌ
Ｕへのラッチイネーブル信号ＬＡＴＥＮ及びライトイネ
ーブル信号ＷＲＩＥＮ２が、各々Ｈレベル及びＬレベル
になるので、ブロックＮＯ．０からＮＯ．３１に向かっ
て各リードライト回路Ｒ／Ｗ内のデータレジスタ２０
に、サンプルされたデータが順次ラッチされていく。更
に、ＸアドレスＡＤＲＸ［５：０］が更新されていく
と、今度は、下側のブロックセレクタ群６００ＬＬでは
ブロックＮＯ．３２からＮＯ．６３に向かって順次セレ
クト出力がＨレベルになり、この期間は図６オに示すよ
うにラッチイネーブル信号ＬＡＴＥＮがＨレベルになる
ので、下側のリードライト回路群３００ＬＬでは、ブロ
ックＮＯ．３２からＮＯ．６３に向かって各リードライ
ト回路Ｒ／Ｗ内のデータレジスタ２０に、サンプルされ
たデータが順次ラッチされていく。また、この期間は、
同時に上側のリードライト回路群３００ＬＵへのライト
イネーブル信号ＷＲＩＴＥＮ２が、図６エに示すように
Ｈレベルになるので、各ブロックでは同時に書き込み動
作が実行される。但し、各ブロックでは、Ｘアドレスデ
コーダＸ−ＡＤＥＣが上位８ビットのＸアドレスＡＤＲ
Ｘ［８：５］によりいずれか１本のビットラインＢＬを
選択し、Ｙアドレスデコーダ２００，２５０がいずれか
１本のソースラインＳＬ及びワードラインＷＬを選択す
るので、結果的には上側の選択された３２個のメモリセ
ルに対して同時に書き込みが実行される。

【００３９】書き込み後に、アドレスＡＤＲＸ［５：
０］は、再び、「０」に戻って順次アドレスを更新する
ので、次に入力される３２個のサンプリングデータは上
側リードライト回路群３００ＬＵの各ブロックのデータ
レジスタ２０に順次ラッチされていく。このようなラッ
チ動作が行われている期間に、下側リードライト回路群
３００ＬＬでは、ライトイネーブル信号ＷＩＴＥＮ２が
Ｈレベルになるので、全ブロックにおいて３２個の選択
されたメモリセルに対して同時に書き込みが実行され
る。

【００４０】このように、上側リードライト回路群３０
０ＬＵと下側リードライト回路群３００ＬＬでは、デー
タのラッチ動作と書き込み動作が交互に行われ、書き込
み動作が１サンプリング時間より長くても、空き時間を
作ることなく効率よく書き込み動作が実行される。次
に、図７を参照しながら読み出しモード時の動作を説明
する。

【００４１】まず、サブデコーダ７００ＬＵは、図４の
実線で示すように、ＸアドレスＡＤＲＸ［４：２］を入
力するＮＡＮＤゲート７０１と、アドレスＡＤＲＸ
［５］とＮＡＮＤゲート７０１の出力とを入力するＮＡ
ＮＤゲートと、読み出しモード中常にＨレベルになる信
号ＲＥＡＥＮとＮＡＮＤゲート７０２の出力を入力し出
力として図１に示すリードイネーブル信号ＲＥＡＥＮ２
を出力するＡＮＤゲート７０３とから構成される。ま
た、サブデコーダ７００ＬＬは、点線で示すようにアド
レスＡＤＲＸ［５］の代わりにその反転信号を入力する
ようにした点のみが、サブデコーダ７００ＬＵと異な
り、他の部分は全く同一構成である。

【００４２】そこで、読み出しモード時に、図７イに示
すようにアドレスＡＤＲＸ［５：０］が更新され、アド
レスが「６０」になるとＡＤＲＸ［５：２］の各ビット
出力が全てＨレベルになるので、サブデコーダ７００Ｌ
Ｕでは、ＮＡＮＤゲート７０１の出力がＬレベルにな
り、このため、ＮＡＮＤゲート７０２及びＡＮＤゲート
７０３の出力ＲＥＡＥＮ２が、図７ウに示すようにＨレ
ベルになる。よって、上側のリードライト回路群７００
ＬＵで３２個のメモリセルから同時に読み出し動作が開
始される。この読み出し動作は１サンプリング期間（ア
ドレスが１だけ更新される期間）より長く、この場合約
３サンプリング期間かかり、アドレスが「０」に戻るま
でには終了している。

【００４３】ところで、ＮＡＮＤゲート７０１がＨレベ
ルである期間は、アドレスが「６０」から「６３」にな
るまで続き、アドレスが「０」に戻るとその出力はＬレ
ベルになってしまう。しかしながら、アドレスが「０」
から「３１」の間はＡＤＲＸ［５］が常にＬレベルであ
るので、ＮＡＮＤゲート７０２の出力はＨレベルとな
り、サブデコーダ７００ＬＵの出力ＲＥＡＥＮ２は、図
７ウに示すように引き続きＨレベルを維持する。アドレ
スＡＤＲＸ［５：０］が「０」から「３１」に変化する
と、ブロックＮＯ．０からＮＯ．３１のブロックセレク
タＢＳが順次Ｈレベルを出力するので、各リードライト
回路Ｒ／Ｗでは出力バッファ３４が開いて、順次データ
レジスタ２０の内容が出力される。

【００４４】一方、サブデコーダ７００ＬＬでは、アド
レスＡＤＲＸ［５：０］が「２８」になると、アドレス
ＡＤＲＸ［５］の反転出力及びＡＤＲＸ［４：２］の各
ビット出力が全てＨレベルになるので、ＮＡＮＤゲート
７０１の出力がＨレベルとなり、このため、ＮＡＮＤゲ
ート７０２及びＡＮＤゲート７０３の出力ＲＥＡＥＮ２
が、図７エに示すようにＨレベルになる。よって、下側
のリードライト回路群３００ＬＬで３２個のメモリセル
から同時に読み出し動作が開始される。そして、ＮＡＮ
Ｄゲート７０１の出力はアドレスが「３１」になるまで
Ｈレベルを維持し、「３２」になるとＬレベルになって
しまうが、アドレスが「３２」から「６３」まではＡＤ
ＲＸ［５］の反転出力は常にＬレベルになるので、この
期間、下側のリードライト回路群３００ＬＬの出力ＲＥ
ＡＥＮ２は、図７エに示すように引き続きＨレベルを維
持する。そして、アドレスが「３２」から「６３」に変
化する期間は、ブロックＮＯ．３２からＮＯ．６３のブ
ロックセレクタＢＳが順次Ｈレベルを出力するので、各
リードライト回路Ｒ／Ｗでは出力バッファ３４が開い
て、順次データレジスタ２０の内容が出力される。

【００４５】このように、データの出力を開始すべきタ
イミングより４サンプリング期間前から、データレジス
タ２０の内容を先読みすることによって、読み出しモー
ド時に無用な空き時間ができることを防いでいる。以
上、図３に基づき左側のメモリセルアレイ６Ｌに関して
説明を行ったが、上述した通り、右側メモリセルアレイ
６Ｒでも全く同様の動作が行われる。

【００４６】

【発明の効果】本発明によれば、入力デジタルデータに
応じて書き込み電圧の電圧値が切り換えられるので、書
き込みに有効な最適電圧値が常に選ばれるようになり、
無駄な書き込み期間をなくして書き込みに要する時間を
短くできる。しかも、徐々に電圧値を上昇させる等の制
御が不要となり、書き込み回路の構成を簡略化できる。

【図面の簡単な説明】

【図１】本発明におけるリードライト回路を示す回路図
である。

【図２】本発明における左右一対のメモリセルアレイ及
びその周辺回路を示すブロック図である。

【図３】本発明における左側メモリセルアレイ及びその
周辺回路を示すブロック図である。

【図４】本発明におけるサブデコーダの具体構成を示す
回路図である。

【図５】本発明を適用した音声録音再生装置の全体ブロ
ック図である。

【図６】本発明におけるリードライト回路群のラッチモ
ード及び書き込みモード時の動作を示すタイミングチャ
ートである。

【図７】本発明におけるリードライト回路群の読み出し
モード時の動作を示すタイミングチャートである。

【図８】本発明におけるリードライト回路の書き込みモ
ード動作を示すタイミングチャートである。

【図９】本発明におけるリードライト回路の読み出しモ
ード動作を示すタイミングチャートである。

【図１０】本発明における入力デジタルデータと対応す
るアナログ電圧との関係を示す図である。

【図１１】本発明におけるメモリセルのバイアス条件を
示す図である。

【図１２】本発明におけるメモリセルの書き込み特性を
示す特性図である。

【符号の説明】

１第１ＡＤコンバータ２ＡＤＰＣＭエンコーダ３リードライト制御回路４第２ＤＡコンバータ５第２ＡＤコンバータ６ＥＥＰＲＯＭ６Ｒ右側メモリセルアレイ６Ｌ左側メモリセルアレイ７ＡＤＰＣＭデコーダ８第１ＤＡコンバータ９マイコン１０アドレス発生回路２０データレジスタ２１抵抗分割回路２２デコーダ２３比較器２４ラッチ回路２５出力バッファ２６ＰチャネルＭＯＳトランジスタ２７，２８，３６，３７ＮチャネルＭＯＳトランジス
タ２９アナログスイッチ６０メモリセル１００Ｘアドレスデコーダ１００ＬＵ，１００ＬＬ，１００ＲＵ，１００ＲＬＸ
アドレスデコーダ群２００Ｙアドレスデコーダ（ＳＬ用）２５０Ｙアドレスデコーダ（ＷＬ用）３００リードライト回路３００ＬＵ，３００ＬＬ，３００ＲＵ，３００ＲＬリ
ードライト回路群４００第２バイアス発生回路５００第１バイアス発生回路６００ブロックセレクタ６００ＬＵ，６００ＬＬ，６００ＲＵ，６００ＲＬブ
ロックセレクタ群７００ＬＵ，７００ＬＬ，７００ＲＵ，７００ＲＬサ
ブデコーダ８００コントロール回路８０１ダウンカウンタ

Claims

【特許請求の範囲】

【請求項１】多値情報を記憶可能な不揮発性メモリセ
ルと、前記メモリセルのソースに一定の周期で第１の電位を繰
り返し印加し、前記メモリセルのドレインに前記第１の
電位の印加と同時に第２の電位または第２の電位よりも
前記第１の電位に対して電位差が小さくなる第３の電位
を印加する書き込み制御回路とを備えることを特徴とす
る不揮発性多値メモリ装置。
【請求項２】前記第１の電位の印加期間の間隙期間
に、前記不揮発性メモリセルから多値情報を読み出す読
み出し回路を備えることを特徴とする請求項１記載の不
揮発性多値メモリ装置。
【請求項３】さらに、読み出された前記多値情報と入
力データとを比較する比較回路とを備えることを特徴と
する請求項２記載の不揮発性多値メモリ装置。
【請求項４】前記比較回路の出力信号に基づいて、前
記多値情報が前記入力データに達するまで前記第２の電
位を印加し、前記入力データに達した後は前記第３の電
位を印加することを特徴とする請求項３記載の不揮発性
多値メモリ装置。
【請求項５】前記メモリセルはスプリットゲート型の
セルであることを特徴とする請求項１記載の不揮発性多
値メモリ装置。
【請求項６】多値情報を記憶可能な不揮発性メモリセ
ルを備える不揮発性メモリ装置において、前記メモリセルのソースに一定の周期で第１の電位を繰
り返し印加し、メモリセルのドレインに前記第１の電位
の印加と同時に第２の電位または第２の電位よりも前記
第１の電位に対して電位差が小さくなる第３の電位を印
加して、多値情報を書き込むことを特徴とするメモリの
書き込み方法。
【請求項７】前記第１の電位の印加期間の間隙期間
に、前記不揮発性メモリセルから多値情報を読み出すこ
とを特徴とする請求項６記載のメモリの書き込み方法。
【請求項８】さらに、読み出された前記多値情報と入
力データとを比較することを特徴とする請求項７記載の
メモリの書き込み方法。
【請求項９】前記比較の結果に基づいて、前記多値情
報が前記入力データに達するまで前記第２の電位を印加
し、前記入力データに達した後は前記第３の電位を印加
することを特徴とする請求項８記載のメモリの書き込み
方法。
【請求項１０】前記メモリセルはスプリットゲート型
のセルであることを特徴とする請求項６記載のメモリの
書き込み方法。
【請求項１１】多値情報を記録可能な不揮発性メモリ
セルを備える不揮発性多値メモリ装置において、前記メモリセルを書き込みが可能になる状態にし、入力データに応じた書き込み電圧を前記メモリセルに印
加することを特徴とするメモリの書き込み方法。
【請求項１２】前記メモリセルのソース及びゲートに
書き込みの可能な状態にする電圧をそれぞれ印加すると
ともに、入力データに応じて、前記メモリセルのドレイ
ンへ書き込み電圧または前記メモリセルへの書き込みが
行われない電圧を印加することを特徴とする請求項１１
記載のメモリの書き込み方法。
【請求項１３】前記メモリセルのソースに一定の周期
で第１の電位を繰り返し印加し、メモリセルのドレイン
に前記第１の電位の印加と同時に第２の電位または第２
の電位よりも前記第１の電位に対して電位差が小さくな
る第３の電位を印加すること特徴とする請求項１１記載
のメモリの書き込み方法。
【請求項１４】前記メモリセルはスプリットゲート型
のセルであることを特徴とする請求項１１記載のメモリ
の書き込み方法。