JPH11134881A - 不揮発性多値メモリ装置及びそのデータの消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性多値メモリ装置において、消去／書
き込み特性を改善する。 【解決手段】 不揮発性メモリに対する消去の際、選択
されたビットラインを０Ｖとして、ダミー消去期間にま
ずソースラインＳＬに高電圧バイアスＶhv2を印加し、
ワードラインＷＬに０Ｖを印加して、メモリセル６０に
おいてコントロールゲートＣＧからフローティングゲー
トＦＧへトンネル電流を流す。その後、消去期間に、ワ
ードラインＷＬに高電圧バイアスＶhv2を印加し、ソー
スラインＳＬに０Ｖを印加して、メモリセル６０におい
てフローティングゲートＦＧからコントロールゲートＣ
Ｇへトンネル電流を流す。このように消去の際、フロー
ティングゲートＦＧとコントロールゲートＣＧとの絶縁
膜に双方向のトンネル電流を流すことにより、トラップ
された電荷を減少させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値情報を記憶可
能なＥＥＰＲＯＭ等を用いた不揮発性多値メモリ装置及
びそのデータの消去方法に関する。

【０００２】

【従来の技術】フローティングゲートを備えたＥＥＰＲ
ＯＭ等の不揮発性メモリにおいて、フローティングゲー
トに注入する電荷量を制御することによりそのスレッシ
ョルドレベルを変更して、メモリセルにアナログ量を記
憶することは、従来より行われていた。

【０００３】例えば、特開平０９−６９２９５号公報で
は、不揮発性多値メモリセルに入力データに応じた多値
情報を書き込む際に、前記書き込みに先立ってデータの
消去が行われる。データの消去が終了すると、多値情報
の書き込みが行われる。この書き込みは、メモリセルに
書き込みパルスを供給することによりそのフローティン
グゲートに電荷を注入し、注入後、注入電荷に対応する
データを読み出して、前記データが入力データと比較
し、両データが一致するまで書き込みパルスの供給を繰
り返すことにより行われていた。また、従来例では、不
揮発性メモリとしては、スプリットゲート型フラッシュ
メモリーが使用されていた。

【０００４】

【発明が解決しようとする課題】ところで、スプリット
ゲート型フラッシュメモリセルには、書き込み／消去を
数万回繰り返すと、フローティングゲートに電荷が帯電
されたり、フローティングゲートとコントロールゲート
との間の絶縁膜に電荷がトラップされたり、消去及び書
き込みができなくなるという問題があった。帯電及びト
ラップされた電荷をどの程度除去できるかは、コントロ
ールゲートに印加するゲート電圧をどの程度高くするか
に依っている。しかし、従来例では、消去／書き込みタ
イミングや回路の構成上、従来例以上にゲート電圧を高
くすることは困難であったため、不揮発性メモリセルの
寿命を長くできないという問題があった。

【０００５】そこで、本発明は、通常の消去動作ととも
に、それとは異なるダミー消去動作を行って、不揮発性
メモリセルの寿命を長くすることを目的とする。

【０００６】

【課題を解決するための手段】本発明は、多値情報記憶
可能な不揮発性メモリセルと、前記メモリに書き込まれ
た多値情報を消去する消去回路と、該消去回路の動作よ
り前または後に、メモリセルに対してダミー消去を行う
ダミー消去回路とを備えることを特徴とする。特に、ダ
ミー消去回路は、前記メモリセルのコントロールゲート
を接地し、前記メモリセルのソースに電圧を印加するこ
とを特徴とする。

【０００７】さらに、前記消去回路及びダミー消去回路
の動作が終了すると、前記メモリセルに入力データに応
じた多値情報を書き込む書き込み回路を備えることを特
徴とする。また、多値情報の記憶可能な不揮発性多値メ
モリ装置において、前記メモリに書き込まれた多値情報
を消去し、前記メモリの消去動作の前または後にメモり
セルに対してダミー消去することを特徴とする。

【０００８】さらに、前記消去動作及びダミー消去動作
を終了すると、前記メモリに入力データに応じた多値情
報を書き込むことを特徴とする。本発明によれば、通常
の消去回路の動作より前または後に、メモリセルにダミ
ー消去を行うことによって、帯電またはトラップされた
電荷の除去率を高くすることができる。

【０００９】

【発明の実施の形態】図１は不揮発性メモリセルのリー
ドライト回路を示す本発明の実施の形態の図である。図
１において、２０はＤフリップフロップで構成され、２
ビットの入力データを取り込んで保持する２ビットのデ
ータレジスタ、２１は基準電圧ＶrefをＶ１〜Ｖ４（Ｖ
１＜Ｖ２＜Ｖ３＜Ｖ４）の４つの電圧に分割する抵抗分
割回路、２２はデータレジスタ２０の内容をデコードし
その内容に対応してＶ１〜Ｖ４のいずれかの電圧を選択
的に出力するデコーダ、２３はデコーダ２２から出力さ
れるアナログ電圧Ｖdecを非反転端子＋に入力し、ＥＥ
ＰＲＯＭ６のメモリセル６０から読み出した電圧Ｖｍを
反転端子−に入力して両電圧を比較する比較器、２４は
タイミングクロックＲＷＣＫ４がＨレベルの期間比較器
２３の出力をそのまま出力し、Ｌレベルへの立ち下がり
時に比較器の出力をラッチしてＬレベルの期間ラッチし
た出力を送出するラッチ回路、２５はデータレジスタ２
０の内容を出力するための出力バッファである。また、
抵抗分割回路２１とデコーダ２２により図５に示す第２
ＤＡコンバータ４を構成している。

【００１０】ＥＥＰＲＯＭ６のメモリセル６０は、フロ
ーティングゲートＦＧを備えたスプリットゲート型のセ
ルであって、フローティングゲートＦＧに電荷を注入す
ることにより書き込みを行い、フローティングゲートＦ
Ｇに注入された電荷を引き抜くことにより消去を行うも
のである。各メモリセル６０は、そのドレインＤがビッ
トラインＢＬ１，ＢＬ２，……に接続され、ソースＳが
ソースラインＳＬ１，ＳＬ２，……に接続され、コント
ロールゲートＣＧがワードラインＷＬ１，ＷＬ２，……
に接続されている。各ビットラインＢＬ１，ＢＬ２，…
…は、上位４ビットのＸアドレスＡＤＲＸ［８：５］を
デコードするＸアドレスデコーダ１００により、いずれ
か１ラインが選択されて比較器２３の反転端子に接続さ
れる。ワードラインＷＬ１，ＷＬ２，……、及び、ソー
スラインＳＬ１，ＳＬ２，……は、各々、１１ビットの
Ｙアドレス［１０：０］をデコードするＹアドレスデコ
ーダ２００及び２５０に接続され、これらデコーダには
第２バイアス発生回路４００から種々のバイアス電圧が
供給されている。このバイアス電圧には、書き込み用の
高電圧バイアスＶhv1と、消去用及びダミー消去用の高
電圧バイアスＶhv2とが含まれている。

【００１１】ソースライン用のＹアドレスデコーダ２０
０にはダミー消去信号ＤＷＢＥが入力され、信号ＤＷＥ
Ｂに応じてＹアドレスデコーダ２００はソースラインに
高電圧バイアスＶhv2を出力する。また、ワードライン
用のＹアドレスデコーダ２５０は消去信号ＷＢＥが入力
され、信号ＷＢＥに応じてＹアドレスデコーダ２５０は
ワードラインにバイアスＶhv2を出力する。

【００１２】尚、アドレスデコーダ１００，２００，２
５０には、タイミング信号としてＲＷＣＫ３，ＲＷＣＫ
４，ＷＢＥが入力されている。また、ここでのドレイ
ン，ソースという呼び方は、読み出し時の動作状態を基
準にしている。ビットラインＢＬ１，ＢＬ２，……へ供
給する３種類のバイアス電圧ＶBH，ＶBLH，ＶBLL（ＶBH
＞ＶBLH＞ＶBLL）は、第１バイアス発生回路５００から
出力され、これらのバイアス電圧の供給ラインには、各
々、スイッチとしてＰチャネルＭＯＳトランジスタ２
６，ＮチャネルＭＯＳトランジスタ２７，ＮチャネルＭ
ＯＳトランジスタ２８が挿入されている。そして、これ
らトランジスタの出力側には、書き込み時のみオンする
アナログスイッチ２９が接続され、このアナログスイッ
チ２９の出力がＸアドレスデコーダ１００への入出力ラ
イン３０に接続されている。ＰチャネルＭＯＳトランジ
スタ２６のゲートには、一端にラッチ回路２４の出力Ｃ
ＯＭＰを入力するＡＮＤゲート３１の出力が印加され、
ＮチャネルＭＯＳトランジスタ２７及び２８には、各々
ＡＮＤゲート３２及び３３の出力が印加されている。Ａ
ＮＤゲート３２及び３３には、一端にＡＮＤゲート３１
の出力が共通して入力され、ＡＮＤゲート３２の他端に
は、データレジスタ２０への上位ビットＤ１をインバー
タ３４により反転した信号が入力され、ＡＮＤゲート３
３の他端には、データレジスタ２０への上位ビットＤ１
がそのまま入力されている。

【００１３】また、メモリセル６０に書き込まれたアナ
ログ量を電圧として読み出すために、抵抗分割回路で構
成されたリードバイアス発生回路３５が設けられてお
り、その分圧点Ｐが比較時のみオンするＮチャネルＭＯ
Ｓトランジスタ３６を介して、Ｘアドレスデコーダ１０
０への入出力ライン３０に接続されている。この入出力
ライン３０と接地間には、メモリセルの消去時にビット
ラインＢＬ１，ＢＬ２，……へ接地電位を供給するた
め、信号ＷＢＥ及びＤＷＢＥによりオンするＮチャネル
ＭＯＳトランジスタ３７が挿入されており、このＭＯＳ
トランジスタ３７のゲートには信号ＷＢＥ及びＤＷＢＥ
を入力とするオアゲート４５が接続される。

【００１４】ところで、図１に示すリードライト回路
は、Ｘアドレス方向に８個のメモリセルを１ブロックと
して管理しており、各ブロックには自己のブロックが選
択されたことを検出するためのブロックセレクタ６００
が配置されている。図１に示すブロックＮＯ．０のブロ
ックでは、ブロックセレクタ６００は、下位６ビットの
ＸアドレスＡＤＲＸ［５：０］がオール「０」であるこ
とを検出するＡＮＤゲートで構成されている。

【００１５】更に、図１において、３８はデータ転送ク
ロックＲＷＣＫ２とラッチイネーブル信号ＬＡＴＥＮと
ブロックセレクタ６００の出力ＢＳＥＬを入力するＮＡ
ＮＤゲート、３９はタイミングクロックＲＷＣＫ３とリ
ードイネーブル信号ＲＥＡＥＮ２及び出力ＣＯＭＰを入
力するＮＡＮＤゲート、４０はブロックセレクタ６００
の出力ＢＳＥＬとリードイネーブル信号ＲＥＡＥＮ２と
を入力するＮＡＮＤゲート、４１は２つのＮＡＮＤゲー
ト３８，３９の出力を入力するＮＡＮＤゲート、４２は
タイミングクロックＲＷＣＫ３とライトイネーブル信号
ＷＲＩＥＮ２を入力するＡＮＤゲート、４３はリードイ
ネーブル信号ＲＥＡＥＮ２とライトイネーブル信号ＷＲ
ＩＥＮ２を入力するＯＲゲート、４４はタイミングクロ
ックＲＷＣＫ４とＯＲゲート４３の出力を入力するＡＮ
Ｄゲートであり、ＮＡＮＤゲート４１の出力をデータレ
ジスタ２０を構成するＤフリップフロップのクロック端
子に印加し、ＮＡＮＤゲート４０の出力を出力バッファ
２５のオンオフ制御信号として印加し、ＡＮＤゲート４
２の出力をアナログスイッチ２９のオンオフ制御信号と
して印加し、ＡＮＤゲート４４の出力をＮチャネルＭＯ
Ｓトランジスタ３６のゲートに印加するようにしてい
る。

【００１６】以下、図３乃至図５のタイミングチャート
を参照して、リードライト回路３００の書き込み動作及
び読み出し動作について説明する。メモリセル６０の各
動作状態でのバイアス条件は図７に示す通りである。ま
ず、書き込み動作に先立ち、データレジスタ２０にデー
タをラッチするためのラッチモードに入る。このモード
では、２ビットのデジタルデータＤ１、Ｄ０が入力ライ
ン４５に送出されると共に、データを書き込むべきＥＥ
ＰＲＯＭ６のアドレスＡＤＲＸ，ＡＤＲＹがアドレス発
生回路１０から送出され、且つ、ラッチモードを示す信
号ＬＡＴＥＮがＨレベルになる。出力されたＸアドレス
のうち下位６ビットＡＤＲＸ［５：０］が、自己のブロ
ックＮＯ．と一致すると、ブロックセレクタ６００の出
力がＨレベルとなり、このため、クロックＲＷＣＫ２の
立ち上がりでＮＡＮＤゲート３８の出力がＬレベルとな
って、ＮＡＮＤゲート４１の出力もＬレベルになる。よ
って、データレジスタ２０を構成するＤフリップフロッ
プのクロック端子ＣＫにクロックが印加され、入力デー
タＤ１，Ｄ０はデータレジスタ２０に取り込まれる。

【００１７】取り込みが終了すると、初めに、図３アの
ようにダミー消去信号ＤＷＢＥがＨレベルとなり、Ｎチ
ャネルＭＯＳトランジスタ３７がオンし、入出力ライン
３０は接地電位０Ｖとなる。Ｘアドレスデコーダ１００
ではＸアドレスＡＤＲＸ［８：５］により選択されたビ
ットラインが入出力ライン３０に接続されているため、
そのビットラインＢＬは図３ウのように０Ｖとなる。一
方、ダミー消去信号ＤＷＢＥが印加されるＹアドレスデ
コーダ２００により、図３エのようにソースラインＳＬ
にはダミー消去用の高電圧バイアスＶhv2が印加され、
選択されたワードラインのＷＬにはＹアドレスデコーダ
２５０から図３オのように０Ｖが印加されるので、選択
されたメモリセルはダミー消去状態となる。つまり、図
２のようなメモリセルのソース電極ＳにバイアスＶhv2
が印加され、ドレイン電極Ｄ及びゲート電極Ｇに０Ｖが
印加される。ソースがコントロールゲートＣＧより電圧
が高くなるので、コントロールゲートＣＧからフローテ
ィングゲートＦＧへトンネル電流が流れることになる。
このときのトンネル電流は後述される通常の消去動作の
ときと逆方向になる。この際に、コントロールゲートＣ
ＧとフローティングゲートＦＧとの間に帯電またはトラ
ップされた電荷はフローティングゲートＦＧへ移動す
る。

【００１８】ダミー消去期間が終了すると、ダミー消去
信号ＤＷＢＥに代わって図３イのように消去信号ＷＢＥ
がＨレベルとなり、トランジスタ３７は引き続きオンと
なり、入出力ライン３０は接地電位０Ｖになる。また、
Ｘアドレスデコーダ１００ではＸアドレスＡＤＲＸによ
りダミー消去時と同様のビットラインＢＬが０Ｖとな
る。一方、信号ＷＢＥが入力されるＹアドレスデコーダ
２５０により、選択されたワードラインＷＬには図３オ
のように消去用の高電圧バイアスＶhv2が印加され、ソ
ースラインＳＬにはＹアドレスデコーダ２００から図３
エのように０Ｖが印加されるので、選択されたメモリセ
ルは消去状態となる。この状態では、図２のメモリセル
のゲート電極ＣＧにバイアスＶhv2が印加され、ドレイ
ン電極Ｄ及びソース電極Ｓに０Ｖが印加されるので、通
常の消去動作が実行される。その際、フローティンゲー
トＦＧからコントロールゲートＣＧへトンネル電流が流
れる。その後、消去信号ＷＢＥの発生が停止し、消去動
作が終了する。

【００１９】ダミー消去動作及び消去動作により、メモ
リセル６０のフローティングゲートＦＧへの電荷は引き
抜かれた状態となる。それとともに、図２のコントロー
ルゲートＣＧとフローティングゲートＦＧとの間を双方
向にトンネル電流が流れるので、その間に存在する絶縁
膜にトラップされた電荷を減少させることができ、消去
特性を改善することができる。

【００２０】尚、図６のバイアス条件を見ると、消去期
間におけるメモリセル６のコントロールゲートに印加さ
れる電圧と、ダミー消去期間におけるメモリセル６０の
ソースに印加される電圧とはともに電圧Ｖhv2となっ
て、等しい電圧に設定される。しかし、これに限らず、
消去期間またはダミー消去期間のそれぞれの期間におい
て、絶縁膜にトラップされた電荷が移動できるバイアス
条件であれば、上記両電圧を異なるように設定すること
も可能である。

【００２１】また、図１の回路では、図３のタイミング
チャートの如くダミー消去期間の後に消去期間を設定し
ているが、消去期間の後にダミー消去期間を設定しても
絶縁膜にトラップされた電荷を減少させることができ
る。しかしながら、ダミー消去期間では電荷がコントロ
ールゲートからフローティングゲートへの方向へ移動す
るため、消去期間→ダミー消去期間の順ではダミー消去
期間の後にフローティングゲートに電荷が帯電される可
能性がある。よって、図３の如く、ダミー消去の後に消
去期間を設定することが望まれる。

【００２２】このような消去後に、実際の書き込みモー
ドに入る。書き込みモードでは、図４ウに示すように信
号ＷＲＩＥＮ２がＨレベルになり、このため、クロック
ＲＷＣＫ３が図４エの如くＨレベルになっている期間
は、ＡＮＤゲート４２の出力がＨレベルになり、さら
に、ラッチ回路２４はＨレベルに初期設定されているの
でＡＮＤゲート３１の出力もＨレベルになる。従って、
アナログスイッチ２９がオンすると共に、ＰチャネルＭ
ＯＳトランジスタ２６がオフする。

【００２３】今、入力データの上位ビットＤ１が「０」
であれば、ＡＮＤゲート３２の出力がＨレベルとなるの
で、ＮチャネルＭＯＳトランジスタ２７がオンし、図４
カに示すようにバイアス電圧ＶBLHが、アナログスイッ
チ２９，入出力ライン３０，Ｘアドレスデコーダ１００
を介して選択されたビットラインＢＬに供給される。逆
に、入力データの上位ビットＤ１が「１」であれば、Ａ
ＮＤゲート３３の出力がＨレベルとなるので、Ｎチャネ
ルＭＯＳトランジスタ２８がオンし、バイアス電圧ＶBL
Lがアナログスイッチ２９，入出力ライン３０，Ｘアド
レスデコーダ１００を介して選択されたビットラインＢ
Ｌに供給される。

【００２４】クロックＲＷＣＫ３がＨレベルの期間は、
Ｙアドレスデコーダ２００により選択されたソースライ
ンＳＬに高電圧Ｖhv1が供給され（図４ク）、Ｙアドレ
スデコーダ２５０により選択されたワードラインＷＬに
ＶB2が供給されるので（図４キ）、図７に示す書き込み
バイアス条件が満足され、メモリセル６０への書き込み
が実行される。即ち、メモリセル６０のフローティング
ゲートＦＧへの電荷の注入が開始される。

【００２５】次に、クロックＲＷＣＫ３が立ち下がり、
クロックＲＷＣＫ４が図４オの如くＨレベルになると、
ＡＮＤゲート４２の出力がＬレベル、ＡＮＤゲート４４
の出力がＨレベルになるため、アナログスイッチ２９が
オフし、ＮチャネルＭＯＳトランジスタ３６がオンし、
リードバイアス発生回路３５の分圧点Ｐが入出力ライン
３０に接続される。分圧点Ｐの電位は、ＮチャネルＭＯ
Ｓトランジスタ３６がオフのときにＶ４よりやや高い電
圧ＶREFMに設定されている。更に、この状態では、Ｙア
ドレスデコーダ２５０により、選択されたワードライン
ＷＬにはＶB1が印加され、ソースラインＳＬにはＹアド
レスデコーダ２００から０Ｖが印加されるので、選択さ
れたメモリセル６０は読み出し状態となる。よって、選
択されたメモリセルのフローティングゲートＦＧに注入
された電荷に対応する電圧Ｖｍが入出力ライン３０に得
られ、この電圧Ｖｍが比較器２３においてデコーダ２２
からの出力電圧Ｖdecと比較される。

【００２６】デコーダ２２では、データレジスタ２０に
ラッチされたデータに対応して、抵抗分割回路２１から
の４つの電圧Ｖ１〜Ｖ４のうちいずれかのアナログ電圧
が選択され、比較器２３の非反転端子に出力される。こ
こで、データＤ１，Ｄ０と分圧値Ｖ１〜Ｖ４の関係を図
６に示しておく。比較の結果、Ｖdec＞Ｖｍであれば、
比較器２３の出力はＨレベルを維持し、上述したクロッ
クＲＷＣＫ３に基づく書き込み動作とクロックＲＷＣＫ
４に基づく読み出し及び比較動作を繰り返す。書き込み
動作の繰り返しによりフローティングゲートＦＧへの電
荷注入量が増加し、読み出し電圧Ｖｍは図４カに示すよ
うに上昇していく。そして、Ｖdec≦Ｖｍになると、図
４ケに示すように、比較器２３の出力が反転してＬレベ
ルになり、ラッチ回路２４の出力ＣＯＭＰもＬレベルに
なる。このため、ＡＮＤゲート３１の出力がＨレベルか
らＬレベルに反転し、ＰチャネルＭＯＳトランジスタ２
６がオンし、更に、ＡＮＤゲート３２，３３の出力がＬ
レベルとなって、２つのＮチャネルＭＯＳトランジスタ
２７，２８がオフする。よって、次にクロックＲＷＣＫ
３がＨレベルになったときには、バイアス電圧ＶBHがア
ナログスイッチ２９を介してメモリセルのビットライン
ＢＬに供給されるようになる（図４カ参照）。つまり、
図７に示す書き込みバイアス条件が崩れ、書き込み動作
が停止する。

【００２７】図１においては、書き込むデータに応じて
ドレインへ供給するバイアス電圧値を切り換えることに
より、短時間に書き込みを行うことができる。次に、読
み出しモードでの動作について、図５を参照しながら説
明する。読み出しモードでは、まず、信号ＸＳＥＴ（図
５ウ）がＨレベルになることによって、データレジスタ
２０に初期値オール「１」がセットされ（図５オ）、デ
コーダ２２からは図５カに示すように、オール「１」に
対応するアナログ電圧Ｖ４が出力される。そこで、クロ
ックＲＷＣＫ４が図５キの如くＨレベルになると、メモ
リセル６０に対するバイアス条件は書き込みモードにお
ける読み出し動作時と全く同一になるので、選択された
メモリセルのフローティングゲートに注入された電荷に
対応する電圧Ｖｍが比較器２３の反転端子に得られ、こ
の電圧Ｖｍがデコーダ２２からの電圧Ｖ４と比較され
る。比較の結果、Ｖｍ＞Ｖ４であれば比較器２３及びラ
ッチ回路２４の出力ＣＯＭＰはＬレベルになるので、Ｎ
ＡＮＤゲート３９の出力がＨレベルになり、このときＮ
ＡＮＤゲート３８の出力はＨレベルに固定されているの
で、ＮＡＮＤゲート４１の出力はＬレベルとなり、以降
ラッチ動作は行われることなくデータレジスタ２０には
オール「１」が保持されたままとなる。

【００２８】一方、比較の結果Ｖｍ≦Ｖ４であれば、比
較器２３及びラッチ回路２４の出力ＣＯＭＰはＨレベル
となるので、図５アに示すようにクロックＲＷＣＫ３が
Ｈレベルになると、ＮＡＮＤゲート３９の出力がＬレベ
ルとなり、このため、ＮＡＮＤゲート４１からデータレ
ジスタ２０にクロック信号が出力され、データ入力ライ
ン４５に供給されたデータがデータレジスタ２０にラッ
チされる。このデータ入力ライン４５には、読み出しモ
ード時に図示されないダウンカウンタから「１０」，
「０１」，「００」のデータ「Ｄ１，Ｄ０」がクロック
ＲＷＣＫ４が立ち下がる毎に順次出力されるので、デー
タ「１１」の次にはデータ「１０」が図５オに示すよう
にデータレジスタ２０にラッチされることとなる。する
と、デコーダ２２の出力Ｖdecは図５カに示すように電
圧Ｖ３まで低下し、クロックＲＷＣＫ４が再びＨレベル
になると、メモリセルから読み出されたアナログ量に対
応する電圧Ｖｍと電圧Ｖ３が比較される。そして、Ｖｍ
＞Ｖ３であれば比較器２３及びラッチ回路２４の出力Ｃ
ＯＭＰはＬレベルに反転し、以降ラッチ動作は行われる
ことなくデータレジスタ２０には「１０」が保持され
る。比較の結果Ｖｍ≦Ｖ３のときは、比較器２３及びラ
ッチ回路２４の出力ＣＯＭＰはＨレベルを維持するの
で、次のデータ「０１」がデータレジスタ２０にラッチ
され、比較器２３で電圧Ｖ２とＶｍが比較される。この
比較により、Ｖｍ＞Ｖ２であればデータレジスタ２０の
内容は「０１」に固定され、Ｖｍ≦Ｖ２であれば最後の
データ「００」がデータラッチ２０にラッチされ、電圧
ＶｍとＶ１が比較される。電圧Ｖ１はほぼ０Ｖに設定さ
れているので、最後の比較においてはＶｍ＞Ｖ１となり
データレジスタ１０の内容は「００」に固定される。

【００２９】以上のように、メモリセルから読み出され
たアナログ量に対応する電圧Ｖｍは、データレジスタ２
０，抵抗分割回路２１，デコーダ２２，比較器２３，Ｎ
ＡＮＤゲート３９，ＮＡＮＤゲート４１によりＡＤ変換
され、出力バッファ２５を介して外部に転送される。つ
まり、これらの回路により第２ＡＤコンバータが構成さ
れている。

【００３０】

【発明の効果】本発明に依れば、消去時に、フローティ
ングゲートとコントロールゲートとの間を双方向にトン
ネル電流を流すので、その間の絶縁膜にトラップされる
電荷を減少させることができる。その為、消去／書き込
み特性の寿命を改善することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すブロック図である。

【図２】スプリットゲート型の不揮発性メモリセルの断
面図である。

【図３】本発明の消去動作を説明するためのタイミング
チャートである。

【図４】本発明の書き込み動作を説明するためのタイミ
ングチャートである。

【図５】本発明の読み出し動作を説明するためのタイミ
ングチャートである。

【図６】本発明における入力デジタルデータと対応する
アナログ電圧との関係図である。

【図７】本発明のメモリセルのバイアス条件を示す図で
ある。

【符号の説明】

１０ アドレス発生回路 ２０ データレジスタ ２１ 抵抗分割回路 ２２ デコーダ ２３ 比較器 ２４ ラッチ回路 ２５ 出力バッファ ２６ ＰチャネルＭＯＳトランジスタ ２７，２８，３６，３７ ＮチャネルＭＯＳトランジス
タ ２９ アナログスイッチ ６０ メモリセル １００ Ｘアドレスデコーダ ２００，２５０ Ｙアドレスデコーダ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 多値情報記憶可能な不揮発性メモリセル
   と、前記メモリに書き込まれた多値情報を消去する消去
   回路と、該消去回路の動作より前または後に、メモリセ
   ルに対してダミー消去を行うダミー消去回路とを備える
   ことを特徴とする不揮発性多値メモリ装置。
2. 【請求項２】 ダミー消去回路は、前記メモリセルのコ
   ントロールゲートを接地し、前記メモリセルのソースに
   電圧を印加することを特徴とする請求項１記載の不揮発
   性多値メモリ装置。
3. 【請求項３】 前記消去回路及びダミー消去回路の動作
   が終了すると、前記メモリセルに入力データに応じた多
   値情報を書き込む書き込み回路を備えることを特徴とす
   る請求項１または２記載の不揮発性多値メモリ装置。
4. 【請求項４】 多値情報の記憶可能な不揮発性多値メモ
   リ装置において、 前記メモリに書き込まれた多値情報を消去し、前記メモ
   リの消去動作の前または後にメモりセルに対してダミー
   消去することを特徴とする不揮発性多値メモリ装置のデ
   ータの消去方法。
5. 【請求項５】 前記消去動作及びダミー消去動作を終了
   すると、前記メモリに入力データに応じた多値情報を書
   き込むことを特徴とする請求項４記載の不揮発性多値メ
   モリ装置のデータの消去方法。