JP5272272B2 - コントローラの性能要件に基づくプログラミング - Google Patents
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Description
本開示の実施形態は、所望のソリッドステートドライブコントローラ性能に応じて、セルあたり異なるレベルでデータを記憶する能力を提供する。信頼性性能に関して、キャリブレーション手順は、異なるレベルに応じてメモリアレイの異なる領域の信頼性を決定する。このデータは、特定の信頼性レベルが実現されるよう、異なるタイプのデータをメモリアレイのどの領域に記憶するかを決定するために、コントローラによってアクセスされるテーブルに記憶される。プログラミング速度性能に関して、対応するビット容量レベルを伴うプログラミング速度のテーブルが作成され、メモリに記憶される。
Claims (16)
- メモリアレイとコントローラ回路とを含むソリッドステートドライブをプログラムするための方法であって、
前記メモリアレイに記憶されるデータに対するコントローラ性能レベルを決定することと、
前記コントローラ性能レベルをもたらすビット容量レベルを決定することと、
前記ビット容量レベルで前記コントローラ性能レベルを満たすことができる前記メモリアレイの領域を決定することと、
前記ビット容量レベルで前記メモリアレイに前記データを書き込むことと、
を含む方法。 - 前記コントローラ性能レベルが、プログラミング速度とプログラミング信頼性とを含む、請求項1に記載の方法。
- ビット容量レベルを決定することが、前記メモリアレイの複数の領域の各々に対するビット容量レベルに関連して、前記メモリアレイの前記複数の領域の各々に対する信頼性の指標を含むテーブルをメモリから読み出すことを含む、請求項1に記載の方法。
- 前記メモリアレイのメモリセルにプログラム可能な複数のビット容量レベルの各々に対するプログラミング速度を決定することと、
前記コントローラ回路に対する第一のプログラミング速度を発生させることと、
前記複数のビット容量レベルのうち、前記第一のプログラミング速度に対応する第一のビット容量レベルで、前記メモリアレイに受信データを書き込むことと、
をさらに含む、請求項1に記載の方法。 - 前記複数のビット容量レベルの各々に対する前記プログラミング速度を決定することが、前記メモリデバイスの最初の起動時、もしくは、前記メモリデバイスの製造工程中に一度だけ、のうちの一方において達成される、請求項4に記載の方法。
- 各プログラミング速度を、それに対応するビット容量レベルとともに記憶することをさらに含む、請求項4に記載の方法。
- 各プログラミング速度とそれに対応するビット容量レベルが前記メモリアレイに記憶される、請求項6に記載の方法。
- 前記受信データを書き込むことが、前記メモリアレイの同じワード線に沿って書き込むことを含む、請求項4に記載の方法。
- 前記受信データを書き込むことが、前記メモリアレイの同じメモリブロック内で、前記複数のビット容量レベルのうちの異なるビット容量レベルで書き込むことを含む、請求項4に記載の方法。
- 前記コントローラ性能レベルが前記ビット容量レベルを減少させた場合、信頼性レベルに基づいて前記メモリアレイの領域に前記データを書き込むことをさらに含む、請求項1に記載の方法。
- 前記ビット容量レベルで前記メモリアレイの第一の領域に前記データを書き込むことと、
前記コントローラ性能レベルが前記ビット容量レベルを減少させた場合、信頼性レベルに基づいて前記メモリアレイの第二の領域に前記データを書き込むこととをさらに含む、請求項1に記載の方法。 - 前記メモリアレイの前記第一の領域に前記データを書き込むことが、シングルレベルセルビット容量レベルで前記データを書き込むことを含み、前記メモリアレイの前記第二の領域にデータを書き込むことが、マルチレベルセルビット容量レベルで前記データを書き込むことを含む、請求項11に記載の方法。
- ビット線に結合したメモリセルの列と、ワード線に結合したメモリセルの行とを有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの動作を制御するための制御回路であって、前記不揮発性メモリセルアレイに記憶されるデータに対するコントローラ性能レベルの決定に応じて前記メモリセルをプログラムし、前記コントローラ性能レベルをもたらすプログラミングレベルを決定し、前記プログラミングレベルで前記コントローラ性能レベルを満たすことができる前記不揮発性メモリセルアレイの領域を決定し、かつ、前記プログラミングレベルで前記不揮発性メモリセルアレイに前記データを書き込むように構成される、制御回路と、
を含む、ソリッドステートドライブ。 - 前記制御回路が、プログラムされる前記メモリセルからアナログデータ信号を読み出し、かつ、前記読み出したアナログデータ信号を示すデジタル閾値電圧信号を発生させる回路をさらに含む、請求項13に記載のソリッドステートドライブ。
- 前記制御回路が、プログラムされたメモリ状態を示すデジタルデータ信号を受信し、かつ、前記デジタルデータ信号を、前記プログラムされたメモリ状態の閾値電圧を示すアナログデータ信号に変換する回路をさらに含む、請求項13に記載のソリッドステートドライブ。
- 前記不揮発性メモリセルアレイが、不揮発性メモリセルの複数のブロックを有するNANDアーキテクチャで構成され、不揮発性メモリセルの各ブロックは、前記制御回路に対して生成されたプログラミング速度に応じて、シングルレベルセルとマルチレベルセルの両方でプログラム可能である、請求項13に記載のソリッドステートドライブ。
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