JP2010530594A - ソリッドステートメモリのプログラミング速度の特定と制御 - Google Patents

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Abstract

２ビット以上のビットパターンを示しているアナログデータ信号を受け取って、送るように構成されたメモリデバイスは、個々のビットを示したデータ信号を伝えるデバイスと比較して、転送速度の増加を容易にする。そのようなメモリデバイスのプログラミングは、メモリセルのプログラミングの速度（すなわち、個別のしきい値電圧の変化速度）の決定と、ビット線イネーブル電圧より大きくインヒビット電圧より小さいプログラミング速度制御電圧で、対応するビット線のバイアスを行う。この電圧は、プログラミング速度を変更するために調節することが出来る。プログラミング処理の期間中、もしくはプログラミング速度の変更が望まれるまで、適切なビット線バイアスを維持するために、そのビット線と接続されているキャパシタにはプログラミング速度制御電圧が保持される。

Description

本開示は、一般的な半導体メモリに関し、特にソリッドステート不揮発性メモリデバイスに関する。
電子装置には、一般的に、これらに利用可能ないくつかの種類の大容量記憶装置がある。一般的な例としてハードディスクドライブ（ＨＤＤ）がある。ＨＤＤは比較的低価格で大容量の記憶が可能で、現在消費者は１テラバイトを超える容量のＨＤＤを利用できる。
ＨＤＤは一般的には回転する磁気媒体かプラッタにデータを格納する。データは一般的に磁束反転のパターンとしてプラッタに格納される。典型的なＨＤＤへのデータの書き込みでは、プラッタの上で浮いている書き込みヘッドがプラッタが高速で回転する間にデータを表す磁性粒子をプラッタに並べるために一連の磁気パルスを発生する。典型的なＨＤＤからのデータの読み出しでは、読み取りヘッドが高速で回転するプラッタの上に浮かぶときに磁気抵抗を有する読み取りヘッドの抵抗値に変化が生じる。実際には、得られるデータ信号はピークと谷が磁束反転のデータパターンの結果であるアナログ信号である。そして、パーシャルレスポンス最大公算（ＰＲＭＬ）と呼ばれるデジタル信号処理技術は、データ信号を生成するのに関与する類似データパターンを決定するためにアナログデータ信号をサンプリングするのに用いられる。
ＨＤＤには、機械的な特質による特定の欠点がある。ＨＤＤは、ダメージ、又はショック、振動や強い磁場による過度の読出し／書き込みエラーに対して敏感である。加えてＨＤＤは、携帯用電子機器の中で比較的大きいパワーを使用するものである。
大容量記憶装置の別の例はソリッドステートドライブ（ＳＳＤ）である。回転するメディアにデータを保存する代わりに、ＳＳＤはそれらのデータを保存するのに半導体記憶装置を利用し、まるでそれらが典型的なＨＤＤであるかのようにそれらをそれらのホストシステムに見せるインタフェースとフォームファクターを含んでいる。通常、ＳＳＤのメモリデバイスは、不揮発性フラッシュメモリデバイスである。
フラッシュメモリデバイスは、不揮発性メモリが電子機器で幅広く用いられる源泉として発展している。フラッシュメモリデバイスは高い記憶密度、高信頼性、および低消費電力を可能とする１トランジスタのメモリセルを通常使用する。電荷蓄積やトラッピング層のプログラミングや他の物理的な現象を介した、セルのしきい値電圧の変動は、各セルのデータ値を決定する。フラッシュメモリ及び他の不揮発性メモリの一般的な用途はパーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアのプレーヤー、デジタルレコーダ、ゲーム、電気機器、車両、ワイヤレス機器、携帯電話、および可搬記憶モジュールを含んでおり、そして不揮発性メモリの用途は広がり続けている。
ＨＤＤと異なって、ＳＳＤの操作は、一般的に、それらソリッドステートの性質により、振動、ショックまたは磁場の影響を受けない。同様に、可動部が無いので、ＳＳＤはＨＤＤより所要電力が少ない。しかしながら、ＳＳＤは、現在、同じフォームファクター のＨＤＤと比較してかなり容量が小さく、また１ビットあたりの価格が非常に高い。
上記した理由、および当業者がこの明細書を読んで理解することによって明らかになる以下の他の理由で、この技術の分野には新しい大容量記憶装置のオプションが必要である。
本開示の本実施形態のメモリデバイスのブロック概略図である。 図１のメモリデバイスのＮＡＮＤメモリアレイ部分の例を示す図である。 本開示の一実施形態のリッドステート大容量記憶装置システムの概略ブロック図である。 本開示の実施形態に係る、リード／ライトチャネルによってメモリデバイスから受信する概念的なデータ信号を示す波形図である。 本開示の実施形態の電子装置の概念ブロックである。 本開示の一実施形態のメモリデバイスのためのプログラミング速度の特定及び制御方法のフローチャートである。 本開示の別の実施形態のメモリデバイスのためのプログラミング速度の特定及び制御方法のフローチャートである。 本開示の実施形態の速いメモリセルのプログラミング速度の特定及び制御方法のフローチャートである。 一実施形態のバイアスキャパシタを付したＮＡＮＤメモリアレイの部分の概略図である。 本開示のメモリデバイスをプログラムするための方法の別実施形態のフローチャートである。
本実施形態についての以下の詳細な記述では、本開示の一部であり、本実施形態を具体的に実現する特定の実施形態を、例示目的で示す図面を参照している。これらの実施形態は当業者が本発明を実施可能なくらい十分詳細に説明しており、そして、他の実施形態は利用され得、本開示の範囲から逸脱せずに処理的、電気的にあるいは機械的に変更が成されるかもしれないと理解されるべきである。以下の詳細な記述は、したがって、限定的な意味に取るべきではない。
従来のソリッドステートメモリデバイスは二値信号の形でデータを渡す。通常グランド電位は、データビットの第１の論理レベル、例えば‘０’のデータ値を表し、一方、供給電位はデータビットの第２の論理レベル、例えば‘１’のデータ値を表す。マルチレベルセル（ＭＬＣ）では、例えば、各々２００ｍＶの範囲の４つの異なったしきい値電圧（Ｖｔ）範囲をあてがい、各範囲を異なったデータ状態と対応させ、その結果、４つのデータ値かビットパターンを表す。Ｖｔの分布が重なるのを妨ぐため、各範囲の間には、通常、０．２Ｖから０．４Ｖのデッドスペースかマージンがある。もし最初の範囲の中にセルのＶｔがあるなら、セルは、論理的な１１状態を保存すると考えてもよく、セルの消去状態にあると通常考えられる。もし２番目の範囲の中にＶｔがあるなら、セルが論理的な１０状態を保存すると考えてもよい。３番目の範囲の中にＶｔがあるなら、セルは論理的に００の状態を保存すると考えてもよい。そしてもしＶｔが４番目の範囲にあるのならば、セルは論理的に０１の状態を保存すると考えてもよい。
従来のＭＬＣ装置を上記したようにプログラミングするとき、消去状態に相当するように、一般に、ブロックとして、最初にセルは消去される。１ブロックのセルの消去に続いて、必要なら、各セルの最下位ビット（ＬＳＢ）は最初にプログラムされる。例えば、ＬＳＢが１であればプログラミングは必要ないが、ＬＳＢが０であれば、ターゲットメモリセルのＶｔは１１の論理状態に対応するＶｔの範囲から１０の論理状態に対応するＶｔの範囲に移される。ＬＳＢのプログラミングに続いて、それぞれのセルの最上位ビット（ＭＳＢ）が同じように、必要なところにＶｔを移動させてプログラムされる。従来のメモリデバイスのＭＬＣから読み出すときは、一般的にセル電圧Ｖｔがいずれの範囲に入るかが、１以上の読出し処理で確定される。例えば、第１の読出し処理は、ターゲットメモリセルのＶｔが、ＭＳＢが１であることを示すか若しくは０であることを示すかを確定し得、一方で、第２の読出し処理は、ターゲットセルのＶｔが、ＬＳＢが１であることを示すか若しくは０であることを示すかを確定し得る。しかしながら、どんなに多くのビットが各セルに保持されていても、ターゲットメモリセルへの１つの読出し処理に対して、その都度、単一ビットを返す。多重プログラム及び読出し処理におけるこの問題は、各ＭＬＣがより多くのビットを保持するとき、ますます厄介になる。かかる各プログラム若しくは読出し処理はバイナリ処理なので、すなわち、各々はセルあたり単一ビットの情報をプログラム若しくは応答するので、各ＭＬＣがより多くのビットを保持することは長い処理時間につながる。
本実施形態のメモリデバイスは、データを、メモリセルでのＶｔの範囲として保持する。しかしながら、従来のメモリデバイスとは対照的に、プログラム及び読出し処理は、データ信号をＭＣＬデータ値の個別のビットとしてではなく、その全体のビットパターンといった、ＭＣＬデータ値の完全な表現として利用する。例えば、２ビットＭＬＣ装置において、１つのセルのＬＳＢのプログラミングを行い、続いてそのセルのＭＳＢのプログラミングを行う代わりに、ターゲットしきい値電圧がそれら２ビットのビットパターンを表すようにプログラムされてもよい。すなわち第１のビットに対する第１のしきい値電圧のプログラミング、第２のビットに対する第２のしきい値電圧へシフト等よりむしろ、そのメモリセルがターゲットしきい値電圧を得られるまで、一連のプログラムとベリファイの処理が、メモリセルに適用される。同様に、セルに記憶されている各ビットを確定するのに多重読出し処理を利用する代わりに、そのセルのしきい値電圧は、セルの完全なデータ値若しくはセルのビットパターンを表す単一信号として確定され渡されてもよい。様々な本実施形態のメモリデバイスは、従来のメモリデバイスが行っているように、単にメモリセルがいくつかの正規なしきい値電圧以上若しくは以下であるかを見てはいない。代わりに、連続した可能なしきい値電圧にわたるそのメモリセルの実際のしきい値電圧を表す電圧信号が生成されている。このアプローチによる優位性は、セルあたりのビット数が増えるにつれ、より重要になる。例えば、メモリセルが８ビットの情報を保存するなら、１つの読出し処理で８ビットの情報を表す１つのアナログデータ信号が返されるだろう。
図１は開示する実施形態のメモリデバイス１０１のブロック概略図である。メモリデバイス１０１は行と列に配列されたメモリセルのアレイ１０４を含んでいる。種々の実施形態は主としてＮＡＮＤメモリアレイを参照しているが、種々の実施形態ではメモリアレイ１０４の特定の構成に制限されるものではない。本実施形態に適合する他のアレイ構造としては、ＮＯＲ アレイ、ＡＮＤアレイ、およびバーチャルグランドアレイを含んでいる。一般に、ここに説明された実施形態は、各メモリセルのしきい値電圧を示すデータ信号を生成することを許可するどんなアレイ構成にでも適用できる。
行デコード回路１０８及び列デコード回路１１０は、メモリデバイス１０１に供給されるアドレス信号をデコードするために備えられる。アドレス信号は、メモリアレイ１０４にアクセスするために受け取られて、デコードされる。また、メモリデバイス１０１は、メモリデバイス１０１からのデータ及びステータス情報の出力だけでなくメモリデバイス１０１へのコマンド、アドレス及びデータの入力を管理する入力／出力（Ｉ／Ｏ）制御回路１１２をもまた含んでいる。アドレスレジスタ１１４は、Ｉ／Ｏ制御回路１１２と行デコード回路１０８及び列デコード回路１１０の間に接続され、アドレス信号をデコードする前にラッチする。コマンドレジスタ１２４は、Ｉ／Ｏ制御回路１１２とコントロールロジック１１６の間に接続され、入ってくるコマンドをラッチする。コントロールロジック１１６は、コマンドに応答してメモリアレイ１０４へのアクセスを制御し、外部のプロセッサ１３０に対してステータス情報を生成する。コントロールロジック１１６は、行デコード回路１０８及び列デコード回路１１０と接続され、アドレスに応答して行デコード回路１０８及び列デコード回路１１０を制御する。
コントロールロジック１１６はまた、サンプルアンドホールド回路１１８と接続される。サンプルアンドホールド回路１１８は、入ってくるか若しくは出て行くかのいずれかのアナログ電圧レベル形式でのデータをラッチする。例えば、サンプルアンドホールド回路は、メモリセルに書き込まれることになるデータを示す入ってくる電圧信号か、若しくはメモリセルから送られるしきい値電圧を示す出て行く電圧信号をサンプリングするためのキャパシタ や他のアナログ保持デバイスを含む。サンプルアンドホールド回路１１８はさらに外部装置に、より強いデータ信号を供給するためのサンプリングした電圧の増幅及び／若しくはバッファリングを行ってもよい。
アナログ電圧信号の取り扱いは、撮像装置の画素への照明の入射に対応して生成されるチャージレベルがキャパシタ上に保存される、ＣＭＯＳ撮像装置の技術の分野でよく知られている手法と同様の手法を取ってもよい。これらのチャージレベルは、次に、参照キャパシタを２番目の入力とした差動増幅器を使用することによって、電圧信号に変換される。次に差動増幅器の出力は、アナログ／デジタル変換（ＡＤＣ）デバイスに送られ、照明強度を表しているデジタル値を得る。本実施形態では、メモリセルの読出しのためにキャパシタが従うメモリセルの実際の電圧レベルや、メモリセルをプログラムするためにキャパシタが従うメモリセルのターゲット しきい値電圧に応じて、電荷がキャパシタに保持されてもよい。この電荷は、２番目の入力がグランド入力若しくは他の参照信号である差動増幅器の使用によってアナログ電圧に変換することができるであろう。差動増幅器の出力は、読出し処理では次にメモリデバイスから出力するためにＩ／Ｏ制御回路１１２に送られ、若しくはメモリデバイスをプログラムするときに、１回以上のベリファイ処理中の比較に用いられる。なおＩ／Ｏ制御回路１１２は、アナログ若しくはデジタルデータインタフェースのいずれともコミュニケーションを行えるように、アナログ信号からの読み出しデータをデジタルビットパターンに変換するために、および、デジタルビットパターンからの書き込みデータをアナログ信号に変換するために、オプション的にアナログ／デジタル変換の機能及びデジタル／アナログ変換（ＤＡＣ）の機能を含むようにすることも出来る。
書き込み処理の間、メモリアレイ１０４のターゲットメモリセルは、それらのＶｔレベルを示す電圧がサンプルアンドホールド回路１１８に保持されるレベルと一致するまでプログラムされる。これは、１つの例として、差動感知デバイスを用いて保持電圧とターゲットメモリセルのしきい値電圧を比較することによって達成される。従来のメモリプログラミングのように、メモリセルのしきい値電圧が増加して所望の値に達するか超えるまで、プログラミングパルスはターゲットメモリセルに加えられ得る。読出し処理では、外部プロセッサ（図１では不図示）に渡すために、ターゲットメモリセルのＶｔレベルは直接アナログ信号として若しくはメモリデバイス外部若しくは内部のＡＤＣ／ＤＡＣ機能によってアナログ信号をデジタル化してサンプルアンドホールド回路１１８に送られる。
セルのしきい値電圧はさまざまな方法で決定されているかもしれない。例えば、ターゲットメモリセルがアクティブとなったときにワード線の電圧がサンプリングされるかもしれない。もう一つの方法として、ブースト電圧をターゲットメモリセルの第１のソース／ドレイン側に印加し、そのしきい値電圧はコントロールゲート電圧と他のソース／ドレイン側の電圧との差分とすることができるであろう。電圧をキャパシタと結合することによって、電荷はそのサンプル電圧を保持するためにキャパシタと共有されるだろう。なおサンプル電圧はしきい値電圧と同じである必要はなく、単にその電圧を示すものである。例えば、ブースト電圧をメモリセルの第１のソース／ドレイン側に供給し、またそのコントロールゲートに既知の電圧を供給した場合、メモリセルの第２のソース／ドレイン側で生じた電圧は、メモリセルのしきい値電圧を示しているので、データ信号として得ることが出来るであろう。
サンプルアンドホールド回路１１８は、キャッシング、すなわち、各データ値への複数の記憶位置を含むかもしれず、その結果メモリデバイス１０１は最初のデータ値を外部プロセッサに送っている間に次のデータ値を読出しているかもしれないし、あるいは最初のデータ値をメモリアレイ１０４に書き込んでいる間に次のデータ値を受信しているかもしれない。ステータスレジスタ１２２は、外部プロセッサへ出力するステータス情報をラッチするためにＩ／Ｏ制御回路１１２とコントロールロジック１１６の間に結合される。
メモリデバイス１０１は、制御リンク１３２によってコントロールロジック１１６で制御信号を受信する。制御信号はチップ・イネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、そしてライトイネーブルＷＥ＃を含んでもよい。メモリデバイス１０１は、コマンド（コマンド信号の形で）、アドレス（アドレス信号の形で）、及びデータ（データ信号の形で）を外部プロセッサからマルチプル入力／出力（Ｉ／Ｏ）バス１３４によって受信してもよく、Ｉ／Ｏバス１３４によって外部プロセッサにデータを出力してもよい。
具体的な例では、コマンドはＩ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介してＩ／Ｏ制御回路１１２で受信され、そしてコマンドレジスタ１２４に書き込まれる。アドレスはＩ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介してＩ／Ｏ制御回路１１２で受信され、そしてアドレスレジスタ１１４に書き込まれる。データはデバイスが８パラレル信号を受信可能なように入力／出力（Ｉ／Ｏ）ピン［７：０］を介して、若しくはデバイスが１６パラレル信号を受信可能なように入力／出力（Ｉ／Ｏ）ピン［１５：０］を介してＩ／Ｏ制御回路１１２で受信され、そしてサンプルアンドホールド回路１１８に転送される。データは、デバイスが８パラレル信号を転送可能なように入力／出力（Ｉ／Ｏ）ピン［７：０］を介して出力されてもよく、あるいはデバイスが１６パラレル信号を転送可能なように入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力されてもよい。回路や信号を追加可能なのは当業者には明らかであり、図１のメモリデバイスは、開示の実施形態の焦点を合わせるのを助けるために簡素化している。加えて図１のメモリデバイスは、種々の信号の出力及び受信が一般的な慣習に従って表現されているが、種々の実施形態は、本明細書において明確に述べられない限りは、記述されている詳細な信号及びＩ／Ｏ構成に制限されるものではない。例えば、コマンド及びアドレス信号をデータ信号を受信する入力とは別の入力として受信することができるであろうし、Ｉ／Ｏバス１３４のただ一つのＩ／Ｏ線を介してシリアルにデータ信号を送信できるであろう。データ信号が個々のビットの代わりにビットパターンを表すので、８ビットのデータ信号のシリアル通信は、個々のビットを表す８信号のパラレル通信と同じくらい効率的であるかもしれない。
図２は図１でメモリアレイ１０４として使用されるＮＡＮＤメモリアレイ２００部分の例の図である。図２では、メモリアレイ２００はワード線２０２１から２０２Ｎ及び交差するビット線２０４ｔから２０４Ｍを含む。デジタル環境内のアドレッシングの容易さのため、ワード線２０２の数及びビット線２０４の数は、ほとんどの場合それぞれ２の累乗である。
メモリアレイ２００はＮＡＮＤストリング２０６１乃至２０６Ｍを含む。各ＮＡＮＤストリングは、ワード線２０２とビット線２０４の交点の位置にそれぞれ配置されたトランジスタ２０８１乃至２０８Ｎを含む。トランジスタ２０８は、データを保持する不揮発性のメモリセルを表し図２ではフローティングゲートのトランジスタとして示されている。各ＮＡＮＤストリング２０６のフローティングゲートトランジスタ２０８は、１つ以上のソース選択ゲート２１０、例えば電界効果トランジスタ（ＦＥＴ）と、１つ以上のドレイン選択ゲート２１２、例えばＦＥＴ、の間でソースとドレインが連続的に接続される。各ソース選択ゲート２１０は、ローカルビット線２０４とソース選択線２１４の交点に配置され、一方、各ドレイン選択ゲート２１２は、ローカルビット線２０４とドレイン選択線２１５の交点に配置される。
各ソース選択ゲート２１０のソースは、共通ソース線２１６に接続されている。各ソース選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８のソースと接続されている。例えば、ソース選択ゲート２１０１のドレインは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８１のソースと接続されている。各ソース選択ゲート２１０のコントロールゲートはソース選択線２１４に接続されている。もし複数のソース選択ゲート２１０が所定のＮＡＮＤストリング２０６のために利用されるのならば、それらは連続的に共通ソース線２１６とそのＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８の間に直列に接続されるであろう。
各ドレイン選択ゲート２１２のドレインは対応するＮＡＮＤストリングのためにローカルビット線２０４とドレインコンタクトで接続されている。例えばドレイン選択ゲート２１２１のドレインは対応するＮＡＮＤストリング２０６１のためにローカルビット線２０４１とドレインコンタクトで接続されている。各ドレイン選択ゲート２１２のソースは対応するＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８のドレインに接続されている。例えばドレイン選択ゲート２１２１のソースは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８Ｎのドレインに接続されている。もし複数のドレイン選択ゲート２１２が所定のＮＡＮＤストリング２０６のために利用されるのならば、それらは連続的に対応するビット線２０４とそのＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８Ｎの間に直列に接続されるであろう。
一般的なフローティングゲートトランジスタ２０８の構成は、図２に示すように、ソース２３０及びドレイン２３２、フローティングゲート２３４、及びコントロールゲート２３６を含む。フローティングゲートトランジスタ２０８は、ワード線２０２に接続されたそれらコントロールゲート２３６を持つ。フローティングゲートトランジスタ２０８の列は、所定のローカルビット線２０４に接続されたそれらＮＡＮＤストリング２０６である。フローティングゲートトランジスタ２０８の行は、所定のワード線２０２に共通接続されたそれらトランジスタである。また、他の形式のトランジスタ２０８として、２つ若しくはそれ以上のしきい値電圧範囲のうちの１つを仮定するようにプログラムされることが可能な、ＮＲＯＭ、磁気若しくは強誘電トランジスタ、並びに他のトランジスタが、開示の実施形態と共に利用してもよい。
種々の実施形態のメモリデバイスは、大容量記憶装置内で有効に使用されてもよい。種々の実施形態による、これら大容量記憶装置は従来のＨＤＤと同じフォームファクターや通信バスインタフェースを持っているかもしれず、その結果さまざまな用途おいて、それらの大容量記憶装置をそのようなドライブと置き換えることができる。ＨＤＤに対するいくつかの共通するフォームファクターは、現在のパーソナルコンピュータや大型のデジタルメディアレコーダで一般に用いられる３．５”、２．５”及びＰＣＭＣＩＡ （Personal Computer Memory Card International Association）のフォームファクター、のみならず携帯電話や、携帯情報端末（ＰＤＡ）やデジタルメディアプレーヤーなどのような、小さなパーソナル機器で一般に使用される１．８”、及び１”のフォームファクターも含む。いくつかのコモンバスインタフェースは、ユニバーサルシリアルバス（ＵＳＢ）、ＡＴアタッチメントインタフェース（ＡＴＡ）［integrated drive electronics若しくはＩＤＥとしても知られる］、シリアルＡＴＡ（ＳＡＴＡ）、スモールコンピュータシステムインタフェース（ＳＣＳＩ）、及び米国電気電子技術者学会（ＩＥＥＥ）１３９４規格を含んでいる。様々な形態要素や通信インタフェースを載せたが、本実施形態は特定のフォームファクターや通信規格に限定されるものではない。更には、本実施形態は、ＨＤＤフォームファクター、若しくは通信インタフェースに準拠していなくてもよい。図３は、本公開の１つの実施形態による大容量ソリッドステート記憶装置３００の概略ブロック図である。
大容量記憶装置３００は、本開示の実施形態に従ったメモリデバイス３０１、読出し／書き込みチャネル３０５及びコントローラ３１０を含む。読出し／書き込みチャネル３０５は、メモリデバイス３０１から受け取ったデータ信号のＡ／Ｄ変換のためだけでなく、コントローラ３１０から受け取ったデータ信号のＤ／Ａ変換のためにも設けられている。コントローラ３１０は、バスインタフェース３１５を介して大容量記憶装置３００と外部プロセッサ（図３では不図示）の間のやりとりを行うために設けられている。なお読出し／書き込みチャネル３０５は、点線でメモリデバイス３０１’として示されるような１つ以上の追加メモリデバイスへのサービス提供を行うことが出来るであろう。通信のための単一メモリデバイス３０１の選択は、マルチビットチップイネーブル信号か他の多重化方式を通して扱うことが出来る。
メモリデバイス３０１はアナログインタフェース３２０及びデジタルインタフェース３２５を介して読出し／書き込みチャネル３０５と結合される。アナログインタフェース３２０は、メモリデバイス３０１と読出し／書き込みチャネル３０５の間のアナログデータ信号の経路として設けられており、またデジタルインタフェース３２５は読出し／書き込みチャネル３０５からメモリデバイス３０１への制御信号、コマンド信号及びアドレス信号の経路として設けられている。デジタルインタフェース３２５はさらにメモリデバイス３０１から読出し／書き込みチャネル３０５へのステータス信号の経路として設けられてもよい。アナログインタフェース３２０及びデジタルインタフェース３２５は、図１のメモリデバイス１０１に対して述べたように信号線を共有してもよい。図３の実施形態はメモリデバイスへのアナログ／デジタルの両方のインタフェースを描いているが、制御信号、コマンド信号、ステータス信号、アドレス信号及びデータ信号の経路としてデジタルインタフェースのみを使用してメモリデバイス３０１は直接コントローラ３１０とやりとりするように、読出し／書き込みチャネル３０５の機能は、図１で論議したようにオプション的にメモリデバイス３０１に組み込むこともできる。
読出し／書き込みチャネル３０５は、コントローラ３１０と、データインタフェース３３０や制御インタフェース３３５のような１つ以上のインタフェースを介して接続される。データインタフェース３３０は、読出し／書き込みチャネル３０５とコントローラ３１０との間のデジタルデータ信号の経路として設けられている。制御インタフェース３３５はコントローラ３１０から読出し／書き込みチャネル３０５への制御信号、コマンド信号及びアドレス信号の経路として設けられている。制御インタフェース３３５は、さらに読出し／書き込みチャネル３０５からコントローラ３１０へのステータス信号の経路として設けられていてもよい。ステータス及びコマンド／制御信号は、制御インタフェース３３５とデジタルインタフェース３２５を接続する点線によって描かれるように、コントローラ３１０とメモリデバイス３０１の間で直接送られるかもしれない。
図３では、２つの異なったデバイスとして描かれているが、読出し／書き込みチャネル３０５とコントローラ３１０の機能は、代わりに単一の集積回路デバイスに実行させることもできる。また、個々のデバイスが、異なったフォームファクターや通信インタフェースに本実施形態が適合するようにより柔軟性を備えるようにメモリデバイス３０１を維持する一方で、メモリデバイス３０１もまたＩＣデバイスなので、全体の大容量記憶装置３００を１つのＩＣデバイスとして製造することが出来る。
読出し／書き込みチャネル３０５は、少なくともデジタルデータストリームをアナログデータストリームに変換したりその逆を行ったりするように構成されたシングルプロセッサである。デジタルデータストリームはデータ信号をバイナリ電圧レベルの形、すなわち第１のバイナリデータ値、例えば０を持つ１つのビットを示唆する第１の電圧レベル、及び第２のバイナリデータ値、例えば１を持つ１つのビットを示唆する第２の電圧レベル、で供給する。アナログデータストリームは、２ビット以上の異なったビットパターンに対応する異なった電圧レベル若しくは範囲を有する、２つ以上のレベルを持つアナログ電圧の形でデータ信号を供給する。例えばメモリセルあたり２ビットを保持するシステムにおいて、アナログデータストリームの電圧レベルの第１の電圧レベル若しくは範囲はビットパターン１１に対応することができ、アナログデータストリームの電圧レベルの第２の電圧レベル若しくは範囲はビットパターン１０に対応することができ、アナログデータストリームの電圧レベルの第３の電圧レベル若しくは範囲はビットパターン００に対応することができ、アナログデータストリームの電圧レベルの第４の電圧レベル若しくは範囲はビットパターン０１に対応することができる。よって種々の実施形態における１つのアナログデータ信号は、２つ以上のデジタルデータ信号に変換され、そして逆もまた同様である。
実際には、制御信号及びコマンド信号はコントローラ３１０を介してメモリデバイス３０１にアクセスするためにバスインタフェース３１５で受信される。アドレス値及びデータ値はまた、例えば読出し、書き込み、フォーマット等、どのようなタイプのアクセスが望まれているかに依存してバスインタフェース３１５で受信されてもよい。共有バスシステムでは、バスインタフェース３１５は様々な他のデバイスと共にバスに接続される。特定デバイスと直接的に通信するために、続くコマンドに従って動作するのがバス上のどのデバイスであるかを示唆する識別値がそのバスに発行されてもよい。識別値が大容量記憶装置３００によってもたれている値と一致したならば、コントローラ３１０はバスインタフェース３１５で続くコマンドを引き受けるだろう。もし識別値が一致しなければ、コントローラ３１０は続くコマンドを無視するだろう。同じように、バスの上で衝突を避けるために、共有バスの上の様々なデバイスは、個別にバスを制御している間、他のデバイスに対してアウトバンド通信を中断するよう命令してもよい。バスの共有と衝突回避のプロトコルは、よく知られたものなので、ここでは詳細には述べない。次に、コントローラ３１０は、処理を行うために、コマンド、アドレス及びデータの信号を読出し／書き込みチャネル３０５へ送る。なおコントローラ３１０から読出し／書き込みチャネル３０５へと通過したコマンド、アドレス及びデータの信号は、バスインタフェース３１５で受け取った信号と同じ信号である必要はない。例えば、バスインタフェース３１５の通信規格は読出し／書き込みチャネル３０５やメモリデバイス３０１の通信規格と異なっていてもよい。この状況で、コントローラ３１０は、メモリデバイス３０１にアクセスするのに先立って、コマンド及び／またはアドレス方式を変換してもよい。加えて、コントローラ３１０が１つ以上のメモリデバイス３０１内の負荷平準化を提供してもよく、その場合、メモリデバイス３０１の物理アドレスは、所定の論理アドレスに対して時間と共に変化する。したがってコントローラ３１０は、外部デバイスからの論理アドレスをターゲットメモリデバイス３０１の物理アドレスにマッピングするだろう。
書き込み要求に関しては、コマンド及びアドレスの信号に加え、コントローラ３１０はデジタルデータ信号を読出し／書き込みチャネル３０５に送る。例えば１６ビットデータワードでは、コントローラ３１０は第１若しくは第２のバイナリ論理レベルを持つ１６個の個別信号を送る。読出し／書き込みチャネル３０５は、次に、デジタルデータ信号をそのデジタルデータ信号のビットパターンを表すアナログデータ信号に変換するだろう。前述の例を続きとして、読出し／書き込みチャネル３０５は、１６の個々のデジタルデータ信号を、求められている１６ビットデータパターンを示す電位レベルを持つ単一のアナログ信号に変換するために、Ｄ／Ａ変換を用いるだろう。１つの実施形態においては、デジタルデータ信号のビットパターンを示すアナログデータ信号は、ターゲットメモリセルの求められているしきい値電圧を示している。しかしながら、ワン−トランジスタメモリセルのプログラミングにおいては、隣接しているメモリセルのプログラミングは既にプログラムされたメモリセルのしきい値電圧を増加させる場合がしばしばある。よって、別な実施形態では、読出し／書き込みチャネル３０５は、しきい値電圧における、これらの種類の予想される変動を考慮に入れることができ、最終的に求められるしきい値電圧より低いしきい値電圧を示すようなアナログデータ信号に調節することができる。コントローラ３１０からのデジタルデータ信号の変換後、読出し／書き込みチャネル３０５は、次に、書き込みコマンド及びアドレス信号を、個々のメモリセルをプログラムするために用いるアナログデータ信号と共にメモリデバイス３０１へ送るだろう。プログラミングはセル毎に行うことが出来るが、一般的には１動作あたりに、１ページのデータに対して行われる。典型的なメモリアレイアーキテクチャーでは、１ページのデータは、１つのワード線に接続されている１つおきのメモリセルを含む。
読出し要求については、コントローラはコマンド及びアドレスの信号を読出し／書き込みチャネル３０５に送る。読出し／書き込みチャネル３０５は、読出しコマンド及びアドレスの信号をメモリデバイス３０１に送るだろう。読出し処理の後で、応答として、メモリデバイス３０１は、アドレス信号と読出しコマンドで定義されたメモリセルのしきい値電圧を示すアナログデータ信号を返すだろう。メモリデバイス３０１は、これらのアナログデータ信号をパラレル若しくはシリアル方式で転送し得る。
アナログデータ信号は、別々の電圧パルスとしてではなく、実質上アナログ信号の連続ストリームとして転送されるかもしれない。この状態において、読出し／書き込みチャネル３０５は、ＨＤＤへのアクセスで使用されＰＲＭＬ若しくはパーシャルレスポンス、最大公算と呼ばれる信号処理と類似した信号処理を使用するかもしれない。典型的なＨＤＤのＰＲＭＬ処理においては、ＨＤＤの読出しヘッドはＨＤＤプラッタに対する読出し処理中に生じる磁束変動を示すアナログ信号のストリームを出力する。読み出しヘッドにより引き起こされる磁束変動によって生じるこのアナログ信号の本当の山と谷をとらえるのを試みるよりむしろ、信号パターンのデジタル表現を生成するために信号を定期的にサンプリングしている。このデジタル表現は、次に、そのアナログ信号パターンの生成の要因となる磁束変化の公算のあるパターンを決定するために分析されることができる。これと同じ種類の処理を、本開示の実施形態と共に利用することができる。メモリデバイス３０１からのアナログ信号のサンプリングによって、ＰＲＭＬ処理はそのアナログ信号の生成に関与するしきい値電圧の公算のあるパターンを決定するのに用いることができる。
図４は、本開示の実施形態に基づいた読出し／書き込みチャネル３０５によってメモリデバイス３０１から受信されるようなデータ信号４５０を概念的に示した波形を描画したものである。データ信号４５０は定周期でサンプリングされ、そしてデータ信号４５０のデジタル表現はサンプリングされた電圧レベルの大きさから作り出されることができる。１実施形態では、データ信号４５０の定常状態部分の間サンプリングが発生するように、そのサンプリングはそのデータ出力と同期され得る。そのような実施形態は、時間ｔ１、ｔ２、ｔ３、及びｔ４において、点線によって示されるようなサンプリングで描かれる。しかしながら、もし同期したサンプリングが正しく整列されていない状態になれば、データサンプルの値は定常状態値とかなり異なっているかもしれない。代りの実施形態では、データサンプルによって示唆される勾配の変動を観察するなど、定常状態が発生すると思われるところでの判断を許容できるだけサンプリングレートを大きくするだろう。そのような実施形態は、時間ｔ５、ｔ６、ｔ７、及びｔ８における、点線によって表現されるサンプリングにより描かれており、ここで、時間ｔ６におけるデータサンプルとｔ７におけるデータサンプルの間の勾配は定常状態を示すかもしれない。そのような実施形態では、サンプリングレートと表現精度の間でトレードオフが行われる。より高いサンプリングレートは、より正確な表現となるが、処理時間が増加する。そして、サンプリングがデータ出力に同期されているか若しくはより頻繁にサンプリングを行っているかにかかわらず、デジタル表現は、その後、入ってくるどんな電圧レベルがおそらくそのアナログ信号パターンを生成する要因となったのかの予測に使用できる。同様に、入って来る電圧レベルのこの予想されたパターンから、読み出される個々のメモリセルのありそうなデータ値を予測できる。
メモリデバイス３０１からのデータ値の読出しの際、誤りが発生するであろうことを認識した場合、読出し／書き込みチャネル３０５は誤り訂正を含んでいるかもしれない。誤り訂正は予期された誤りから復旧するために、ＨＤＤのみならず一般にメモリデバイスで用いられる。一般的には、メモリデバイスはユーザデータを第１のセットの位置に、そして誤り訂正符号（ＥＣＣ）を第２のセットの位置に保持するだろう。読出し処理の期間では、ユーザデータ及びＥＣＣの両方はユーザデータの読出し要求に対する応答として読み出される。知られているアルゴリズムを用いて、読出し処理から返されたユーザデータはＥＣＣと比較される。もし誤りがそのＥＣＣの範囲内であったなら、その誤りは訂正されるだろう。
図５は、本開示の実施形態による電子システムのブロック図である。例示する電気システムは、パーソナルコンピュータ、ＰＤＡ、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダ、コンピュータゲーム、電気器具、車両、ワイヤレス機器、携帯電話、および同様のものを含むかもしれない。
その電子システムは、ホストプロセッサ５００の効率を上げるキャッシュメモリ５０２を含み得るホストプロセッサ５００を含む。そのプロセッサ５００は、通信バス５０４と接続されている。種々の他のデバイスは、プロセッサ５００の制御の下、通信バス５０４に接続され得る。例えば電子システムは、ランダムアクセスメモリ（ＲＡＭ）５０６；キーボード、タッチパッド、ポインティングデバイス等の１つ以上の入力デバイス５０８；オーディオコントローラ５１０；ビデオコントローラ５１２；及び１つ以上の大容量記憶装置５１４を含んでいるかもしれない。少なくとも１つの大容量記憶装置５１４は、バス５０４と通信を行うためのデジタルバスインタフェース５１５、本開示の実施形態によるもので２ビット以上のデータのデータパターンを示すデータ信号を受け渡すアナログインタフェースを持つ１つ以上のメモリデバイス、及びバスインタフェース５１５から受け取ったデジタルデータ信号のＤ／Ａ変換及びその（複数の）メモリデバイスから受け取ったアナログ信号をＡ／Ｄ変換を行う信号プロセッサを含んでいる。
上記したメモリアレイの不揮発性メモリセルは、異なったプログラミング速度を持っているかもしれない。製造プロセスの間のそれぞれのセルの構成のわずかな違いのため、いくつかのセルのしきい値電圧は他のものと異なった速度で増えるかもしれない。このことは、セルの中にデータをプログラムするためにセルのワード線全体に同じプログラミングパルスでバイアスを加えるときに、問題の要因となる。より速くプログラミングされるセルが過剰なプログラム状態で終わるかもしれず、より遅くプログラミングされるセルは不足したプログラム状態で終わるかもしれない。加えて、より遅くプログラミングされるメモリセルのしきい値電圧を増やすのに必要なプログラムパルスの増加は、ワード線上の他のセルに影響を及ぼす、プログラム状態を乱す（program disturb condition）原因となり、そのしきい値電圧を増加させる。したがって、本開示の方法はメモリセルのプログラミング速度（メモリセルがプログラムされる速度）を、それらのメモリセルがより一定の速度でプログラムされ得るように、制御する。
図６はセルプログラミング速度検出及び制御の方法の一実施形態のフローチャートを説明する。その方法は、最初にメモリアレイ６００の速くプログラミングされるセルを検出し、確認する。
検出は、最初に読出し処理を用いてそれぞれのメモリセルのアナログのしきい値電圧を読みだすことによって達成される。メモリセルのワード線は、次にプログラミング電圧よりは低く、しかしセルのしきい値電圧を動かすのには十分に高い速度識別電圧でバイアスされる。
本開示の速度識別電圧は、そのバイアスによってメモリセルがプログラムされないくらいほど十分に低い必要がある。もしセルのしきい値電圧が速度識別電圧によって変動したりあるいは特定の量に変動したりするならば、そのときその特定のセルは、速いプログラミング速度を持つと推測することが出来る。例えば、“標準”初期プログラミング電圧が１６Ｖの大容量半導体記憶システムでは、速度識別電圧は、１５Ｖかもしれない。
速度識別のバイアスを行なった後、プログラムされる各セルのバイアス前のしきい値とバイアス後のしきい値との差異を測定するために各メモリセルのアナログしきい値電圧は再び読み出される。しきい値電圧が最も大きく変動するセルが速いプログラミング速度のセルと考えられる。一実施形態では、しきい値電圧におけるそれぞれのセルの変動はしきい値電圧デルタ（差分）と比較される。そのデルタ（差分）より変動の大きなしきい値電圧を持つ全てのセルは、速いプログラミング速度のセルである。
前述して説明したように、アナログしきい値電圧はそれぞれのメモリセルのしきい値電圧を示すアナログデータ信号である。これらのアナログデータ信号はＡ／Ｄ変換処理によってデジタル信号に変換される。得られたデジタルデータ信号は、制御回路で扱うことが出来るしきい値電圧のデジタル表現である。
６００でより速いプログラミング速度を持っているメモリセルが一旦特定されると、将来のプログラミング処理での参照のために、６０３でこれらのセルのそれぞれの位置の指標は保存される。例えば、特定のメモリブロックに対する、速いプログラミングメモリセル（速いプログラミング速度を持っているメモリセル）の位置の指標のテーブルを保存するために、メモリのセクションを各メモリブロックに割り当てることができる。位置の指標は、その速いプログラミングセルの論理アドレスを含むことができる。例えば、その速いプログラミングメモリセルの位置の指標のテーブルをその特定のメモリブロックとして保存するために、メモリの領域を各メモリブロックに割り当てることができる。位置の指標は、そのより速いプログラミングセルの論理アドレスを含むことができる。
速いプログラミングメモリセルのテーブルはそれぞれの速いプログラミングセルに関連しているプログラミングの速度の指標をもまた含むことができる。例えテーブルに載せられている全てのメモリセルが速いプログラミングセルであるとしても、それでもそれらのセルは各々異なった速度でプログラムされる。したがってプログラミング速度の指標はそれぞれのメモリセル位置に関連してテーブルに保存できる。速度識別のバイアスに対する応答として、その特定のセルと関係してプログラミング速度の指標は、しきい値電圧の変動量若しくはしきい値電圧デルタを超えた量を表す。
６０５で、速いプログラミングメモリセルは、より遅いメモリセル（より遅いプログラミング速度を持っているメモリセル）と異なった速度でプログラムされる。プログラミング速度を変えることは、速いプログラミングメモリセルと結合されたビット線のバイアスを変えることによって成される。標準的なビット線イネーブル電圧はグランド電位で、標準的なビット線インヒビット電圧はＶｃｃである。したがって、ビット線のバイアスが０Ｖから増えるにしたがって、そのビット線に接続されているメモリセルへのプログラミング速度は遅くなる。言い換えると、ビット線のバイアスの増加は、セルのしきい電圧が負の消去しきい値電圧分布から増加する速度をゆっくりとする。
動作例として、アドレスを含むプログラム／書き込みコマンドを受信するとコントローラはメモリ内のテーブルにアクセスする。もしそのメモリアドレスがテーブル内で見つけられれば、その特定のセルは、より速いプログラミングセルと推測されるので、プログラミング速度を遅くするためにそのセルと接続されているビット線のバイアスはグランドより高い電圧にされる。ビット線のバイアス電圧はそのセルと関係のあるプログラミング速度によって決定され、そのセルと共にメモリテーブル内に保存される。関連するプログラミング速度が高いほど、プログラミング速度を減少させるのに必要なビット線バイアス電圧はより高くなる。単一のセル若しくは複数のセルがテーブルで見つけられないなら、それらのセルは０Ｖのビット線のプログラミングバイアスを必要とする標準セルであると推測される。
一実施形態では、それぞれ個々の大容量記憶装置システムを検査する間、特定のビット線電圧に関連しているプログラミング速度は、より速いプログラミングメモリセルそれぞれに対して決定される。より速いプログラミングメモリセルに対する所望のより遅いプログラミング速度を決定するためにアルゴリズムを用いることが出来る。次に、この決定した速度に関係するビット線のバイアス電圧が用いられ得る。特定のプログラミング速度に関連するそのビット線のバイアス電圧は、メモリに記憶され、そしてその電圧が適用される特定のメモリセルに関連付けられ得る。
別の実施形態では、速いプログラミング速度を持っているとしてラベルされたメモリセルは欠陥があるとして印づけることができる。そのような実施形態では、欠陥があるものに代わって冗長なメモリ列が使用されるだろう。
前述して説明したように、コントローラによって生成されるプログラミング電圧は、特定のセルのための所望のしきい値電圧を示すデジタル電圧である。そのアナログデータ信号は、これらのデジタル信号をＤ／Ａ変換処理することによって生成される。
図７は別の実施形態のメモリセルのプログラミング速度の検出と制御の方法のフローチャートを説明する。この実施形態では図６の実施形態のように事前の識別を行わない。
７００で、各セルでプログラムされるべき所望のしきい値電圧を示しているデジタル信号を発生させる制御回路によって、プログラミング処理は開始される。デジタル信号は、次にそれぞれのメモリセルのワード線にバイアスを加えるのに使用されるしきい値電圧のアナログ表現に変換される。
７０３で、各セルに対するプログラミングの速度が次に決定される。これは第１のプログラミングパルスの前と後の各セルのアナログしきい値電圧を読み出すことによって成される。各読み出されたアナログ電圧は、前述したＡ／Ｄ変換処理によって、それのデジタル表現に変換される。コントローラは、次に第１のプログラミングパルスによってどのセルが最もそれらのしきい値電圧を変動させたかを特定するために、その２つの電圧の差を計算する。１つのプログラミングパルスによって最も大きな差があるセルが、速いプログラミングセルとして特定される。７０５でこれらの速いプログラミングセルと接続されているビット線に、そのセルのプログラミング速度を制御するために、先に述べたようにしてバイアスをかける。
各セルのプログラミングパルス前のしきい値電圧と、プログラミングパルス後のしきい値電圧の差は、そのセルに対するプログラミング速度（すなわちしきい値電圧の変動速度）を制御するために必要なビット線バイアスを示唆する。以前の実施形態のように、必要なビット線バイアスは実証的なテストと、関連するプログラミング速度を有するビット線バイアスのテーブルを保存することによって決定が出来る。
別の実施形態では、トライアル・アンド・エラーに応じてセルがプログラミングされるというように、プログラミングの速度を制御するのに必要なビット線のバイアスは、動的に決定することができる。例えば、０Ｖより大きなある電圧でビット線をバイアスすることができ、そしてプログラミングパルスはプログラムされるメモリセルのワード線／コントロールゲートに供給される。セルへのしきい値電圧は、変動量及び／またはプログラムされたパーセンテージを決定するために読み出されることができる。そして、異なったプログラミング速度が実質的に同じであるかどうかを判定するために、しきい値電圧の変動はより遅いプログラミングメモリセルと比較される。ビット線のバイアスは次に、もし必要ならば、これらの要素及び発行された他のプログラミングパルスに応じて、変更され得る。セルがより遅いプログラミングセルと実質的に同時にプログラムされるまで、このプロセスは繰り返される。
一実施形態では、より速いプログラミングセルのあるプログラミングパルス内でより遅いプログラミングセルがそれぞれのプログラムされた状態に達するとき、メモリセルは実質的に同時にプログラムされる。別の実施形態では、それらのセルが実質的に同時にそれぞれのプログラムされた状態に達するために、異なったプログラミング速度のセルに対するプログラミングパルスの他の量が特定されてもよい。
図８のフローチャートは、速いプログラミングメモリセルのプログラミング速度を特定して制御するための方法の実施形態を説明する。プログラミングの速度の検出の代わりに、他の実施形態として、この実施形態ではセルが他のセルとの関係において、あまりにも先だってプログラミングされている場合を判定し、そして速いプログラミングセルのプログラミング速度を遅くする。
８００で、各セルをプログラムするのに所望のしきい値電圧を表すデジタル信号を制御回路が生成することによってプログラミング処理は開始される。デジタル信号は次にそれぞれのメモリセルのワード線をバイアスするために用いられるしきい値電圧のアナログ表現に変換される。
制御回路は次に８０３でプログラムされるどのメモリセルが、他のセルよりもプログラム状態に近いしきい値電圧を持っているかを判定する。例えば、あるセルは消去しきい値電圧−１Ｖから開始されて、しきい値電圧１Ｖを持つ所望のプログラムされた状態にプログラムされる。他のセルは消去しきい値電圧−３Ｖから開始されて、３Ｖのしきい値電圧を持つ所望のプログラムされた状態にプログラムされる。最も電圧振幅が小さいメモリセルは、最も少ない数のプログラムパルスを必要とするが、そのメモリセルはまだより大きなしきい値電圧振幅を持っている１乃至複数のセルの余分なプログラムパルスに耐えなければならないだろう。これはより速くにプログラムされているセルにおいて、プログラム状態を乱す要因となるだろう。
異なったセルは異なったしきい値電圧にプログラミングされるので、以前の例のように、制御回路は、プログラムされている各メモリセルのプログラミングの完了のパーセンテージを考慮してもよい。したがって、あるメモリセルが、プログラムされている他のメモリセルよりも、それがプログラムされる到達アナログしきい値電圧により近いならば、８０５で、制御回路は他のセルがより速いプログラミングセルに追いつくまでそのセルのプログラミングを遅くする。以前の実施形態のように、プログラミング速度制御メカニズムは、ビット線のバイアスをグランド電位より上げることである。ビット線バイアスが必要に応じて調整されるので、より速いプログラミングセルと、より遅いプログラミングセルは、実質的に同時にそれらのそれぞれのプログラム状態のしきい値電圧に達する。
一実施形態では、より遅い速度でプログラムされる（複数の）セルが、より速いプログラミングセルのプログラミングパルス内で、そのそれぞれのプログラム状態に達するとき、メモリセルは実質的に同時にプログラムされる。他の実施形態では、異なったプログラミング速度のセルが実質的に同時にそれらのそれぞれのプログラム状態に達するように、異なったプログラミング速度のセルに対して他の量のプログラミングパルスを指定してもよい。
図９は、メモリセルに対するそれぞれのビット線と結合されたメモリセルのプログラミング速度を調整するのに必要な特定のビット線のバイアスを制御して、維持する一実施形態の回路の図を説明する。この図は、以前に図２を参照して説明し検討したような典型的なビット線９０２及びそのビット線９０２に接続されたメモリセル９０６を示している。以前の実施形態のように、ビット線９０２は、選択ゲートドレイントランジスタ９０３を介してメモリセル９０６のストリングと結合される。メモリセルストリング９０６の端は、選択ゲートソーストランジスタ９０４を介してソース線９１０と結合される。これらの要素の機能については既に検討した。
ビット線に接続されたセルのプログラム処理の間、所望のビット線バイアス電圧を維持するために、キャパシタ９０１がアレイの各ビット線９０２に接続されている。プログラム処理の間、キャパシタ９０１は希望のビット線電圧でバイアスされ、そして次にキャパシタ９０１はプログラミング処理の間この電圧を維持する。プログラムされている同一のメモリセル若しくは異なったワード線上の他のプログラムされているメモリセルのいずれかに対するビット線にバイアス電圧を変更することが望まれるとき、別の電圧がキャパシタ９０１に書き込まれる。この回路は、選択されたビット線上に絶え間なく適切なバイアスを維持することからコントローラを解放する。
図１０は、より速いプログラミングメモリセルのプログラミング速度を調整することによってメモリデバイスをプログラムするための実施形態を説明する。メモリデバイスは、前述した様に、より速いプログラミングメモリセルのアドレスと、所望のビット線バイアス電圧を保存する、メモリのセクションから成る。
１０００でメモリデバイスは、プログラムするためにメモリセルのアドレスとデータ値を含むプログラム／書き込みコマンドを受け取る。１００２でコントローラ回路は、受け取ったアドレスが、より速いプログラミングメモリセルとして保存されているかどうかを判定するためにメモリを読む。１００３でもし受け取ったアドレスがより速いプログラミングメモリセルであるとしてわかったならば、そのアドレスと関連するビット線のバイアスを表す電圧値データがメモリから読まれる。この電圧値データは、その関連メモリセルを所望の速度でプログラムすることが前もって分かっている電圧である。１００５でその電圧値データは、より速いプログラミングメモリセルと接続されている選択されたビット線に対する、ビット線のバイアスを生成するのに用いられる。
１００７でより遅いプログラミングメモリセルに対するビット線は、イネーブル電圧でバイアスされる。一実施形態では、この電圧値は０Ｖである。１００９において、選択されていない残りのビット線は、インヒビット電圧Ｖｃｃでバイアスされる。
種々の実施形態は、２ビット以上のビットパターンを表すアナログデータ信号を受信及び送信するように構成されたメモリデバイスを含んでいる。メモリセルのプログラミング速度を測定して、他のセルより速い速度でプログラムされているそれらのセルのプログラミング速度を調整する方法を使用することで、そのメモリデバイスはプログラムできる。０Ｖより上にビット線バイアスを調整することによって、しきい値電圧が変化する速度を変えることができる。所望のプログラミング速度に対応する所望のビット線バイアスが、そのビット線上のキャパシタに印加され得る。そのキャパシタは、次に、プログラミング処理の期間中、若しくはこれを再び変更されるまで、このビット線バイアスを維持する。
特定の実施形態が本明細書において例証されそして説明されているが、同じ目的を達成するように計算されるどんなアレンジも、示されたその特定の実施形態の代りになるかもしれないことが当業者によって理解されるだろう。開示されたものの多くの実施例が、当業者には明らかだろう。
従って、本出願は開示されているどんな実施例や変形例もカバーすることを意図する。

Claims (19)

  1. ビット線と接続されたメモリセルの列を持つメモリセルのアレイを含む ソリッドステートメモリにおけるプログラミング速度の特定及び制御の方法であって、
    前記アレイの残りのメモリセルより速い速度でプログラムされる前記アレイのメモリセルを特定し、及び
    前記速い速度でプログラムされる前記メモリセルを、選択されたビット線のバイアスを調整することによって、前記残りのメモリセルと実質的に同じプログラミング速度で、それぞれのプログラム状態に至らせる、
    ことを含む方法。
  2. 請求項１の方法であって、前記速い速度でプログラムされる特定した前記メモリセルのそれぞれの位置の指標を保持することをさらに含む、方法。
  3. 請求項２の方法であって、前記位置の指標と関連するビット線バイアス電圧の指標を保持することをさらに含む、方法。
  4. 請求項１の方法であって、前記プログラム状態はしきい値電圧の分布の一部である、方法。
  5. 請求項４の方法であって、各しきい値電圧はアナログ電圧によって表される、方法。
  6. 請求項１の方法であって、プログラミングの期間中 にアナログしきい値電圧を各メモリセルから読出し、そして前記アナログしきい値電圧を当該アナログしきい値電圧を表すデジタル表現に変換することをさらに含む、方法。
  7. 請求項１の方法であって、
    より速いプログラミングメモリセル及びより遅いプログラミングメモリセルを決定するために各前記メモリセルのプログラミング速度を特定し、
    各より速いプログラミングメモリセルの位置の指標を保持し、及び
    前記より速いプログラミングメモリセルの前記プログラミング速度を、当該より速いプログラミングメモリセルと接続された選択されたビット線のバイアス電圧がビット線イネーブル電圧より大きくなるように前記バイアス電圧を上げることによって、変更する
    ことをさらに含む、方法。
  8. 請求項７の方法であって、
    論理アドレスを含むプログラムコマンドを受け取り、
    前記論理アドレスが、前記より速いプログラミングメモリセルの前記位置の前記指標のいずれかと一致するかどうかを判定するために、メモリ内おいて、前記より速いプログラミングメモリセルのそれぞれの前記位置の前記保持された指標にアクセスする
    ことをさらに含む、方法。
  9. 請求項７の方法であって、
    各より速いプログラミングメモリセルに関連する前記プログラミング速度の指標を保持することをさらに含む、方法。
  10. 請求項７の方法であって、各より速いプログラミングメモリセルに関連し、所定のプログラミング速度を供給する前記ビット線バイアス電圧の指標を保持することをさらに含む、方法。
  11. 複数のビット線を含み、各ビット線がメモリセルの列に接続されている不揮発性ソリッドステートメモリ内のメモリセルのプログラミング速度の制御方法であって、
    各前記メモリセルに対する第１のプログラミングパルスに先立って第１のしきい値電圧を読出し、
    前記メモリセルのそれぞれに前記第１のプログラミングパルスを供給し、
    各前記メモリセルに対する前記第１のプログラミングパルスの後で、第２のしきい値電圧を読出し、
    より速いプログラミングメモリセルとより遅いプログラミングメモリセルを発見するために、前記第１と第２のしきい値電圧の差を求め、ここで、前記より速いプログラミングメモリセルは前記より遅いプログラミングメモリセルより前記第１と第２しきい値電圧の差がより大きく、及び
    前記より速いプログラミングメモリセルの前記プログラミング速度が減少するように、各前記より速いプログラミングメモリセルに接続された選択されたビット線に、イネーブル電圧より大きくインヒビット電圧より小さい電圧をバイアスする、
    ことを含む方法。
  12. 請求項１１の方法であって、前記第１の及び第２のしきい値電圧を当該第１及び第２のしきい値電圧を示すデジタル信号に変換することをさらに含む、方法。
  13. 請求項１１の方法であって、前記バイアスすることは、プログラミングの期間中にキャパシタが前記選択されたビット線の前記電圧を保持するように、前記選択されたビット線に接続された前記キャパシタへ前記電圧を書き込むことを含む、方法。
  14. 請求項１１の方法であって、
    受け取ったメモリセルアドレス及びプログラム状態を持つデータ値を含むプログラムコマンドを受け取り、
    もし前記受け取ったメモリセルアドレスがより速いプログラミングメモリの保持されたメモリセルアドレスと同じであったなら、前記保持されたメモリセルアドレスと関連がある、保持されたビット線電圧データをメモリから読出し、及び
    前記保持されたビット線電圧データに応じて、前記受け取ったメモリセルアドレスと接続された選択されたビット線にバイアスをかける
    ことをさらに含む、方法。
  15. ソリッドステートメモリデバイスであって、
    ビット線と接続されたメモリセルの列及びワード線と接続されたメモリセルの行を持つ不揮発性メモリセルのアレイと、及び
    前記不揮発性メモリセルのアレイの制御とアクセスのための回路と、を含み、当該制御とアクセスのための回路は、各前記メモリセルのしきい値電圧の変化速度に応じて、イネーブル電圧より大きな選択されたビット線のバイアスを生成することによって前記不揮発性メモリセルのアレイのプログラミング速度を制御するように構成される、
    ソリッドステートメモリデバイス。
  16. 請求項１５のソリッドステートメモリデバイスであって、前記制御とアクセスのための回路はさらにアナログデータ信号をプロクラム中の前記メモリセルから読出し、読み出した前記アナログデータ信号を示すデジタルしきい値電圧信号を生成するように構成される、ソリッドステートメモリデバイス。
  17. 請求項１５のソリッドステートメモリデバイスであって、各ビット線と接続されたバイアスキャパシタをさらに含み、前記制御とアクセスのための回路は、プログラム処理の期間中、前記選択されたビット線バイアスを前記バイアスキャパシタに書き込むように構成される、ソリッドステートメモリデバイス。
  18. 請求項１５のソリッドステートメモリデバイスであって、前記不揮発性メモリセルのアレイの前記制御とアクセスのための回路は、プログラムされるメモリ状態を示すデジタルデータ信号を受け取り、当該デジタルデータ信号を前記プログラムされるメモリ状態のしきい値電圧を示すアナログデータ信号に変換するための回路、を含む、
    ソリッドステートメモリデバイス。
  19. 請求項１５のソリッドステートメモリデバイスであって、前記不揮発性メモリセルのアレイは、ＮＡＮＤアーキテクチャー内に構成される、ソリッドステートメモリデバイス。
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