KR101159013B1 - 고체상태 메모리 장치 내 아날로그 판독 및 기입 경로 - Google Patents

고체상태 메모리 장치 내 아날로그 판독 및 기입 경로 Download PDF

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KR101159013B1
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Abstract

아날로그 전압 레벨들이 메모리 어레이에 기입될 수 있게 하는 아날로그 I/O 데이터 인터페이스에, 메모리 장치 내 메모리 어레이가 결합된다. I/O 인터페이스는 각각의 데이터 경로에 결합되는 선택된 메모리 셀이 프로그램될 타겟 전압에 대응하는 전하를 저장하기 위한 커패시터를 각각이 포함하는 복수의 아날로그 데이터 경로들로 구성된다. 복수의 비교기들은 I/O 인터페이스 내 포함될 수 있고, 각각의 이러한 비교기는 각각의 비트라인에 결합된다. 이러한 비교기는 선택된 메모리 셀의 임계전압을 이 메모리 셀의 타겟 전압과 비교할 수 있고 임계전압이 타겟 전압과 같거나 이를 초과할 때 추가 프로그래밍을 금지한다.

Description

고체상태 메모리 장치 내 아날로그 판독 및 기입 경로{ANALOG READ AND WRITE PATHS IN A SOLID STATE MEMORY DEVICE}
본 개시는 일반적으로 반도체 메모리에 관한 것으로, 특히 하나 이상의 실시예들에서, 비휘발성 메모리 장치들에 관한 것이다.
전자장치들은 일반적으로 이들이 사용할 수 있는 어떤 유형의 대량 저장장치를 구비한다. 일반적인 예는 하드디스크 드라이브(HDD)이다. HDD들은 비교적 저 비용으로 상당한 량을 저장할 수 있는 것으로, 1 테라바이트 이상의 용량을 가진 HDD들을 최근의 소비자들은 사용할 수 있다.
일반적으로 HDD들은 회전하는 자기 매체들 또는 플래터들(platter) 상에 데이터를 저장한다. 데이터는 전형적으로 플래터들 상에 자속 반전들의 패턴으로서 저장된다. 전형적인 HDD에 데이터를 기입(write)하기 위해서, 플래터는 고속으로 회전되고 이때 플래터 위에 떠있는 기입 헤드는 플래터 상에 자기 입자들을 정렬시켜서 데이터를 나타내기 위해 일련의 자기펄스들을 발생한다. 전형적인 HDD로부터 데이터를 판독하기 위해서, 고속으로 회전되는 플래터 위에 자기저항 판독 헤드가 떠있을 때 자기저항 판독 헤드에 저항변화가 일어난다. 실제로, 결과적인 데이터 신호는 아날로그 신호이며 이의 산들(peak) 및 골들(valley)은 데이터 패턴의 자속 역전들의 결과이다. 데이터 신호를 발생하게 할 가능성 있는 데이터 패턴을 판정하기 위해서 아날로그 데이터 신호를 샘플링하기 위해 부분응답 최대 가능성(PRML)이라고 하는 디지털 신호 처리 기술들이 사용된다.
HDD들은 이들의 기계적 본질에 기인하여 어떤 결점들을 갖고 있다. HDD들은 충격, 진동 혹은 강한 자장들에 기인하여 손상받거나 과도한 판독/기입 오류들이 일어나기 쉽다. 또한, 이들은 휴대 전자장치들에서 비교적 파워를 많이 사용하는 이용자들이기도 하다.
대량 저장장치의 또 다른 예는 고체상태 드라이브(SSD)이다. 회전하는 매체들 상에 데이터를 저장하는 대신에, SSD들은 이들의 데이터를 저장하기 위해 반도체 메모리 장치들을 이용하지만, 이들의 호스트 시스템들에 자신들이 마치 전형적인 HDD인 것처럼 보이게 하기 위해 인터페이스 및 폼 팩터(form factor)를 포함한다. SSD들의 메모리 장치들은 전형적으로 비휘발성 플래시 메모리 장치들이다.
플래시 메모리 장치들은 광범위한 전자기기들용으로 비휘발성 메모리의 보급원으로 발전되었다. 플래시 메모리 장치들은 전형적으로 고 메모리 밀도들, 고 신뢰성, 및 저 파워 소비를 할 수 있게 하는 1-트랜지스터 메모리 셀을 사용한다. 전하 저장 또는 트랩층들의 프로그래밍 또는 그외 물리적 현상들을 통해, 셀들의 임계전압에 변화들은 각 셀의 데이터 값을 결정한다. 플래시 메모리 및 이외 비휘발성 메모리에 대한 일반적인 사용은 개인용 컴퓨터들, PDA들(personal digital assistants), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 가전, 차량들, 무선장치들, 이동전화들, 및 착탈가능 메모리 모듈들을 포함하며, 비휘발성 메모리에 대한 사용은 계속 확대되고 있다.
HDD들과는 달리, SSD들의 동작은 일반적으로 이들의 고체상태 본질에 기인하여 진동, 충격 혹은 자장의 우려가 없다. 유사하게, 움직이는 부품들이 없어, SSD들은 HDD들보다 낮은 파워 요건을 갖는다. 그러나, SSD들은 현재 동일 폼 팩터의 HDD들에 비해 훨씬 적은 저장용량들을 갖고 있고 비트당 현저히 높은 비용을 갖고 있다.
위에 언급된 이유로, 그리고 본 명세서를 읽고 이해하였을 때 당업자들에게 명백하게 될 그외의 이유로, 이 기술에서는 대안적 대량 저장 선택들에 대한 필요성이 있다.
도 1은 본 개시의 실시예 따른 메모리 장치의 간이화한 블록도이다.
도 2는 도 1의 메모리 장치에서 볼 수도 있을 예로서의 NAND 메모리 어레이의 부분의 개략도이다.
도 3은 본 개시의 일실시예에 따른 고체상태 대량 저장 시스템의 개략적 블록도이다.
도 4는 본 개시의 실시예에 따라 판독/기입 채널에 의해 메모리 장치로부터 수신될 수도 있을 데이터 신호를 개념적으로 도시한 파형도이다.
도 5는 본 개시의 실시예에 따른 전자 시스템의 개략적 블록도이다.
도 6은 아날로그 전압 레벨들을 판독 및 기입하기 위한 입력/출력 인터페이스를 구비한, 도 3의 대량 저장 시스템에 따른 메모리 장치의 일실시예의 블록도이다.
도 7은 도 6의 메모리 장치에 따른 아날로그 I/O 데이터 경로의 일실시예의 블록도이다.
도 8은 도 6의 메모리 장치에 따른 데이터 캐시 회로의 일실시예의 블록도이다.
도 9는 아날로그 데이터 경로들을 갖는 도 6의 메모리 장치를 프로그래밍하기 위한 방법의 일실시예의 흐름도이다.
본 실시예들의 다음 상세한 설명에서, 본 명세서의 일부를 이루며 실시예들이 실시될 수 있는 특정 실시예들을 예시로서 도시한 첨부한 도면들을 참조한다. 이들 실시예들은 당업자들이 발명을 실시할 수 있게 하기 위해 충분히 상세히 기술되고, 다른 실시예들이 이용될 수 있고 공정, 전기적 혹은 기계적 변경들이 본 개시 범위 내에서 행해질 수 있음을 알아야 한다. 따라서, 다음 상세한 설명은 제한의 의미로 취해지지 않아야 한다.
통상적으로 고체상태 메모리 장치들은 데이터를 2진 신호들의 형태로 전달한다. 전형적으로, 접지전위는 제 1 논리 레벨의 한 데이터 비트, 예를 들어 '0' 데이터 값을 나타내며, 전원전위는 제 2 논리 레벨의 한 데이터 비트, 예를 들어 '1' 데이터 값을 나타낸다. 복수-레벨 셀(MLC)에는 예를 들어 각각의 범위에 대해 서로 다른 200 mV의 임계전압(Vt) 범위들이 할당될 수 있고, 각 범위는 구별되는 데이터 상태에 대응하는 것으로, 그럼으로써 4개의 데이터 값들 혹은 비트 패턴들을 나타낸다. 전형적으로, Vt 분포들이 겹치지 않게 하기 위해서 각 범위 사이엔 0.2 V 내지 0.4V의 데드 스페이스 또는 마진(margin)이 있다. 셀의 Vt가 제 1 범위 내에 있다면, 셀은 논리 11 상태를 저장한 것으로 간주될 수 있고, 전형적으로 셀의 소거된 상태로 간주된다. Vt가 제 2 범위 내에 있다면, 셀은 논리 10 상태를 저장하는 것으로 간주될 수 있다. Vt가 제 3 범위 내에 있다면, 셀은 논리 00 상태를 저장한 것으로 간주될 수 있다. 또한, Vt가 제 4 범위 내에 있다면, 셀은 논리 01 상태를 저장한 것으로 간주될 수 있다.
위에 기술된 바와 같이 통상적인 MLC 장치를 프로그래밍할 때, 셀들은 일반적으로 먼저, 소거된 상태에 대응하게, 블록으로서 소거된다. 한 블록의 셀들의 소거에 이어, 필요하다면, 각 셀의 최하위 비트(LSB)가 먼저 프로그램된다. 예를 들어, LSB가 1이라면, 어떠한 프로그래밍도 필요하지 않으나, LSB가 0이라면, 타겟 메모리 셀의 Vt는 11 논리 상태에 대응하는 Vt 범위에서 10 논리 상태에 대응하는 Vt 범위로 이동된다. LSB들의 프로그래밍에 이어, 각 셀의 최상위 비트(MSB)도 유사한 방식으로 프로그램되는데, 필요한 경우엔 Vt를 옮긴다. 통상적인 메모리 장치의 MLC를 판독할 때, 하나 이상의 판독 동작들은 일반적으로 셀 전압의 Vt가 범위들 중 어느 것에 속하는지를 판정한다. 예를 들어, 제 1 판독동작은 타겟 메모리 셀의 Vt가 MBS가 1 또는 0임을 나타내는지 판정할 수 있고 제 2 판독동작은 타겟 메모리 셀의 Vt가 LSB가 1 또는 0임을 나타내는지 판정할 수 있다. 그러나, 각 경우에, 얼마나 많은 비트들이 각 셀에 저장되든 관계없이, 타겟 메모리 셀의 판독동작으로부터 단일 비트가 리턴된다. 복수의 프로그램 및 판독 동작들의 이러한 문제는 각 MLC 상에 더 많은 비트들이 저장됨에 따라 점점 더 고질적이 되고 있다. 각각의 이러한 프로그램 또는 판독 동작은 2진 동작이기 때문에, 즉 각각은 셀당 단일 비트의 정보를 프로그램하거나 리턴하기 때문에, 각 MLC에 더 많은 비트들을 저장하는 것은 더 긴 동작시간들로 이어진다.
예시한 실시예의 메모리 장치들은 데이터를 메모리 셀들에 Vt 범위들로서 저장한다. 그러나, 통상적인 메모리 장치들과는 반대로, 프로그램 및 판독 동작들은 데이터 신호들을 MLC 데이터 값들의 개별적 비트들로서가 아니라, MLC 데이터 값들의 전체적 표현, 이를테면 이들의 완전한 비트 패턴들로서 이용할 수 있다. 예를 들어, 2비트 MLC 장치에서, 셀의 LSB를 프로그래밍하고 이어서 이 셀의 MSB를 프로그래밍하는 대신에, 타겟 임계 전압이 프로그램되어 이들 두 비트들의 비트 패턴을 나타낼 수 있다. 즉, 제 1 비트에 대해 제 1 임계전압을 프로그래밍하고, 제 2 비트에 대해선 제 2 임계전압으로 옮기는 등의 프로그래밍을 하기보다는, 메모리 셀이 이의 타겟 임계전압을 얻을 때까지 메모리 셀에 일련의 프로그램 및 검증동작들이 적용될 것이다. 마찬가지로, 한 셀에 저장된 각 비트를 판정하기 위해 복수의 판독동작들을 이용하는 대신에, 셀의 임계전압이 판정되고 셀의 완전한 데이터 값 혹은 비트 패턴을 나타내는 단일 신호로서 전달될 수 있다. 여러 실시예들의 메모리 장치들은 단순히, 통상적인 메모리 장치들에서 행해지는 바와 같이 메모리 셀이 어떤 명목상의 임계전압 이상의 임계전압을 갖는지 아니면 그 미만의 임계전압을 갖는지에 주의하지 않는다. 대신에, 연속한 가능한 임계전압들에 대해 이 메모리 셀의 실제 임계 전압을 나타내는 전압신호가 발생된다. 이러한 수법의 잇점은 셀당 비트들의 수가 증가됨에 따라 더 현저해진다. 예를 들어, 메모리 셀이 8비트 정보를 저장하였다면, 단일 판독 동작은 8비트 정보를 나타내는 단일 아날로그 데이터 신호를 리턴할 것이다.
도 1은 본 개시의 실시예에 따른 메모리 장치(101)의 간이화한 블록도이다. 메모리 장치(101)는 행들(rows) 및 열들(columns)로 배열된 메모리 셀 어레이(104)를 포함한다. 여러 실시예들이 주로 NAND 메모리 어레이들을 참조로 기술될지라도, 여러 실시예들은 메모리 어레이(104)의 특정의 구조로 제한되지 않는다. 본 실시예들에 적합한 다른 어레이 구조들의 일부 예들은 NOR 어레이들, AND 어레이들, 및 가상접지 어레이들을 포함한다. 그러나, 일반적으로, 여기에 기술된 실시예들은 각 메모리 셀의 임계전압을 나타내는 데이터 신호의 발생을 할 수 있게 하는 임의의 어레이 구조에 맞게 수정될 수 있다.
메모리 장치(101)에 제공된 주소 신호들을 디코딩하게 행 디코드 회로(108) 및 열 디코드 회로(110)가 제공된다. 주소 신호들이 수신되고 메모리 어레이(104)에 액세스하기 위해 디코딩된다. 또한, 메모리 장치(101)는 메모리 장치(101)로부터 데이터 및 상태정보의 출력뿐만 아니라, 메모리 장치(101)에 명령들, 주소들 및 데이터의 입력을 관리하기 위한 입력/출력(I/O) 제어회로(112)를 포함한다. 디코딩에 앞서 주소 신호들을 래치하기 위해 I/O 제어회로(112)와 행 디코드 회로(108) 와 열 디코드 회로(110) 사이에 주소 레지스터(114)가 결합된다. 인입(incoming) 명령들을 래치하기 위해서 I/O 제어회로(112)와 제어 로직(116) 사이에 명령 레지스터(124)가 결합된다. 제어 로직(116)은 명령들에 응하여 메모리 어레이(104)에의 액세스를 제어하며 외부 프로세서(130)를 위한 상태 정보를 발생한다. 주소들에 응하여 행 디코드 회로(108) 및 열 디코드 회로(110)를 제어하기 위해서 행 디코드 회로(108) 및 열 디코드 회로(110)에 제어 로직(116)이 결합된다.
또한, 제어 로직(116)은 샘플 홀드 회로(118)에 결합된다. 샘플 홀드 회로(118)는 인입 데이터이든 인출 데이터이든 이를 아날로그 전압 레벨들의 형태로 래치한다. 예를 들어, 샘플 홀드 회로는 메모리 셀에 기입(write)될 데이터를 나타내는 인입 전압신호를 샘플링하거나 혹은 메모리 셀로부터 감지된 임계전압을 나타내는 인출 전압신호를 샘플링하기 위해 커패시터들 혹은 그외 아날로그 저장장치들을 내장할 수도 있을 것이다. 샘플 홀드 회로(118)는 외부 장치에 더 강한 데이터 신호를 제공하기 위해서 샘플된 전압의 증폭 및/또는 버퍼링도 제공할 수 있다.
아날로그 전압신호들의 취급은 입사 조명에 응하여 이미저의 화소들에서 발생되는 전하 레벨들이 커패시터들에 저장되는 CMOS 이미저 기술의 영역에서 공지된 수법과 유사한 수법을 취할 수 있다. 이들 전하 레벨들은 차동 증폭기에 제 2 입력으로서 기준 커패시터와 함께 차동 증폭기를 사용하여 전압 신호들로 변환된다. 차동 증폭기의 출력은 조명의 세기를 나타내는 디지털 값을 얻기 위해서 아날로그-디지털 변환(ADC) 장치들에 전달된다. 본 실시예들에서, 각각 메모리 셀을 판독 혹은 프로그램하기 위해 메모리 셀의 실제 혹은 타겟 임계 전압을 나타내는 전압 레벨을 표시하게 하는 것에 응하여 커패시터에 전하가 저장될 수 있다. 이 전하는 제 2 입력으로서 접지된 입력 혹은 다른 기준신호를 갖는 차동 증폭기를 사용하여 아날로그 전압으로 변환될 수도 있을 것이다. 차동 증폭기의 출력은 판독 동작의 경우에 메모리 장치로부터 출력을 위해 I/O 제어회로(112)에 전달될 수도 있을 것이며, 혹은 메모리 장치를 프로그래밍할 때 하나 이상의 검증 동작동안 비교를 위해 사용될 수도 있을 것이다. I/O 제어회로(112)는, 메모리 장치(101)가 아날로그 혹은 디지털데이터 인터페이스와 통신하게 구성될 수도 있도록 판독 데이터를 아날로그 신호에서 디지털 비트 패턴으로 변환하고 기입 데이터를 디지털 비트 패턴에서 아날로그 신호로 변환하기 위해 아날로그-디지털 변환 기능 및 디지털-아날로그 변환(DAC) 기능을 선택적으로 포함할 수도 있다는 것에 주의한다.
기입동작 동안에, 메모리 어레이(104)의 타겟 메모리 셀들은 이들의 Vt 레벨들을 나타내는 전압들이 샘플 홀드 회로(118)에 보유된 레벨들에 일치할 때까지 프로그램된다. 이것은, 일예로서, 보유 전압 레벨을 타겟 메모리 셀의 임계전압에 비교하기 위해 차동 감지 장치들을 사용하여 달성될 수 있다. 거의 통상적인 메모리 프로그래밍과 유사하게, 요망되는 값에 도달 혹은 이를 초과할 때까지 임계전압을 증가시키기 위해서 타겟 메모리 셀에 프로그래밍 펄스들이 인가될 수도 있을 것이다. 판독동작에서, 타겟 메모리 셀들의 Vt 레벨들이, ADC/DAC 기능이 메모리 장치 외부에 제공되었는지 아니면 메모리 장치 내에 제공되어 있는지에 따라, 외부 프로세서(도 1에 도시되지 않음)에 직접 아날로그 신호들로서 아니면 아날로그 신호들의 디지털화된 표현들로서 전송하기 위해 샘플 홀드 회로(118)에 전달된다.
셀들의 임계 전압들은 다양한 방법들로 판정될 수 있다. 예를 들어, 워드라인 전압은 타겟 메모리 셀이 활성화될 시점에서 샘플될 수도 있을 것이다. 대안적으로, 승압된 전압이 타겟 메모리 셀의 제 1 소스/드레인 측에 인가될 수도 있을 것이며, 임계 전압이 타겟 메모리 셀의 제어 게이트 전압과 이의 다른 소스/드레인 측의 전압 사이의 차이로서 취해질 수도 있을 것이다. 전압을 커패시터에 결합함으로써, 샘플된 전압을 저장하기 위해 전하가 커패시터와 공유될 것이다. 샘플된 전압은 임계 전압과 같을 필요는 없지만, 단지 이 전압을 나타낼 필요만 있는 것에 유의한다. 예를 들어, 승압된 전압을 메모리 셀의 제 1 소스/드레인 측에 인가하고 이의 제어 게이트에 기지의 전압을 인가하는 경우에, 메모리 셀의 제 2 소스/드레인 측에서 나타내는 전압이 메모리 셀의 임계전압을 나타내기 때문에 이 전압을 데이터 신호로서 취할 수도 있을 것이다.
샘플 홀드 회로(118)는 메모리 장치(101)가 제 1 데이터 값을 외부 프로세서에 전달하는 중에 다음 데이터 값을 판독하거나, 제 1 데이터 값을 메모리 어레이(104)에 기입하는 중에 다음 데이터 값을 수신할 수 있게, 캐싱, 즉 각 데이터 값에 대해 복수의 저장위치들을 포함할 수 있다. 외부 프로세서에 출력을 위해 상태 정보를 래치하기 위해서 상태 레지스터(122)가 I/O 제어회로(112)와 제어 로직(116) 사이에 결합된다.
메모리 장치(101)는 제어링크(132)로 제어신호들을 제어 로직(116)에서 수신한다. 제어신호들은 칩 인에이블(CE#), 명령 래치 인에이블(CLE), 주소 래치 인에이블(ALE), 및 기입 인에이블(WE#)을 포함할 수 있다. 메모리 장치(101)는 명령들(명령 신호들 형태로), 주소들(주소 신호들 형태로), 및 데이터(데이터 신호들 형태로)를 다중화된 입력/출력(I/O) 버스(134)로 외부 프로세서로부터 수신하고 데이터를 I/O 버스(134)를 통해 외부 프로세서에 출력할 수 있다.
구체적인 예에서, I/O 버스(134)의 입력/출력(I/O) 핀들 [7:0]을 통해 명령들이 I/O 제어회로(112)에 수신되고 이들 명령들은 명령 레지스터(124)에 기입된다. 버스(134)의 입력/출력(I/O) 핀들 [7:0]을 통해 주소들이 I/O 제어회로(112)에 수신되고 이들 주소들은 주소 레지스터(114)에 기입된다. 8개의 병렬 신호들을 수신할 수 있는 장치에 대해선 입력/출력(I/O) 핀들 [7:0]을 통해서, 혹은 16개의 병렬 신호들을 수신할 수 있는 장치에 대해선 입력/출력(I/O) 핀들 [15:0]을 통해서, 데이터가 I/O 제어회로(112)에 수신되고 이들 데이터는 샘플 홀드 회로(118)에 전송된다. 또한, 8개의 병렬 신호들을 전송할 수 있는 장치에 대해선 입력/출력(I/O) 핀들 [7:0]을 통해서, 혹은 16개의 병렬 신호들을 전송할 수 있는 장치에 대해선 입력/출력(I/O) 핀들 [15:0]을 통해서 데이터가 출력될 수 있다. 추가의 회로 및 신호들이 제공될 수 있으며 도 1의 메모리 장치는 본 개시의 실시예들에 집중하는데 도움을 주기 위해 단순화되었음을 당업자들은 알 것이다. 또한, 도 1의 메모리 장치가 다양한 신호들의 수신 및 출력을 위해 일반적 관례에 따라 기술되었으나, 여러 실시예들은 여기에서 분명하게 언급되지 않는한 기술된 특정의 신호들 및 I/O 구성들로 제한되는 것은 아님에 유의한다. 예를 들어, 명령 및 주소 신호들은 데이터 신호들을 수신하는 것들과는 별도의 입력들에서 수신될 수도 있을 것이며, 혹은 데이터 신호들은 I/O 버스(134)의 단일의 I/O 라인을 통해 직렬로 전송될 수도 있을 것이다. 데이터 신호들은 개개의 비트들 대신에 비트 패턴들을 나타내기 때문에, 8비트 데이터 신호의 직렬 통신은 개개의 비트들을 나타내는 8개의 신호들의 병렬 통신만큼이나 효율적일 수도 있을 것이다.
도 2는 도 1의 메모리 어레이(104)에서 볼 수도 있을, 예로서의 NAND 메모리 어레이(200)의 일부의 개략도이다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 워드라인들(2021 내지 202N) 및 교차하는 비트라인들(2041 내지 204M)을 포함한다. 디지털 환경에서 용이하게 주소지정하기 위해서, 워드라인들(202)의 수 및 비트라인들(204)의 수는 일반적으로 각각 동일한 2의 멱이다.
메모리 어레이(200)는 NAND 스트링들(2061 내지 206M)을 포함한다. 각 NAND 스트링은 트랜지스터들(2081 내지 208N)을 포함하며, 각각은 워드라인(202)과 비트라인(204)과의 교점에 위치된다. 도 2에 부동-게이트 트랜지스터들로서 도시된 트랜지스터들(208)은 데이터의 저장을 위해 비휘발성 메모리 셀들을 나타낸다. 각 NAND 스트링(206)의 부동-게이트 트랜지스터들(208)은 하나 이상의 소스 선택 게이트들(210), 예를 들어 전계효과 트랜지스터(FET)와 하나 이상의 드레인 선택 게이트들(212), 예를 들어 FET 사이에 소스와 드레인 간에 직렬로 연결된다. 각각의 소스 선택 게이트(210)는 로컬 비트라인(204)과 소스 선택 라인(214)과의 교점에 위치되고, 각각의 드레인 선택 게이트(212)는 로컬 비트라인(204)과 드레인 선택 라인(215)과의 교점에 위치된다.
각각의 소스 선택 게이트(210)의 소스는 공통 소스 라인(216)에 연결된다. 각각의 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제 1 부동-게이트 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 부동-게이트 트랜지스터(2081)의 소스에 연결된다. 각 소스 선택 게이트(210)의 제어 게이트는 소스 선택 라인(214)에 연결된다. 복수의 소스 선택 게이트들(210)이 주어진 NAND 스트링(206)으로 이용된다면, 이들은 공통 소스라인(216)과 이 NAND 스트링(206)의 제 1 부동-게이트 트랜지스터(208) 간에 직렬로 결합될 것이다.
각각의 드레인 선택 게이트(212)의 드레인은 드레인 접촉에서 대응 NAND 스트링을 위한 로컬 비트라인(204)에 연결된다. 예를 들어, 드레인 선택 게이트(2121)의 드레인은 드레인 접촉에서 대응 NAND 스트링(2061)을 위한 로컬 비트라인(2041)에 연결된다. 각각의 드레인 선택 게이트(212)의 소스는 대응 NAND 스트링(206)의 마지막 부동-게이트 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 게이트(2121)의 소스는 대응 NAND 스트링(2061)의 부동-게이트 트랜지스터(208N)의 드레인에 연결된다. 주어진 NAND 스트링(206)용으로 복수의 드레인 선택 게이트들(212)이 이용된다면, 이들은 대응하는 비트라인(204)과 이 NAND 스트링(206)의 마지막 부동-게이트 트랜지스터(208N) 사이에 직렬로 결합될 것이다.
부동-게이트 트랜지스터들(208)의 전형적인 구조는 도 2에 도시된 바와 같이, 소스(230) 및 드레인(232), 부동 게이트(234), 및 제어 게이트(236)를 포함한다. 부동-게이트 트랜지스터(208)는 이들의 제어 게이트들(236)이 워드라인(202)에 결합된다. 한 열의 부동-게이트 트랜지스터들(208)은 주어진 로컬 비트라인(204)에 결합된 NAND 스트링들(206)이다. 한 행의 부동-게이트 트랜지스터들(208)은 주어진 워드라인(202)에 공통으로 결합된 트랜지스터들이다. 이를테면 NROM, 자기 혹은 강자성 트랜지스터들 및 2 이상의 임계 전압 범위들 중 하나를 취하여 프로그램될 수 있는 그외 트랜지스터들과 같은 다른 형태들의 트랜지스터들(208)이 본 개시의 실시예들에 이용될 수 있다.
여러 실시예들의 메모리 장치들은 대량 저장 장치들에서 잇점이 있게 사용될 수 있다. 여러 실시예들에 있어서, 이들 대량 저장 장치들은 동일 폼 팩터 및 통상적 HDD들의 통신 버스 인터페이스를 취할 수 있어 이들이 다양한 응용들에서 이러한 드라이브들을 대체할 수 있게 한다. HDD들을 위한 일부 일반적인 폼 팩터들은 이동전화들, PDA들, 및 디지털 미디어 플레이어들과 같은 소형의 개인용 기기들에서 일반적으로 사용되는 1.8" 및 1" 폼 팩터들 뿐만 아니라, 현재의 개인용 컴퓨터들 및 더 큰 디지털 미디어 레코더들에 일반적으로 사용되는 3.5", 2.5" 및 PCMCIA(Personal Computer Memory Card International Association) 폼 팩터들을 포함한다. 일부 공통 버스 인터페이스들은 USB(universal serial bus), AT 부착 인터페이스(ATA)(통합 드라이브 전자장치들 혹은 IDE이라고도 알려진), 직렬 ATA(SATA), 소형 컴퓨터 시스템 인터페이스(SCSI) 및 IEEE(Institute of Electrical and Electronics Engineers) 1394 표준을 포함한다. 다양한 폼 팩터들 및 통신 인터페이스들이 나열되었으나, 실시예들은 특정의 폼 팩터 혹은 통신 표준으로 제한되지 않는다. 또한, 실시예들은 HDD 폼 팩터 혹은 통신 인터페이스에 준할 필요가 없다. 도 3은 본 개시의 일실시예에 따른 고체상태 대량 저장장치(300)의 개략적 블록도이다.
대량 저장장치(300)는 본 개시의 실시예에 따른 메모리 장치(301), 판독/기입 채널(305) 및 제어기(310)를 포함한다. 판독/기입 채널(305)는 제어기(310)로부터 수신된 데이터 신호들의 디지털-아날로그 변환뿐만 아니라 메모리 장치(301)로부터 수신된 데이터 신호들의 아날로그-디지털 변환을 제공한다. 제어기(310)는 버스 인터페이스(315)를 통해 대량 저장 장치(300)와 외부 프로세서(도 3에 도시되지 않음) 간에 통신을 제공한다. 판독/기입 채널(305)은 점선들로 메모리 장치(301')로 도시된 바와 같이, 하나 이상의 추가 메모리 장치들에 사용될 수도 있는 것에 유의한다. 통신을 위한 단일 메모리 장치(301)의 선택은 복수-비트 칩 인에이블 신호 혹은 그외 다중화 방식을 통해 취급될 수 있다.
메모리 장치(301)는 아날로그 인터페이스(320) 및 디지털 인터페이스(325)를 통해 판독/기입 채널(305)에 결합된다. 아날로그 인터페이스(320)는 메모리 장치(301)와 판독/기입 채널(305) 간에 아날로그 데이터 신호들의 전달을 제공하며 디지털 인터페이스(325)는 판독/기입 채널(305)로부터 메모리 장치(301)에 제어 신호들, 명령신호들 및 주소 신호들의 전달을 제공한다. 또한, 디지털 인터페이스(325)는 메모리 장치(301)에서 판독/기입 채널(305)로 상태 신호들의 전달을 제공할 수 있다. 아날로그 인터페이스(320) 및 디지털 인터페이스(325)는 도 1의 메모리 장치(101)에 관하여 언급된 바와 같이 신호라인들을 공유할 수 있다. 도 3의 실시예가 메모리 장치에 대한 이중 아날로그/디지털 인터페이스를 도시하고 있을지라도, 판독/기입 채널(305)의 기능은 제어 신호들, 명령신호들, 상태신호들, 주소 신호들 및 데이터 신호들의 전달을 위해 디지털 인터페이스만을 사용하여 메모리 장치(301)가 제어기(310)와 직접 통신하게 도 1에 관하여 논의된 바와 같이 메모리 장치(301)에 선택적으로 탑재될 수도 있을 것이다.
데이터 인터페이스(330) 및 제어 인터페이스(335)와 같은 하나 이상의 인터페이스들을 통해 제어기(310)에 판독/기입 채널(305)이 결합된다. 데이터 인터페이스(330)는 판독/기입 채널(305)과 제어기(310) 간에 디지털 데이터 신호들의 전달을 제공한다. 제어 인터페이스(335)는 제어기(310)에서 판독/기입 채널(305)로 제어신호들, 명령신호들 및 주소 신호들의 전달을 제공한다. 또한, 제어 인터페이스(335)는 판독/기입 채널(305)에서 제어기(310)로 상태신호들의 전달을 제공할 수 있다. 또한, 상태 및 명령/제어 신호들은 제어 인터페이스(335)를 디지털 인터페이스(325)에 연결하는 점선으로 도시된 바와 같이 제어기(310)와 메모리 장치(301) 간에 직접 전달될 수도 있다.
도 3에 2개의 구별되는 장치들로서 도시되었을지라도, 판독/기입 채널(305) 및 제어기의 기능은 대안적으로 단일 집적회로 장치에 의해 수행될 수도 있을 것이다. 또한, 메모리 장치(301)를 별도의 장치로서 유지하면서 실시예들을 서로 다른 폼 팩터들 및 통신 인터페이스들에 맞게 수정하는데 있어 더 많은 융통성을 제공할 것이며, 이 또한 집적회로 장치이기 때문에, 전체 대량 저장 장치(300)는 단일 집적회로 장치로서 제조될 수도 있을 것이다.
판독/기입 채널(305)은 아날로그 데이터 스트림으로 디지털 데이터 스트림의 변환 및 그 반대로의 변환을 최소한 제공하게 구성된 신호 프로세서이다. 디지털 데이터 스트림은 2진 전압 레벨들 형태, 즉 제 1의 2진 데이터 값, 예를 들어 0을 갖는 비트를 나타내는 제 1 전압 레벨, 제 2의 2진 데이터 값, 예를 들어 1을 갖는 비트를 나타내는 제 2 전압 레벨 형태로 데이터 신호들을 제공한다. 아날로그 데이터 스트림은 2 이상의 레벨들을 갖는 아날로그 전압들 형태로 데이터 신호들을 제공하며, 서로 다른 전압 레벨들 혹은 범위들은 2 이상의 비트들의 서로 다른 비트 패턴들에 상응한다. 예를 들어, 메모리 셀당 2 비트를 저장하게 한 시스템에서, 아날로그 데이터 스트림의 전압 레벨들의 제 1 전압 레벨 또는 범위는 11의 비트 패턴에 대응할 수도 있을 것이며, 아날로그 데이터 스트림의 전압 레벨들의 제 2 전압 레벨 또는 범위는 10의 비트 패턴에 대응할 수도 있을 것이며, 아날로그 데이터 스트림의 전압 레벨들의 제 3 전압 레벨 또는 범위는 00의 비트 패턴에 대응할 수도 있을 것이며, 아날로그 데이터 스트림의 전압 레벨들의 제 4 전압 레벨 또는 범위는 01의 비트 패턴에 대응할 수도 있을 것이다. 이에 따라, 여러 실시예들에 따른 한 아날로그 데이터 신호는 2 이상의 디지털 데이터 신호들로 변환될 것이며, 그 반대도 그러하다.
실제로, 제어 및 명령신호들은 제어기(310)를 통해 메모리 장치(301)의 액세스를 위해 버스 인터페이스(315)에서 수신된다. 어떤 유형의 액세스, 예를 들어 기입, 판독, 포맷, 등이 요망되는가에 따라, 주소들 및 데이터 값들이 버스 인터페이스(315)에서 수신될 수도 있다. 공유 버스 시스템에서, 버스 인터페이스(315)는 다양한 다른 장치들과 함께 버스에 결합될 것이다. 특정 장치에 직접 통신을 위해서, 후속 명령시 버스 상에 어떤 장치가 작동할 것인가를 나타내는 확인값이 버스 상에 놓여질 수 있다. 확인값이 대량 저장장치(300)에 의해 취해진 값에 일치한다면, 제어기(310)는 버스 인터페이스(315)에서 후속 명령을 받아들일 것이다. 확인값이 일치하지 않았다면, 제어기(310)는 후속 명령을 무시할 것이다. 유사하게, 버스 상에서 충돌을 피하기 위해서, 공유 버스 상에 각종 장치들은 다른 장치들이 버스의 제어를 개별적으로 취하는 동안 아웃바운드 통신을 중단할 것을 이들 장치들에 지시할 수 있다. 버스 공유를 위한 프로토콜들 및 충돌 회피는 공지되어 있고 여기에서는 상세히 하지 않을 것이다. 그러면 제어기(310)는 명령, 주소 및 데이터 신호들을 처리를 위해 판독/기입 채널(305)에 전달한다. 제어기(310)로부터 판독/기입 채널(305)에 전달된 명령, 주소 및 데이터 신호들은 버스 인터페이스(315)에서 수신된 동일 신호들일 필요가 없는 것에 유의한다. 예를 들어, 버스 인터페이스(315)에 대한 통신 표준은 판독/기입 채널(305) 또는 메모리 장치(301)의 통신 표준과는 다를 수 있다. 이 상황에서, 제어기(310)는 메모리 장치(301)에 액세스하기에 앞서 명령들 및/또는 주소지정 방법을 전환할 수 있다. 또한, 제어기(310)는 주어진 논리 주소에 대해 메모리 장치(301)의 물리 주소들이 시간에 따라 변경될 수 있게, 하나 이상의 메모리 장치들(301) 내에서 부하 평준화를 제공할 수 있다. 이에 따라, 제어기(310)는 외부 장치로부터 논리 주소들을 타겟 메모리 장치(301)의 물리 주소에 매핑할 것이다.
명령 및 주소 신호들 외에, 기입 요청들에 대해서, 제어기(310)는 디지털 데이터 신호들을 판독/기입 채널(305)에 전달할 것이다. 예를 들어, 16비트 데이터 워드에 대해서, 제어기(310)는 제 1 혹은 제 2의 2진 논리 레벨을 갖는 16개의 개별적 신호들을 전달할 것이다. 판독/기입 채널(305)은 디지털 데이터 신호들을, 디지털 데이터 신호들의 비트 패턴을 나타내는 아날로그 데이터 신호로 변환할 것이다. 전술한 예를 계속하면, 판독/기입 채널(305)은 16개의 개개의 디지털 데이터 신호들을 요망되는 16 비트 데이터 패턴을 나타내는 잠재적 레벨을 갖는 단일 아날로그 신호로 변환하기 위해 디지털-아날로그 변환을 사용할 것이다. 일 실시예에서, 디지털 데이터 신호들의 비트 패턴을 나타내는 아날로그 데이터 신호는 타겟 메모리 셀의 요망되는 임계 전압을 나타낸다. 그러나, 1-트랜지스터 메모리 셀들의 프로그래밍에서, 이웃 메모리 셀들의 프로그래밍이 이전에 프로그램된 메모리 셀들의 임계전압을 증가시킬 경우가 흔히 있다. 이에 따라, 또 다른 실시예에서, 판독/기입 채널(305)은 임계전압에서 이들 유형들의 예상되는 변화들을 고려하여, 최종 요망되는 임계전압보다 낮은 임계전압을 나타내도록 아날로그 데이터 신호를 조절할 수 있다. 제어기(310)로부터 디지털 데이터 신호들의 변환 후에, 판독/기입 채널(305)은 개개의 메모리 셀들을 프로그래밍할 때 사용하기 위한 아날로그 데이터 신호들과 함께 메모리 장치(301)에 기입 명령 및 주소 신호들을 전달할 것이다. 프로그래밍은 셀 단위로 행해질 수 있으나, 일반적으로는 동작당 한 페이지의 데이터에 대해 수행될 수 있다. 전형적인 메모리 어레이 구조에 있어서, 한 페이지의 데이터는 워드라인에 결합된 매 다른 메모리 셀을 포함한다.
판독 요청들에 대해서, 제어기는 판독/기입 채널(305)에 명령 및 주소 신호들을 전달할 것이다. 판독/기입 채널(305)은 판독 명령 및 주소 신호들을 메모리 장치(301)에 전달할 것이다. 응답으로, 판독 동작을 수행한 후에, 메모리 장치(301)는 주소신호들 및 판독 명령에 의해 정의된 메모리 셀들의 임계전압을 나타내는 아날로그 데이터 신호들을 리턴할 것이다. 메모리 장치(301)는 이의 아날로그 데이터 신호들을 병렬 혹은 직렬로 전송할 수 있다.
또한, 아날로그 데이터 신호들은 이산적 전압 펄스들로서가 아니라, 아날로그 신호들의 실질적으로 연속한 스트림으로서 전송될 수 있다. 이 상황에서, 판독/기입 채널(305)은 PRML 또는 부분응답 최대 가능성이라고 하는 HDD 액세스에서 사용되는 것과 유사한 신호 처리를 채용할 수 있다. 통상적 HDD의 PRML 처리에서, HDD의 판독 헤드는 HDD 플래터의 판독동작 동안 마주치게 되는 자속 반전들을 나타내는 아날로그 신호 스트림을 출력한다. 판독 헤드에 의해 마주치게 되는 자속 반전들에 응하여 발생되는 이러한 아날로그 신호의 실제 산들 및 골들을 취하려고 시도하기보다는, 신호 패턴의 디지털 표현을 생성하기 위해 신호를 주기적으로 샘플링한다. 이 디지털 표현은 아날로그 신호 패턴을 발생하게 할 수 있을 자속 반전의 패턴을 판정하기 위해서 분석될 수 있다. 이러한 동일 유형의 처리가 본 개시의 실시예들에 이용될 수 있다. 메모리 장치(301)로부터 아날로그 신호를 샘플링함으로써, 아날로그 신호를 발생하게 할 수 있을 임계 전압들의 패턴을 판정하기 위해서 PRML 처리가 채용될 수 있다.
도 4는 본 개시의 실시예에 따라 판독/기입 채널(305)에 의해 메모리 장치(301)로부터 수신될 수도 있을 데이터 신호(450)를 개념적으로 보이는 파형도이다. 데이터 신호(450)는 주기적으로 샘플링될 수도 있을 것이며 데이터 신호(450)의 디지털 표현은 샘플링된 전압 레벨들의 진폭으로부터 생성될 수 있다. 일 실시예에서, 샘플링은 샘플링이 데이터 신호(450)의 정상상태(steady-state) 부분들 동안 행해지게 데이터 출력에 동기될 수도 있을 것이다. 이러한 실시예가 시간들 t1, t2, t3, t4에서 점선들로 나타낸 바와 같이 샘플링에 의해 도시되었다. 그러나, 동기화된 샘플링 오정렬된다면, 데이터 샘플들의 값들은 정상상태 값들과는 현저히 다를 수 있다. 대안적 실시예에서, 이를테면 데이터 샘플들에 의해 나타난 기울기 변화들을 관찰함으로써, 정상상태 값들이 어디에서 일어날 것 같은가를 판정할 수 있게 샘플링 레이트들이 증가될 수도 있을 것이다. 이러한 실시예는 시간들 t5, t6, t7, t8에서 점선들로 나타낸 바와 같이 샘플링에 의해 도시되었고, 시간들 t6 및 t7에서 데이터 샘플들 간에 기울기는 정상상태 조건를 나타낼 수 있다. 이러한 실시예에서, 샘플링 레이트와 표현의 정확성 간에 트레이드 오프(trade-off)가 만들어진다. 더 높은 샘플링 레이트들은 더 정확한 표현이 되나, 처리 시간도 증가시키게 된다. 샘플링이 데이터 출력에 동기되든 아니면 더 빈번한 샘플링이 사용되든 상관없이, 어떤 인입 전압 레벨들이 아날로그 신호 패턴을 발생하게 할 수 있을지를 예측하기 위해서 디지털 표현이 사용될 수 있다. 그러면, 개개의 메모리 셀들이 판독될 수 있을 데이터 값들이 인입 전압 레벨들의 이 예상 패턴으로부터 예측될 수 있다.
메모리 장치(301)로부터 데이터 값들의 판독에서 오류들이 발생할 것임을 인식하고, 판독/기입 채널(305)은 오류정정을 포함할 수 있다. 오류정정은 예상 오류들로부터 복구하기 위해서 HDD들 뿐만 아니라, 메모리 장치들에서 일반적으로 사용된다. 전형적으로, 메모리 장치는 제 1 세트의 위치들에 사용자 데이터와 제 2 세트의 위치들에 오류정정 코드(ECC)를 저장할 것이다. 판독동작 동안에, 사용자 데이터 및 ECC 둘 다가 사용자 데이터의 판독 요청에 응하여 판독된다. 공지의 알고리즘들을 사용하여, 판독 동작으로부터 리턴된 사용자 데이터가 ECC와 비교된다. 오류들이 ECC의 범위들 내에 있다면, 오류들이 정정될 것이다.
도 5는 본 개시의 실시예에 따른 전자 시스템의 블록도이다. 예로서의 전자 시스템들은 개인용 컴퓨터들, PDA들, 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 전자게임들, 가전, 차량들, 무선장치들, 이동전화들, 등을 포함할 수 있다.
전자 시스템은 프로세서(500)의 효율을 증가시키기 위해 캐시 메모리(502)를 포함할 수 있는 호스트 프로세서(500)를 포함한다. 프로세서(500)는 통신 버스(504)에 결합된다. 다양한 다른 장치들이 프로세서(500)의 제어 하에 통신 버스(504)에 결합될 수 있다. 예를 들어, 전자 시스템은 랜덤 액세스 메모리(RAM)(506); 키보드들, 터치 패드들, 포인팅 장치들, 등과 같은 하나 이상의 입력 장치들(508); 오디오 제어기(510); 비디오 제어기(512); 하나 이상의 대량 저장 장치들(514)을 포함할 수 있다. 적어도 한 대량 저장장치(514)는 버스(504)와 통신하기 위한 디지털 버스 인터페이스(515), 2 비트 이상의 데이터의 데이터 패턴들을 나타내는 데이터 신호들의 전송을 위한 아날로그 인터페이스를 구비한 본 개시의 실시예에 따른 하나 이상의 메모리 장치들, 및 버스 인터페이스(515)로부터 수신된 디지털 데이터 신호들의 디지털-아날로그 변환 및 메모리 장치(들)로부터 수신된 아날로그 데이터 신호들의 아날로그-디지털 변환을 수행하도록 된 신호 프로세서를 포함한다.
도 6은 아날로그 신호들을 판독 및 기입하기 위한 아날로그 입력/출력 데이터 인터페이스를 구비한, 도 3의 대량 저장 시스템의, 메모리 장치(600)의 일실시예의 블록도이다. 도 6의 블록도는 본 개시의 아날로그 I/O 데이터 인터페이스에 관계된 요소들을 강조하여 간단한 메모리 장치만을 도시한 것이다. 메모리 장치(600)의 다른 요소들이 도시되었고 위에 기술된 실시예들에서 논의되었으며 혹은 당업자들에게 공지된 것이다.
메모리 장치(600)는 행들 및 열들로 구성된 비휘발성 메모리 셀들을 갖는 메모리 어레이(601)로 구성된다. 행들은 워드라인들에 결합되고 열들은 비트라인들에 결합된다. 어레이 포맷은 NAND 구조, NOR 구조, 혹은 이외 어떤 다른 유형의 구조로서 제조될 수 있다. 일실시예에서, 비휘발성 메모리 셀들은 부동 게이트 메모리 셀들이다.
메모리 어레이(601)는 복수의 아날로그 데이터 경로들(601)에 결합된다. 일 실시예에서, 메모리 어레이(601)의 각 비트라인마다 하나의 데이터 경로가 있다. 비트라인에 결합된 각 아날로그 데이터 경로(602)는 이 특정의 비트라인 상에 메모리 셀들 모두와 공유된다. 검증전압으로 특정 워드라인의 선택은 이 워드라인이 이의 각각의 아날로그 데이터 경로에 결합되게 한다.
아날로그 데이터 경로들(602)은 데이터를 저장하는 데이터 캐시로서 동작함과 아울러 어레이(601) 내 메모리 셀들에 액세스하는 입력 경로로서도 동작한다. 데이터 경로들(602)은 메모리 장치(600)의 아날로그 I/O 패드들(610)과 메모리 어레이(601) 사이에 위치된다. 데이터 경로들(602)은 8 혹은 16비트 폭의 버스에 의해 8 혹은 16 아날로그 I/O 패드들(610)에 결합된다. 대안적 실시예들은 다른 버스 폭들을 사용할 수 있다. 아날로그 데이터 경로(605)의 일실시예가 도 7에 도시되었다.
도 7의 아날로그 I/O 데이터 경로(605)는 단위 이득(unity gain) 증폭기(703)를 포함하는 I/O 패드(701)로 구성된다. 증폭기(703)는 입력 아날로그 전압의 신호 강도를 개선하기 위해서 1의 증폭률을 제공한다. 일실시예에서, 증폭기 블록(703)은 메모리 어레이로부터 전압들이 I/O 패드들(701) 상에 출력될 수 있게 하기 위해서 양방향이다.
도 8은 도 7의 아날로그 I/O 경로(605)에 결합된 아날로그 데이터 캐시 회로를 도시한 것이다. 일실시예에서, 데이터 캐시 회로는 도 6의 아날로그 데이터 경로(605)의 부분으로 간주된다.
아날로그 데이터 캐시 회로는 판독회로(800), 검증회로(801), 및 기준회로(802)로 구성된다. 도 8의 회로는 데이터 캐시 기능이 많은 서로 다른 방법들로 달성될 수 있기 때문에 단지 예시 목적을 위한 것이다.
판독회로는 회로의 샘플 홀드 부분을 구성하는 전압 저장장치(806)로 구성된다. 예시된 실시예는 전압을 저장하기 위해 커패시터(806)를 사용한다. 대안적 실시예들은 또 다른 유형의 용량성 요소 혹은 이외 어떤 다른 전압 저장수단을 사용할 수 있다. 커패시터(806)는 스위치(804)를 통해, 선택된 워드라인 램프(ramp) 전압에 연결된다. 스위치는 감지 증폭기 회로로부터의 제어신호에 의해 제어된다. 동작에서, 선택된 워드라인 램프 전압은 이것이 선택된 메모리 셀을 턴 온 하는 Vt에 도달할 때까지 증가한다. 램프된 전압동안에, 스위치는 커패시터(806)에 저장되는 전압이 입력 전압에 따라 증가하도록 정규로 닫혀진다. 램프 전압이 선택된 메모리 셀의 Vt에 도달할 때, 전류는 비트라인에서 흐르기 시작한다. 감지 증폭기는 전류를 검출하여 스위치(804)를 개방시키는 제어신호를 발생한다. 개방된 스위치(804)는 전류 흐름을 시작하게 한 Vt 레벨이 커패시터(806)에 저장되게 한다. 이것은 선택된 메모리 셀이 현재 프로그램되는 임계전압이다.
저장된 임계전압은 트랜지스터(805)의 소스 연결을 통해 전류원(807)에 연결되는 NMOS 트랜지스터(805)를 통해 출력된다. 트랜지스터(805)의 드레인 연결은 전원전압(VCC)에 연결된다.
NMOS 트랜지스터(805)는 저장된 임계전압을 출력 스위치(808)를 통해 메모리 장치의 I/O 노드(즉, I/O 라인)에 구동하기 위해 소스 폴로워(source follower) 구성으로 연결된다. 출력 스위치(808)는 I/O 라인으로부터 판독회로(800)를 단절시키기 위해서 정규로 개방된다. 이 시간동안, 라인 상에 놓여지는 임의의 전압이 0V에서 시작하도록 I/O 라인을 접지로 방전시키기 위해서 I/O 스위치(820)가 닫혀진다. 선택된 셀의 Vt가 커패시터(806)에 저장된 후에, I/O 라인에 NMOS 트랜지스터(805)를 연결하기 위해 출력 스위치(808)가 닫혀지고 I/O 스위치(820)는 개방된다. I/O 라인 상에 전류원(821)은 라인의 구동전류를 증가시킨다.
판독회로(800)의 출력은 커패시터(804)에 저장된 Vt와 동일하지 않게 될 것이다. Vt가 NMOS 트랜지스터(805)의 게이트에 인가되기 때문에, 트랜지스터(805)의 소스는 1.30V - Vt까지 상승하며 여기서 1.30 V는 트랜지스터(805)의 게이트 소스 간 전압강하이다. 이에 따라, Vt가 1.0 V이라면, 판독회로는 판독된 Vt로서 0.30 V를 출력할 것이다.
도 8에 도시된 바와 같이, 일실시예는 기준회로(802)를 사용한다. 이 기준회로(802)는 이것이 감지 증폭기 제어신호에 의해 제어되는 스위치, 저장 커패시터(826), 소스 연결 상에 전류원(827)과 함께 소스 폴로워 구성으로 구성된 NMOS 트랜지스터(825), 및 Vt가 커패시터(826)에 저장되고 입력 스위치(824)가 개방될 때까지 개방되는 출력 스위치(828)로 구성되는 점에서 판독회로(800)와 실질적으로 유사하다.
기준회로(802)는 기준회로(802)의 커패시터(826)에 선택된 메모리 셀의 타겟 Vt를 저장하기 위해서 전압원에 명령을 보내는 메모리 제어기에 의해 동작한다. 그러면 입력 스위치(824)는 커패시터(826)에 타겟 Vt를 담기 위해 제어기에 의해 개방된다. 기준회로(802)는 I/O 라인에, 출력 스위치(828)를 통해, 이 값을 구동할 수 있다. 앞에서 논의된 바와 같이, I/O 라인은 출력전압이 0V에서 시작하도록 방전 스위치(820)에 의해 먼저 방전된다. 동일한 전압강하가 판독회로(800)에서와 같이 트랜지스터(825)에 존재할지라도, 메모리 제어기는 이제 기준회로(802)에 저장되었던 실제 Vt를 알게 된다. 기준회로(802) 출력이 메모리 제어기에 의해 I/O 라인으로부터 판독될 때, 제어기는 I/O 라인으로부터 판독되었던 전압에 대응하는 Vt 값을 안다. 이에 따라, 판독회로(800)가 이의 전압을 I/O 라인에 구동하고 있는 시간동안 제어기가 이 동일 전압을 판독할 때, 제어기는 Vt가 판독회로 커패시터(806)에 저장되었다는 것을 안다.
판독회로(800) 출력 및 기준회로(802) 출력은 별도의 판독 사이클들 동안 메모리 제어기에 의해 I/O 라인에 번갈아 연결될 수 있다. 제어기는 요망되는 출력을 I/O 라인에 두기 위해서 각 회로(800, 802)의 각각의 출력 스위치들(808, 828)을 번갈아 닫을 수 있다. I/O 인은 도 7의 단위 이득 증폭기(703)에 결합된다.
기준 회로는 온도 변동들에 대해 판독회로 Vt를 정정하는 추가된 잇점을 갖는다. 기준회로 출력전압은 판독회로 출력 및 기준회로에 저장된 Vt 값이 알려지게 될 때 유사한 방식으로 달라지게 될 것이기 때문에, 메모리 제어기는 판독회로에 의해 저장된 실제 Vt를 메모리에 저장된 변환표에 의해 결정할 수 있다.
검증회로(801)는 일실시예에서 비교기(815)로서 구성된 연산증폭기로 구성된 비교기 기능(815)을 포함한다. 비교기 회로(815)는 판독 회로(800) 출력으로부터의 전압을 검증회로(801) 출력으로부터의 전압과 비교한다. 비교기 회로(815)는 두 신호들이 실질적으로 동일할 때 INHIBIT 신호를 출력한다. INHIBIT 신호는 메모리 셀의 임계 전압에 도달한 이 메모리 셀의 프로그래밍을 금지시키기 위해 사용된다.
회로의 동작에 있어서, 셀에 프로그램될 아날로그 전압은 샘플/홀드 회로에 로딩된다. 이것은 인입 데이터가 C1(811)에 의해 샘플링되도록 스위치 S1(810)을 닫음으로써 달성된다. 이어서 S1(810)이 열리고 C1(811)은 이제 타겟 데이터를 보유한다.
이어서 선택된 셀이 이어 기술되는 바와 같이 프로그램된다. 선택된 셀에 인가된 각각의 프로그래밍 펄스는 Vt를 어떤 임계 전압 거리로 이동시킨다. 판독 및 검증 동작은 Vt가 타겟 전압에 도달하였는지 판정하기 위해 각각의 프로그래밍 펄스 간에 수행된다.
검증동작은 검증회로(801)의 커패시터(811)와 같은 데이터 저장장치에 타겟(Vt)을 저장하는 것으로 구성된다. 이것은 검증동작 동안에 혹은 기준회로(802)에 커패시터(826)가 타겟(Vt)으로 프로그램되었을 때와 동시에 달성될 수 있다. 검증 커패시터(811)가 프로그램된 후에, 커패시터(811)에 전압을 저장하기 위해 입력 스위치(810)가 개방된다. 이어서 판독 동작이 수행된다.
앞에서 논의된 바와 같이, 판독 동작은 Vt에 도달되어 커패시터(806)에 저장될 때까지 램프 전압의 표현이 판독회로(800)의 입력에 인가되는 것으로 구성된다. 이어서 소스 폴로워 트랜지스터(805)의 출력은 비교기 회로(815)의 입력에 인가된다. 셀(Vt)이 타겟(Vt) 미만이라면, INHIBIT 신호는 셀이 추가의 프로그램 펄스를 필요로 함을 나타낸다(예를 들어, 논리 로우 신호). 이어서 위에 기술된 프로그래밍 시퀀스는 반복된다. 셀(Vt)이 실질적으로 타겟(Vt)과 같거나 이보다 크다면, INHIBIT 신호는 셀이 어떠한 추가의 프로그래밍 펄스들도 필요로 하지 않음을 나타내며(예를 들어, 논리 하이 신호), 셀은 "금지" 상태에 놓여진다.
"금지" 상태는 판독회로의 소스 폴로워 트랜지스터(805)의 출력이 적어도 검증회로(801)의 소스 폴로워 트랜지스터(812)의 출력과 같게 될 때 나타난다. 이때, 비교기 회로(815)는 INHIBIT 신호를 출력한다. 일실시예에서, INHIBIT 신호는 논리 1이다. INHIBIT 신호는 금지 기능을 시작하게 하는데 사용된다.
금지기능은 회로가 INHIBIT 신호를 수신한 것에 응하여 다양한 방법들을 사용하여 달성될 수 있다. 예를 들어, 비트 라인 바이어스는 프로그래밍 동작동안에 사용되는 OV의 프로그램 인에이블 전압에서 이 특정 비트라인에 결합된 메모리 셀들의 프로그래밍을 금지하는 VCC로 변경될 수 있다. 또한, 비트라인 전압은 프로그래밍을 완전히 금지하는 대신에 프로그래밍을 느리게 하기 위해서 OV 내지 VCC 사이에서 가변될 수도 있다.
위에 실시예들을 위한 아날로그 램프 전압의 표현은 선택된 워드라인 램프 전압을 조절한(conditioned) 것일 수 있다. 조절 동작들은 전압 범위를 감소시키는 것(예를 들어, 선택된 워드라인 램프 전압을 5로 나눈 것), 레벨을 이동시키는 것(예를 들어, 선택된 워드라인 램프 전압을 옮기는 것으로서, -2 V 내지 +3V를 +2V 내지 +3V로 변경하는 것), 및 버퍼링을 포함한다.
도 6의 회로의 동작의 일 실시예가 도 9의 흐름도로 예시되었다. 방법은 메모리 장치가 프로그래밍이 시작할 주소를 수신할 때 시작한다(900). 제어기는 시작 주소에 연관된 아날로그 데이터 경로에 아날로그 전압(901)을 저장한다. 이 아날로그 전압은 아날로그 데이터 경로에 현재 연관된 메모리 셀에 기입될 전압이다. 연관된 메모리 셀은 워드라인과 연관된 비트라인과의 교점에 있는 선택된 메모리 셀을 나타낸다.
앞에서 논의된 바와 같이, 선택된 메모리 셀에 기입될 아날로그 전압은 선택된 메모리 셀에 저장될 복수의 비트 패턴을 나타낸다. 이 비트 패턴은 2 이상의 비트들일 수 있고, 각 비트 패턴은 상이한 임계전압을 표현한다. 또 다른 실시예는 각 메모리 셀에 단일 비트만을 저장한다.
본 메모리 셀 주소에 현재 연관된 데이터 경로가 프로그래밍을 위한 최종 데이터 경로인지 판정하기 위해 이 경로를 체크한다(902). 최종 데이터 경로는 랭쓰(length) 명령(시작 주소로부터 측정된)에서 메모리 제어기에 의해 지시된 마지막 경로일 수도 있고, 최종 주소 명령에서, 프로그램되는 메모리 페이지 혹은 블록을 위한 마지막 데이터 경로일 수도 있고, 프로그래밍을 위한 최종 아날로그 데이터 경로를 결정하는 어떤 다른 방법일 수도 있다.
프로그램되는 데이터 경로가 최종 데이터 경로가 아니라면(902), 프로그래밍은 페이지 혹은 블록에서 다음 데이터 경로로 클럭(clocked) 또는 증분(incremented) 된다(920). 다음 데이터 경로는 아날로그 전압으로 프로그램되고 프로세스는 최종 데이터 경로에 도달될 때까지 반복된다(902).
일단 모든 요망되는 아날로그 데이터 경로들에 이들의 각각의 메모리 셀들에 프로그램될 적합한 아날로그 전압(즉, 데이터)이 로딩되었으면, 전압들은 각각의 메모리 셀들에 전송된다. 이것은 메모리 셀 프로그래밍/검증 프로세스를 통해 달성된다.
선택된 메모리 셀에 프로그램할 요망되는 아날로그 전압(즉, 타겟 전압)을 나타내는 타겟 전압은 샘플/홀드 회로의 검증회로 부분에 저장된다(903). 대안적 실시예에서, 기준회로는 이 데이터로 프로그램된다. 선택된 메모리 셀의 제어 게이트에 연결되는 워드라인을 바이어스하기 위해 초기 프로그래밍 펄스가 발생된다(904).
전형적인 프로그래밍 동작동안에, 선택된 셀은 일련의 증분적으로 증가하는 프로그래밍 펄스들에 의해 바이어스된다. 전형적으로 메모리 셀은 음의 임계전압으로 소거된 상태에서 프로그래밍 동작을 시작한다. 각각의 프로그래밍 펄스는 프로그래밍 전압 펄스 레벨에 따라 어떤 전압으로 메모리 셀의 임계전압(Vt)을 증가시킨다.
앞에서 기술된 바와 같은 검증동작은 선택된 메모리 셀이 타겟 임계전압으로 프로그램되는지를 판정하기 위해(911) 이 메모리 셀에 수행된다(905). 검증동작은 선택된 셀 임계전압이 저장된 타겟 전압보다 큰지 아니면 같은지를 판정한다.
앞에서 기술된 바와 같이, 검증동작은 메모리 셀이 도통하기 시작하여 비트라인 상에 전류를 생성할 때까지 워드라인을 램프 전압으로 바이어스하는 것을 포함한다. 일단 전류 감지 회로가 비트라인 전류를 검출하면, 이 회로는 셀을 턴 온 되게 하였던 현재 램프된 판독 전압, 혹은 현재 램프된 판독 전압의 표시를 저장할 것을 샘플/홀드 회로에 지시하는 제어신호를 발생한다. 저장된 타겟 아날로그 전압은, 선택된 메모리 셀이 타겟 임계 전압(911)으로 프로그램되었는지를 판정하기 위해서 램프된 판독 전압으로부터 샘플 홀드 전압과 비교된다. 즉, 타겟 데이터가 프로그램되었는지를 판정하기 위해, 선택된 셀이 체크된다.
선택된 메모리 셀이 프로그램되었으면(911), 선택된 셀의 추가의 프로그래밍은 금지된다(915). 비트라인 금지는 앞에서 논의된 바와 같이 혹은 이외 어떤 다른 금지 방법을 사용하여 달성될 수 있다.
선택된 메모리 셀이 아직 타겟 임계전압에 도달하지 않았다면(911), 프로그래밍 전압이 증가된다(913). 증가된 프로그래밍 전압에서 또 다른 프로그래밍 펄스가 발생되고 프로세스는 선택된 셀의 임계전압이 프로그램될 저장된 아날로그 전압과 실질적으로 같게 될 때까지 반복된다. 선택된 셀의 임계전압은 선택된 셀이 프로그램된 것으로 간주되기 위해서 요망되는 아날로그 전압과 정확히 같을 필요가 없다. 셀은 수백번 혹은 수천번째 볼트로 미만으로 혹은 이상으로 프로그램될 수 있고 여전히 프로그램된 것으로 간주될 수 있다.
결론
본 개시의 하나 이상의 실시예들은 디지털 비트 패턴들을 나타내는 아날로그 전압들을 저장하게 한 메모리 장치에의 아날로그 I/O 데이터 인터페이스를 제공한다. 한 이러한 아날로그 I/O 데이터 인터페이스는 저장 및 비교 능력들을 갖춘 복수의 아날로그 데이터 경로들로 구성된 것으로, 각 비트라인에 대한 타겟 전압을 저장하며 각각의 프로그램된 셀 상에 임계전압을 저장된 타겟 전압과 비교한다. 데이터 경로는 일단 타겟 전압에 도달되면 추가의 프로그래밍을 금지한다.
구체적인 실시예들이 여기에 도시 및 기술되었을지라도, 동일 목적을 달성하게 계산된 임의의 배열이 구체적인 도시된 실시예들을 대치할 수도 있음을 당업자들은 알 것이다. 본 개시의 많은 수정들이 당업자들에게 명백할 것이다. 따라서, 이 출원은 본 개시의 임의의 수정들 혹은 변경들을 포함하는 것이다.

Claims (19)

  1. 제어기 회로(310)와 메모리 어레이(200)를 구비한 메모리 장치(301) 간을 인터페이스하기 위한 아날로그 입력/출력 데이터 인터페이스에 있어서, 상기 메모리 장치를 상기 제어기 회로에 결합하는 아날로그 인터페이스(305); 및 상기 아날로그 인터페이스와 상기 메모리 어레이 간에 결합되어, 데이터를 나타내는 아날로그 신호(450)를 저장하기 위한 아날로그 데이터 캐시(602)를 포함하며, 상기 아날로그 인터페이스 및 상기 아날로그 데이터 캐시는 상기 메모리 어레이에 저장하기 위해 상기 제어기 회로부터 상기 아날로그 신호를 받아들이는, 아날로그 입력/출력 데이터 인터페이스.
  2. 청구항 1에 있어서, 상기 아날로그 신호는 디지털 비트 패턴을 나타내는 전압인, 아날로그 입력/출력 데이터 인터페이스.
  3. 청구항 1에 있어서, 상기 아날로그 데이터 캐시는 상기 아날로그 신호를 저장하기 위한 용량성 요소(806)를 포함하는, 아날로그 입력/출력 데이터 인터페이스.
  4. 청구항 1에 있어서, 상기 아날로그 인터페이스는 단위 이득을 갖는 증폭기(703)를 포함하는, 아날로그 입력/출력 데이터 인터페이스.
  5. 청구항 4에 있어서, 상기 증폭기는 상기 메모리 어레이로부터 증폭된 출력신호가 출력될 수 있게 양방향이며 상기 증폭된 출력신호는 선택된 메모리 셀에 저장된 디지털 비트 패턴을 나타내는 아날로그 전압인, 아날로그 입력/출력 데이터 인터페이스.
  6. 메모리 장치(101)에 있어서,
    열들(206)로 조직된 복수의 메모리 셀들(200)이 비트라인(204)에 결합된 메모리 어레이(104); 및
    상기 메모리 어레이에 결합된 아날로그 입력/출력 데이터 인터페이스(305)로서, 상기 인터페이스는 복수의 아날로그 데이터 경로들(602)을 포함하며, 각각의 아날로그 데이터 경로는 상기 메모리 어레이의 선택된 메모리 셀에 프로그램될 상기 메모리 장치에 입력되는 아날로그 신호(450)를 저장하기 위한 저장요소(806)를 포함하는 것인, 상기 아날로그 입력/출력 데이터 인터페이스(305)를 포함하는, 메모리 장치.
  7. 청구항 6에 있어서, 상기 아날로그 입력/출력 데이터 인터페이스는 상기 저장요소 및 상기 선택된 메모리 셀에 결합된 비교기 회로(815)를 더 포함하고, 상기 비교기 회로는 상기 저장된 아날로그 신호 입력을 상기 선택된 메모리 셀에 프로그램된 전압과 비교하여 프로그램된 표시(915)를 발생하도록 구성된, 메모리 장치.
  8. 청구항 7에 있어서, 상기 아날로그 신호 입력에 응하여 상기 선택된 메모리 셀의 프로그래밍을 제어하도록 구성된 메모리 제어기(310)를 더 포함하는, 메모리 장치.
  9. 청구항 6에 있어서, 각각의 아날로그 데이터 경로는 상이한 비트라인에 결합되고, 각각의 아날로그 데이터 경로는 상기 메모리 장치에 입력된 아날로그 입력신호를 저장하기 위한 제 1 용량성 요소(806) 및 타겟 전압을 저장하기 위한 제 2 용량성 요소(811)를 더 포함하는, 메모리 장치.
  10. 청구항 9에 있어서, 각각의 아날로그 데이터 경로는 상기 제 2 용량성 요소에 저장하기에 앞서 상기 타겟 전압을 증폭하기 위한 단위이득 증폭기(703)를 더 포함하는, 메모리 장치.
  11. 청구항 8에 있어서, 상기 프로그램된 표시는 상기 선택된 메모리 셀이 타겟 전압으로 프로그램될 때 상기 선택된 메모리 셀의 프로그래밍을 금지시키기 위해 사용되는 금지신호를 포함하는, 메모리 장치.
  12. 청구항 11에 있어서, 상기 메모리 제어기는 상기 선택된 메모리 셀에 결합된 비트라인을 VCC로 바이어스함으로써, 상기 금지 신호에 응하여, 상기 선택된 메모리 셀(915)의 프로그래밍을 금지시키도록 구성된, 메모리 장치.
  13. 메모리 어레이(104)에 결합된 복수의 아날로그 데이터 경로들(602)을 갖는 메모리 장치(101)를 동작시키는 방법에 있어서,
    아날로그 데이터 신호(450)를 상기 복수의 데이터 경로들 중 적어도 한 아날로그 데이터 경로에 저장하는 단계(901);
    선택된 메모리 셀을 상기 아날로그 데이터 신호로 프로그램하기 위해서 상기 메모리 어레이의 워드라인(202)을 바이어싱 전압으로 바이어스하는 단계(904);
    상기 선택된 메모리 셀을 프로그래밍할 수 있게 비트라인(204)을 바이어스하는 단계;
    상기 선택된 메모리 셀이 프로그램되는 프로그램된 전압을 검증하는 단계(905);
    상기 프로그램된 전압이 상기 아날로그 데이터 신호를 나타내는 타겟 전압과 같거나 이보다 클 때 프로그래밍을 금지시키는 단계(915)를 포함하는, 메모리 장치 동작방법.
  14. 청구항 13에 있어서, 프로그래밍을 금지하는 단계는 상기 프로그램된 전압을 타겟 전압과 비교하는 단계(911); 및 상기 프로그램된 전압이 상기 타겟 전압과 같거나 이보다 클 때 금지신호를 발생하는 단계(915)를 포함하는, 메모리 장치 동작방법.
  15. 청구항 14에 있어서, 상기 프로그램된 전압이 상기 타겟 전압 미만이면 상기 선택된 메모리 셀 상의 상기 바이어싱 전압을 증가시키는 단계(913); 및 상기 프로그램된 전압이 상기 타겟 전압과 같거나 이보다 클 때까지 상기 선택된 메모리 셀을 계속 프로그램하는 단계(904)를 더 포함하는, 메모리 장치 동작방법.
  16. 청구항 13에 있어서, 상기 아날로그 데이터 신호를 저장하는 단계는 상기 아날로그 데이터 경로 내 용량성 요소(806)에 상기 아날로그 데이터 신호를 저장하기에 앞서 단위이득을 갖는 증폭기(703)로 상기 아날로그 데이터 신호를 증폭하는 단계를 포함하는, 메모리 장치 동작방법.
  17. 청구항 13에 있어서, 상기 아날로그 데이터 신호를 저장하는 단계는 상기 복수의 데이터 경로들 중 제 1 아날로그 데이터 경로의 시작 주소를 수신하는 단계(900); 상기 복수의 아날로그 데이터 경로를 통하여 증분하는 단계(920); 및 상기 복수의 아날로그 데이터 경로들 각각에 아날로그 데이터 신호를 저장하는 단계(901)를 포함하는, 메모리 장치 동작방법.
  18. 청구항 13에 있어서, 상기 복수의 아날로그 데이터 경로들은 한 페이지의 메모리 셀들의 상기 비트라인들에 결합되는, 메모리 장치 동작방법.
  19. 청구항 13에 있어서, 상기 복수의 아날로그 데이터 경로들은 한 블록의 메모리 셀들의 상기 비트라인들에 결합되는, 메모리 장치 동작방법.
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