CN101983378B - 固态存储器装置中的模拟读取与写入路径 - Google Patents

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Abstract

存储器装置中的存储器阵列耦合到使得能够将模拟电压电平写入到所述存储器阵列的模拟I/O数据接口。所述I/O接口由多个模拟数据路径构成，所述多个模拟数据路径各自包含用于存储对应于耦合到其相应数据路径的选定存储器单元待编程到的目标电压的电荷的电容器。所述I/O接口中可包含多个比较器，其中每一此比较器耦合到相应位线。此比较器可将选定存储器单元的阈值电压与其目标电压进行比较并在所述阈值电压等于或超过所述目标电压时禁止进一步的编程。

Description

固态存储器装置中的模拟读取与写入路径
技术领域
本发明大体来说涉及半导体存储器，且更特定来说，在一个或一个以上实施例中涉及非易失性存储器装置。
背景技术
电子装置通常具有某种类型的对其可用的大容量存储装置。常见的实例是硬盘驱动器(HDD)。HDD能够以相对低成本进行大量存储，其中当前消费类HDD可具有超过一个太字节的容量。
HDD通常在旋转磁性媒体或唱片上存储数据。数据通常存储为唱片上的磁通量反转的模式。为将数据写入到典型HDD，使唱片以高速旋转，同时浮动于所述唱片上面的写入头产生一连串磁性脉冲以将唱片上的磁性粒子对准来表示所述数据。为从典型HDD读取数据，在磁阻读取头浮动于以高速旋转的唱片上面时，所述磁阻读取头中感应出电阻改变。实际上，所得数据信号是模拟信号，其波峰及波谷是数据模式的磁通量反转的结果。接着使用称为部分响应最大似然(PRML)的数字信号处理技术来对模拟数据信号进行取样以确定负责产生数据信号的可能数据模式。
HDD因其机械本质而具有某些缺点。HDD因冲击、振动或强磁场而易发生损坏或过度读取/写入错误。另外，其为便携式电子装置中功率的相对大用户。
大容量存储装置的另一实例是固态驱动器(SSD)。SSD利用半导体存储器装置来存储其数据而不是将数据存储于旋转媒体上，但其包含使其在其主机系统看来为典型HDD的接口及形状因子。SSD的存储器装置通常为非易失性快闪储器装置。
快闪储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。快闪储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。所述单元的阈值电压的改变通过电荷存储或陷获层或其它物理现象的编程来确定每一单元的数据值。快闪储器及其它非易失性存储器的常见用途包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话及可装卸存储器模块，且非易失性存储器的用途继续扩展。
不同于HDD，SSD的操作通常因其固态性质而不易经受振动、冲击或磁场干预的影响。类似地，SSD因无移动部件而具有比HDD低的功率需求。然而，与同一形状因子的HDD相比，SSD当前具有低得多的存储容量及明显较高的每位成本。
出于上述原因，且由于所属领域的技术人员在阅读及理解本说明书之后将明了的其它原因，此项技术中需要替代的大容量存储选择。
附图说明
图1是根据本发明的实施例的存储器装置的简化框图。
图2是可存在于图1的存储器装置中的实例性NAND存储器阵列的一部分的示意图。
图3是根据本发明的一个实施例的固态大量存储系统的示意性框图。
图4是根据本发明的实施例概念性地显示可通过读取/写入通道而从存储器装置接收的数据信号的波形的描绘。
图5是根据本发明的实施例的电子系统的示意性框图。
图6是根据图3的大容量存储系统的存储器装置的一个实施例的框图，其具有用于读取及写入模拟电压电平的输入/输出接口。
图7是根据图6的存储器装置的模拟I/O数据路径的一个实施例的框图。
图8是根据图6的存储器装置的数据高速缓冲存储器电路的一个实施例的框图。
图9是用于编程图6的具有模拟数据路径的存储器装置的方法的一个实施例的流程图。
具体实施方式
在以下对本实施例的详细说明中，参考形成本发明一部分且其中以图解说明方式显示可在其中实践实施例的具体实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明，但应理解，可利用其它实施例，且可做出过程、电或机械改变而不背离本发明的范围。因此，不可将以下详细说明视为具限定性意义。
传统固态存储器装置以二进制信号形式传递数据。通常，接地电位表示数据位的第一逻辑电平(例如，数据值“0”)，而电源电位表示数据位的第二逻辑电平(例如，数据值“l”)。可给多级单元(MLC)指派(举例来说)每一范围200mV的四个不同阈值电压(Vt)范围，其中每一范围对应于不同的数据状态，借此表示四个数据值或位模式。通常，每一范围之间具有0.2V到0.4V的静区或容限以防止Vt分布发生重叠。如果单元的Vt处于第一范围内，那么可认为所述单元存储逻辑11状态且通常将此视为所述单元的已擦除状态。如果Vt处于第二范围内，那么可认为所述单元存储逻辑10状态。如果Vt处于第三范围内，那么可认为所述单元存储逻辑00状态。且如果Vt处于第四范围内，那么可认为所述单元存储逻辑01状态。
当编程如上文所描述的传统MLC装置时，通常首先将若干个单元作为一块而擦除以对应于所述已擦除状态。在擦除单元块之后，如果必要，那么首先编程每一单元的最低有效位(LSB)。举例来说，如果LSB为1，那么不必进行编程，但如果LSB为0，那么将目标存储器单元的Vt从对应于所述11逻辑状态的Vt范围移动到对应于所述10逻辑状态的Vt范围。在编程所述LSB之后，以类似方式编程每一单元的最高有效位(MSB)，从而在必要时使Vt移位。当读取传统存储器装置的MLC时，一个或一个以上读取操作大体确定单元电压的Vt落入所述范围中的哪一者中。举例来说，第一读取操作可确定目标存储器单元的Vt指示MSB是1还是0，而第二读取操作可确定所述目标存储器单元的Vt指示LSB是1还是0。然而，在每一情况下，从目标存储器单元的读取操作均返回单个位，而不管每一单元上存储有多少位。当在每一MLC上存储更多位时，此多编程及读取操作问题变得愈加棘手。由于每一此编程或读取操作均为二进制操作，即，每一操作均针对每单元编程或返回单个信息位，从而在每一MLC上存储更多位可导致较长的操作时间。
说明性实施例的存储器装置将数据作为Vt范围存储在存储器单元上。然而，与传统存储器装置相比，编程及读取操作能够不将数据信号用作MLC数据值的离散位，而是用作MLC数据值的完全表示，例如其完整位模式。举例来说，在两位MLC装置中，可编程目标阈值电压来表示那两个位的位模式，而不是编程单元的LSB且随后编程所述单元的MSB。也就是说，将向存储器单元施加一连串编程及检验操作直到所述存储器单元获得其目标阈值电压为止，而不是编程到第一位的第一阈值电压、移位到第二位的第二阈值电压等。类似地，可将单元的阈值电压作为表示所述单元的完整数据值或位模式的单个信号来确定及传递，而不是利用多次读取操作来确定所述单元上所存储的每一位。各个实施例的存储器装置不像传统存储器装置那样仅仅注意存储器单元的阈值电压处于某一标称阈值电压以上还是以下。而是，产生表示所述存储器单元跨越可能的连续阈值电压范围的实际阈值电压的电压信号。当每单元位计数增加时，此方法的优点变得更为明显。举例来说，如果所述存储器单元将存储八个信息位，那么单个读取操作将会返回表示八个信息位的单个模拟数据信号。
图1是根据本发明的实施例的存储器装置101的简化框图。存储器装置101包含布置为行与列的存储器单元104阵列。尽管将主要参照NAND存储器阵列来描述各个实施例，但各个实施例并不限于存储器阵列104的特定架构。适合于本实施例的其它阵列架构的一些实例包含NOR阵列、AND阵列及虚拟接地阵列。然而，一般来说，本文所描述的实施例可适于准许产生指示每一存储器单元的阈值电压的数据信号的任何阵列架构。
提供行解码电路108及列解码电路110以解码提供到存储器装置101的地址信号。接收并解码地址信号以存取存储器阵列104。存储器装置101还包含输入/输出(I/O)控制电路112，以管理命令、地址及数据到存储器装置101的输入以及数据及状态信息从存储器装置101的输出。地址寄存器114耦合于I/O控制电路112与行解码电路108及列解码电路110之间，以在解码之前锁存地址信号。命令寄存器124耦合于I/O控制电路112与控制逻辑116之间以锁存传入命令。控制逻辑116响应于所述命令而控制对存储器阵列104的存取，并为外部处理器130产生状态信息。控制逻辑116耦合到行解码电路108及列解码电路110以响应于所述地址而控制行解码电路108及列解码电路110。
控制逻辑116还耦合到取样与保持电路118。取样与保持电路118锁存呈模拟电压电平形式的传入或传出数据。举例来说，所述取样与保持电路可含有用于对表示待写入到存储器单元的数据的传入电压信号或指示从存储器单元感测的阈值电压的传出电压信号进行取样的电容器或其它模拟存储装置。取样与保持电路118可进一步实现对经取样电压的放大及/或缓冲以向外部装置提供更强的数据信号。
对模拟电压信号的处置可采取类似于CMOS成像器技术领域中众所周知的方法的方法，其中在所述成像器的像素处响应于入射光照而产生的电荷电平存储于电容器上。接着使用具有参考电容器的差分放大器将这些电荷电平转换为电压信号来作为所述差分放大器的第二输入。接着将所述差分放大器的输出传递到模/数转换(ADC)装置以获得表示光照强度的数字值。在本实施例中，可响应于使电荷经受指示存储器单元的实际或目标阈值电压(分别用于读取或编程所述存储器单元)的电压电平而将所述电荷存储于电容器上。接着可使用将接地输入或其它参考信号作为第二输入的差分放大器将此电荷转换为模拟电压。接着可将所述差分放大器的输出传递到I/O控制电路112以供在读取操作的情况下从存储器装置输出或用于编程所述存储器装置时的一个或一个以上检验操作期间进行比较。应注意，I/O控制电路112可任选地包含模/数转换功能及数/模转换(DAC)功能以将读取数据从模拟信号转换为数字位模式且将写入数据从数字位模式转换为模拟信号，以便可使存储器装置101可适于与模拟数据接口或数字数据接口进行通信。
在写入操作期间，编程存储器阵列104的目标存储器单元直到指示其Vt电平的电压匹配保持于取样与保持电路118中的电平为止。作为一个实例，此可使用差分感测装置来完成以将所保持的电压电平与目标存储器单元的阈值电压进行比较。与传统存储器编程极为类似的是，可向目标存储器单元施加编程脉冲以增加其阈值电压直到达到或超过所要值为止。在读取操作中，将所述目标存储器单元的Vt电平传递到取样与保持电路118以供直接作为模拟信号或作为所述模拟信号的数字化表示传送到外部处理器(图1中未显示)，此取决于ADC/DAC功能是提供于存储器装置的外部还是内部。
可以各种方式确定单元的阈值电压。举例来说，可在目标存储器单元被激活的时刻对字线电压进行取样。或者，可将经升压电压施加到目标存储器单元的第一源极/漏极侧，且可将阈值电压视为其控制栅极电压与其另一源极/漏极侧处的电压之间的差。通过将所述电压耦合到电容器，将与所述电容器共享电荷以存储经取样电压。注意，所述经取样电压无需与阈值电压相等，而仅仅指示所述电压。举例来说，在将经升压电压施加到所述存储器单元的第一源极/漏极侧并将已知电压施加到其控制栅极的情况下，由于在所述存储器单元的第二源极/漏极侧处产生的电压指示所述存储器单元的阈值电压，因此可将所产生的电压视为数据信号。
取样与保持电路118可包含高速缓存，即，每一数据值多个存储位置，以使得存储器装置101在将第一数据值传递到外部处理器的同时可读取下一数据值，或在将第一数据值写入到存储器阵列104的同时接收下一数据值。状态寄存器122耦合于I/O控制电路112与控制逻辑116之间以锁存用于输出到外部处理器的状态信息。
存储器装置101经由控制链路132在控制逻辑116处接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存器启用CLE、地址锁存器启用ALE及写入启用WE#。存储器装置101可经由经多路复用输入/输出(I/O)总线134从外部处理器接收命令(呈命令信号形式)、地址(呈地址信号形式)及数据(呈数据信号形式)并经由I/O总线134将数据输出到所述外部处理器。
在特定实例中，在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并将所述命令写入到命令寄存器124中。在I/O控制电路112处经由总线134的输入/输出(I/O)引脚[7:0]接收地址并将所述地址写入到地址寄存器114中。在I/O控制电路112处，可针对能够接收8个并行信号的装置经由输入/输出(I/O)引脚[7:0]或针对能够接收16个并行信号的装置经由输入/输出(I/O)引脚[15:0]接收数据并将其传送到取样与保持电路118。还可针对能够发射8个并行信号的装置经由输入/输出(I/O)引脚[7:0]或针对能够发射16个并行信号的装置经由输入/输出(I/O)引脚[15:0]输出数据。所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1的存储器装置以帮助重点强调本发明的实施例。另外，尽管已根据各种信号的接收及输出的普遍惯例描述了图1的存储器装置，但应注意，除非本文中明确说明，否则各个实施例不受所描述的特定信号及I/O配置限制。举例来说，命令及地址信号可在与接收数据信号的输入分离的输入处接收，或数据信号可在I/O总线134的单个I/O线上串行地发射。由于所述数据信号表示位模式而非个别位，因此8位数据信号的串行通信可与表示个别位的8个信号的并行通信同样有效。
图2是可存在于图1的存储器阵列104中的实例性NAND存储器阵列200的一部分的示意图。如图2中显示，存储器阵列200包含字线2021到202N及交叉位线2041到204M。为易于在数字环境中进行寻址，字线202的数目及位线204的数目通常各自为2的某一幂。
存储器阵列200包含NAND串2061到206M。每一NAND串包含各自位于字线202与位线204的交叉点处的晶体管2081到208N。在图2中描绘为浮动栅极晶体管的晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208从源极到漏极串联地连接于一个或一个以上源极选择栅极210(例如，场效应晶体管(FET))与一个或一个以上漏极选择栅极212(例如，FET)之间。每一源极选择栅极210位于局部位线204与源极选择线214的交叉点处，而每一漏极选择栅极212位于局部位线204与漏极选择线215的交叉点处。
每一源极选择栅极210的源极连接到共用源极线216。每一源极选择栅极210的漏极连接到对应NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极2101的漏极连接到对应NAND串2061的浮动栅极晶体管2081的源极。每一源极选择栅极210的控制栅极连接到源极选择线214。如果针对给定NAND串206利用多个源极选择栅极210，那么其将串联耦合于共用源极线216与所述NAND串206的第一浮动栅极晶体管208之间。
每一漏极选择栅极212的漏极连接到漏极触点处的对应NAND串的局部位线204。举例来说，漏极选择栅极2121的漏极连接到漏极触点处的对应NAND串2061的局部位线2041。每一漏极选择栅极212的源极连接到对应NAND串206的最后浮动栅极晶体管208的漏极。举例来说，漏极选择栅极2121的源极连接到对应NAND串2061的浮动栅极晶体管208N的漏极。如果针对给定NAND串206利用多个漏极选择栅极212，那么其将串联耦合于对应位线204与所述NAND串206的最后浮动栅极晶体管208N之间。
浮动栅极晶体管208的典型构造包含源极230及漏极232、浮动栅极234及控制栅极236，如图2中显示。浮动栅极晶体管208将其控制栅极236耦合到字线202。一列浮动栅极晶体管208是耦合到给定局部位线204的NAND串206。一行浮动栅极晶体管208是共同耦合到给定字线202的晶体管。本发明实施例还可利用其它形式的晶体管208，例如NROM、磁性或铁电晶体管及能够经编程以采用两个或两个以上阈值电压范围中的一者的其它晶体管。
各个实施例的存储器装置可有利地用于大容量存储装置中。对于各个实施例，这些大容量存储装置可呈现相同形状因子及传统HDD的通信总线接口，因此允许其在各种应用中替换此类驱动器。HDD的一些常见形状因子包含通常与当前的个人计算机及较大数字媒体记录器一起使用的3.5”、2.5”及PCMCIA(个人计算机存储器卡国际协会)形状因子，以及通常用于例如移动电话、个人数字助理(PDA)及数字媒体播放器的较小个人电器的1.8”及1”形状因子。一些常见总线接口包含通用串行总线(USB)、AT附接接口(ATA)[还称作集成驱动电子装置或IDE]、串行ATA(SATA)、小型计算机系统接口(SCSI)及电气与电子工程师协会(IEEE)1394标准。尽管已列出各种形状因子及通信接口，但实施例不限于特定形状因子或通信标准。此外，所述实施例无需符合HDD形状因子或通信接口。图3为根据本发明的一个实施例的固态大容量存储装置300的示意性框图。
大容量存储装置300包含根据本发明的实施例的存储器装置301、读取/写入通道305及控制器310。读取/写入通道305实现从存储器装置301接收的数据信号的模/数转换以及从控制器310接收的数据信号的数/模转换。控制器310通过总线接口315实现大容量存储装置300与外部处理器(图3中未显示)之间的通信。应注意，读取/写入通道305可为一个或一个以上额外存储器装置服务，如以虚线表示的存储器装置301’所描绘。可通过多位芯片启用信号或其它多路复用方案来处置对用于通信的单个存储器装置301的选择。
存储器装置301通过模拟接口320及数字接口325耦合到读取/写入通道305。模拟接口320实现模拟数据信号在存储器装置301与读取/写入通道305之间的通路，而数字接口325实现控制信号、命令信号及地址信号从读取/写入通道305到存储器装置301的通路。数字接口325可进一步实现状态信号从存储器装置301到读取/写入通道305的通路。模拟接口320与数字接口325可共享信号线，如关于图1的存储器装置101所提及。尽管图3的实施例描绘到存储器装置的双重模/数接口，但读取/写入通道305的功能可任选地并入到存储器装置301中，如关于图1所论述，使得存储器装置301仅使用用于控制信号、命令信号、状态信号、地址信号及数据信号的通路的数字接口而与控制器310直接通信。
读取/写入通道305通过一个或一个以上接口(例如数据接口330及控制接口335)耦合到控制器310。数据接口330实现数字数据信号在读取/写入通道305与控制器310之间的通路。控制接口335实现控制信号、命令信号及地址信号从控制器310到读取/写入通道305的的通路。控制接口335可进一步实现状态信号从读取/写入通道305到控制器310的通路。如将控制接口335连接到数字接口325的虚线所描绘，状态及命令/控制信号还可在控制器310与存储器装置301之间被直接传递。
虽然读取/写入通道305与控制器310在图3中描绘为两个不同装置，但此二者的功能可替代地由单个集成电路装置来执行。将存储器装置301维持为单独装置将使本发明实施例更为灵活地适于不同形状因子及通信接口，但由于其还为集成电路装置，因此可将整个大容量存储装置300制造为单个集成电路装置。
读取/写入通道305是适于至少实现数字数据串流到模拟数据串流的转换及模拟数据串流到数字数据串流的转换的信号处理器。数字数据串流以二进制电压电平的形式提供数据信号，即指示具有第一二进制数据值(例如，0)的位的第一电压电平，及指示具有第二二进制数据值(例如，1)的位的第二电压电平。模拟数据串流以具有多于两个电平的模拟电压的形式提供数据信号，其中不同电压电平或范围对应于两个或两个以上位的不同位模式。举例来说，在适于每存储器单元存储两个位的系统中，模拟数据串流的第一电压电平或电压电平范围可对应于位模式11，模拟数据串流的第二电压电平或电压电平范围可对应于位模式10，模拟数据串流的第三电压电平或电压电平范围可对应于位模式00，且模拟数据串流的第四电压电平或电压电平范围可对应于位模式01。因此，根据各个实施例的一个模拟数据信号将被转换为两个或两个以上数字数据信号，且反之亦然。
实际上，在总线接口315处接收控制及命令信号以用于通过控制器310存取存储器装置301。还可依据需要哪种类型的存取(例如，写入、读取、格式化等)而在总线接口315处接收地址及数据值。在共享总线系统中，总线接口315将与各种其它装置一起耦合到总线。为引导与特定装置的通信，可在所述总线上设置指示所述总线上哪一装置将基于后续命令而动作的识别值。如果所述识别值匹配由大容量存储装置300采用的值，那么控制器310将接着在总线接口315处接受后续命令。如果所述识别值不匹配，那么控制器310将忽略后续通信。类似地，为避免总线上的冲突，共享总线上的各种装置可指示其它装置停止出局通信而其则个别地对总线采取控制。用于总线共享及冲突避免的协议已众所周知且本文中将不再加以详述。接着，控制器310将把命令、地址及数据信号继续传递到读取/写入通道305以供处理。注意，从控制器310传递到读取/写入通道305的命令、地址及数据信号无需为在总线接口315处接收的相同信号。举例来说，用于总线接口315的通信标准可不同于读取/写入通道305或存储器装置301的通信标准。在此情形下，控制器310可在存取存储器装置301之前翻译所述命令及/或寻址方案。另外，控制器310可实现一个或一个以上存储器装置301内的负载均衡，使得存储器装置301的物理地址可针对给定的逻辑地址而随时间变化。因此，控制器310将把所述逻辑地址从外部装置映射到目标存储器装置301的物理地址。
针对写入请求，除命令及地址信号外，控制器310还将把数字数据信号传递到读取/写入通道305。举例来说，针对16位的数据字，控制器310将传递16个具有第一或第二二进制逻辑电平的个别信号。接着，读取/写入通道305将把数字数据信号转换为表示所述数字数据信号的位模式的模拟数据信号。继续进行前述实例，读取/写入通道305将使用数/模转换来将所述16个个别数字数据信号转换为具有指示所需的16位数据模式的电位电平的单个模拟信号。对于一个实施例，表示所述数字数据信号的位模式的模拟数据信号指示目标存储器单元的所要阈值电压。然而，在编程单晶体管存储器单元时，情况通常是，编程相邻存储器单元将增加先前所编程的存储器单元的阈值电压。因此，对于另一实施例，读取/写入通道305可考虑这些类型的所预期的阈值电压改变，并调整模拟数据信号使其指示低于最终所要的阈值电压的阈值电压。在转换来自控制器310的数字数据信号之后，读取/写入通道305将接着把写入命令及地址信号连同模拟数据信号一起传递到存储器装置301以供在编程所述个别存储器单元中使用。编程可逐单元地进行，但通常每操作一数据页地执行。对于典型的存储器阵列架构，数据页包含耦合到字线的每一其它存储器单元。
针对读取请求，控制器将把命令及地址信号传递到读取/写入通道305。读取/写入通道305将把所述读取命令及地址信号传递到存储器装置301。作为响应，在执行读取操作之后，存储器装置301将返回指示存储器单元的由所述地址信号及读取命令界定的阈值电压的模拟数据信号。存储器装置301可以并行或串行方式传送其模拟数据信号。
所述模拟数据信号还可不作为离散电压脉冲来传送，而是作为模拟信号的大致连续的串流而传送。在此情形下，读取/写入通道305可采用类似于在HDD存取时所使用的信号处理，称为PRML或部分响应最大似然。在传统HDD的PRML处理中，HDD的读取头输出模拟信号串流，所述模拟信号串流表示在HDD唱片的读取操作期间遇到的通量反转。周期性地对响应于读取头遇到的通量反转而产生的此模拟信号取样以形成所述信号模式的数字表示，而不是试图捕获所述信号的真实波峰及波谷。接着可分析此数字表示以确定负责产生所述模拟信号模式的通量反转的可能模式。此相同类型的处理可与本发明实施例一起利用。通过对来自存储器装置301的模拟信号进行取样，可采用PRML处理来确定负责产生所述模拟信号的阈值电压的可能模式。
图4是概念性地显示根据本发明实施例可经由读取/写入通道305从存储器装置301接收的数据信号450的波形的描绘。可周期性地对数据信号450进行取样，且可从经取样的电压电平的振幅形成数据信号450的数字表示。对于一个实施例，可使所述取样与数据输出同步使得所述取样在数据信号450的稳态部分期间发生。此实施例通过如由时间t1、t2、t3及t4处的虚线所指示的取样来描绘。然而，如果经同步的取样变得未对准，那么所述数据样本的值可与所述稳态值明显不同。在替代实施例中，可增加取样速率以允许确定稳态值在何处可能发生，例如通过观察由数据样本所指示的斜率改变来确定。此实施例由时间t5、t6、t7及t8处的虚线所指示的取样来描绘，其中时间t6与t7处的数据样本之间的斜率可指示稳态状况。在此实施例中，在取样速率与表示准确度之间进行折衷。较高的取样速率导致较准确的表示，但也增加处理时间。不论取样与数据输出同步还是使用更频繁的取样，均可使用数字表示来预测何种传入电压电平可能会负责产生模拟信号模式。可继而依据传入电压电平的此所预期模式预测所述个别存储器单元的正被读取的可能数据值。
应认识到，在从存储器装置301读取数据值时将发生错误，因而读取/写入通道305可包含错误校正。错误校正通常用于存储器装置以及HDD中以从所预期的错误恢复。通常，存储器装置将把用户数据存储在第一组位置中且将错误校正码(ECC)存储在第二组位置中。在读取操作期间，响应于用户数据的读取请求来读取用户数据及ECC两者。使用已知算法，可将从读取操作返回的用户数据与ECC进行比较。如果错误在ECC的限度内，那么将校正所述错误。
图5是根据本发明的实施例的电子系统的示意性框图。实例性电子系统可包含：个人计算机、PDA、数码相机、数字媒体播放器、数字记录器、电子游戏、电器、车辆、无线装置、移动电话等等。
电子系统包含主机处理器500，主机处理器500可包含高速缓冲存储器502以增加处理器500的效率。处理器500耦合到通信总线504。各种其它装置可在处理器500的控制下耦合到通信总线504。举例来说，所述电子系统可包含：随机存取存储器(RAM)506；一个或一个以上输入装置508，例如键盘、触摸垫、指向装置等；音频控制器510；视频控制器512；及一个或一个以上大容量存储装置514。至少一个大容量存储装置514包含用于与总线504通信的数字总线接口515、根据本发明的实施例具有用于传送数据信号(表示两个或两个以上数据位的数据模式)的模拟接口的一个或一个以上存储器装置及适于执行从总线接口515接收的数字数据信号的数/模转换及从其存储器装置接收的模拟数据信号的模/数转换的信号处理器。
图6图解说明图3的大容量存储系统的存储器装置600的一个实施例的框图，其具有用于读取及写入模拟信号的模拟输入/输出数据接口。图6的框图仅图解说明简化的存储器装置，其强调与本发明的模拟I/O数据接口相关的元件。在上述实施例中显示并论述了存储器装置600的其它元件或所属领域的技术人员已知所述元件。
存储器装置600由具有组织成行及列的非易失性存储器单元的存储器阵列601构成。所述行耦合到字线且所述列耦合到位线。阵列格式可制作为NAND构架、NOR构架或某一其它类型的构架。在一个实施例中，非易失性存储器单元为浮动栅极存储器单元。
存储器阵列601耦合到多个模拟数据路径602。在一个实施例中，针对存储器阵列601的每一位线存在一个数据路径。耦合到位线的每一模拟数据路径602是被所述特定位线上的所有存储器单元共享的。用检验电压选择特定字线致使所述字线耦合到其相应模拟数据路径。
模拟数据路径602充当存储数据的数据高速缓冲存储器及用以存取阵列601中的存储器单元的输入路径两者。数据路径602位于存储器装置600的模拟I/O垫610与存储器阵列601之间。数据路径602通过8或16位宽总线耦合到8或16个模拟I/O垫610。替代实施例可使用其它总线宽度。模拟数据路径605的一个实施例图解说明于图7中。
图7的模拟I/O数据路径605由包含单位增益放大器703的I/O垫701构成。放大器703提供放大因子1以改进输入模拟电压的信号强度。在一个实施例中，放大器块703为双向的以使得能够在I/O垫701上输出来自所述存储器阵列的电压。
图8图解说明耦合到图7的模拟I/O路径605的模拟数据高速缓冲存储器电路。在一个实施例中，所述数据高速缓冲存储器电路是图6的模拟数据路径605的所考虑部分。
所述模拟数据高速缓冲存储器电路由读取电路800、检验电路801及参考电路802构成。图8的电路仅用于图解说明的目的，因为可以许多不同方式来实现数据高速缓冲存储器功能。
所述读取电路由组成所述电路的取样与保持部分的电压存储装置806构成。所图解说明的实施例使用电容器806来存储电压。替代实施例可使用另一类型的电容元件或某一其它电压存储构件。电容器806通过开关804连接到选定字线斜升电压。所述开关由来自感测放大器电路的控制信号控制。在操作中，所述选定字线斜升电压增加直到其达到接通选定存储器单元的Vt为止。在经斜升电压期间，所述开关为正常闭合使得正被存储于电容器806中的电压也随输入电压增加。当斜升电压达到选定存储器单元的Vt时，电流开始沿位线流动。所述感测放大器检测所述电流并产生断开开关804的控制信号。断开的开关804致使曾起始电流的Vt电平存储于电容器806中。此电平为当前将所述选定存储器单元编程到的阈值电压。
所存储的阈值电压通过NMOS晶体管805输出，NMOS晶体管805通过晶体管805的源极连接而连接到电流源807。晶体管805的漏极连接连接到供应电压VCC。
NMOS晶体管805以源极随耦器配置连接以通过输出开关808将所存储的阈值电压驱动到存储器装置的I/O节点(即，I/O线)。输出开关808正常断开以将读取电路800与所述I/O线断开连接。在此时间期间，I/O开关820闭合以将所述I/O线放电到接地使得置于所述线上的任一电压均以0V开始。在将选定单元的Vt存储于电容器806中之后，输出开关808闭合以将NMOS晶体管805连接到所述I/O线且I/O开关820断开。所述I/O线上的电流源821增加所述线的驱动电流。
读取电路800的输出将与存储于电容器804中的Vt不相同。由于Vt是施加到NMOS晶体管805的栅极，因此晶体管805的源极升高到1.30V-Vt，其中1.30V是晶体管805的栅极到源极电压降。因此，如果Vt为1.0V，那么所述读取电路将输出0.30V作为读取Vt。
如图8中所图解说明的一个实施例使用参考电路802。此参考电路802大致类似于读取电路800，在于其由受感测放大器控制信号控制的开关、存储电容器826、以源极随耦器配置与源极连接上的电流源827配置在一起的NMOS晶体管825及输出开关828构成，输出开关828断开直到Vt存储于电容器826中且输入开关824断开为止。
参考电路802通过存储器控制器向电压源发送将选定存储器单元的目标Vt存储于参考电路802的电容器826中的命令而操作。输入开关824接着由所述控制器断开以将目标Vt抑制于电容器826中。接着参考电路802可通过输出开关828将此值驱出到所述I/O线。如先前所论述，首先通过放电开关820将所述I/O线放电使得输出电压以0V开始。即使跨越晶体管825存在与读取电路800中相同的电压降，所述存储器控制器现在也知道曾存储于参考电路802中的实际Vt。当通过所述存储器控制器从所述I/O线读取参考电路802输出时，所述控制器知道对应于曾从所述I/O线读取的电压的Vt值。因此，当所述控制器在读取电路800正将其电压驱动到所述I/O线上的时间期间读取此相同电压时，其知道曾存储于读取电路电容器806中的Vt。
在单独的读取循环期间，读取电路800输出及参考电路802输出可通过所述存储器控制器交替地连接到所述I/O线。所述控制器可使每一电路800、802的相应输出开关808、828的闭合交替以将所要的输出置于所述I/O线上。所述I/O线耦合到图7的单位增益放大器703。
所述参考电路具有针对温度变化对读取电路Vt进行校正的增加的益处。由于参考电路输出电压将以与读取电路输出类似的方式变化且已知所述参考电路中的所存储的Vt值，因此所述存储器控制器可通过存储于存储器中的翻译表来确定存储于所述读取电路中的实际Vt。
检验电路801包含比较器功能815，在一个实施例中，比较器功能815由配置为比较器815的运算放大器构成。比较器电路815将来自读取电路800输出的电压与来自检验电路801输出的电压进行比较。当两个信号大致相等时，比较器电路815接着输出禁止信号。所述禁止信号用于禁止已达到其阈值电压的存储器单元的编程。
对于所述电路的操作，将待编程到单元中的模拟电压加载到取样/保持电路中。此通过闭合开关S1 810来完成使得传入数据由C1 811取样。接着断开S1 810且C1 811现在保持目标数据。
接着编程选定单元，如随后所描述。施加到选定单元的每一编程脉冲使Vt移动某一阈值电压距离。在每一编程脉冲之间执行读取与检验操作以确定Vt是否已达到目标电压。
检验操作由将目标Vt存储于检验电路801的数据存储装置(例如电容器811)中构成。此可在检验操作期间或在与当用目标Vt编程参考电路802中的电容器826时相同的时间完成。在已编程检验电容器811之后，输入开关810断开以将电压存储于电容器811上。接着执行读取操作。
如先前所论述，所述读取操作由将斜升电压的表示施加到读取电路800的输入直到达到Vt为止并将其存储于电容器806中构成。接着将源极随耦器晶体管805的输出施加到比较器电路815的输入。如果单元Vt小于目标Vt，那么禁止信号指示(例如，逻辑低信号)所述单元需要额外编程脉冲。接着重复上述编程序列。如果单元Vt大致等于或高于目标Vt，那么禁止信号指示(例如，逻辑高信号)所述单元不需要任何其它编程脉冲且所述单元被置于“禁止”状态中。
当所述读取电路的源极随耦器晶体管805的输出至少等于检验电路801的源极随耦器晶体管812的输出时，指示所述“禁止”状态。此时，比较器电路815输出禁止信号。在一个实施例中，所述禁止信号为1。所述禁止信号用于起始禁止功能。
可使用响应于电路接收所述禁止信号的各种方法来完成所述禁止功能。举例来说，可将位线偏压从编程操作期间使用的编程启用电压0V改变到禁止编程耦合到所述特定位线的存储器单元的VCC。所述位线电压还可在0V与VCC之间变化以减慢编程而不是完全地禁止编程。
以上实施例的模拟斜升电压的表示可为选定字线斜升电压的经调节版本。调节操作包含减小电压范围(例如，将选定字线斜升电压除以5)、进行电平移位(例如，移位选定字线斜升电压使得-2V到+3V改变为+2V到+3V)并进行缓冲。
图6的电路的操作的一个实施例图解说明于图9的流程图中。所述方法在存储器装置接收从其开始编程的地址900时开始。控制器接着将模拟电压存储于与开始地址相关联的模拟数据路径中901。此模拟电压为待写入到当前与所述模拟数据路径相关联的存储器单元的电压。相关联存储器单元由字线与相关联位线的交叉点处的选定存储器单元指示。
如先前所论述，待写入到选定存储器单元的模拟电压表示待存储于所述选定存储器单元中的多位模式。此位模式可为两个或两个以上位，每一位模式由不同的阈值电压表示。另一实施例在每一存储器单元中仅存储单个位。
接着检查当前与目前存储器单元地址相关联的数据路径以确定其是否为用于编程的最终数据路径902。所述最终数据路径可为存储器控制器以长度命令(如从开始地址测量)、以最终地址命令、正被编程的存储器页或块的最后数据路径或确定用于编程的最终模拟数据路径的某一其它方式而指示的最后数据路径。
如果正被编程的数据路径并非是最终数据路径902，那么将所述编程计时或递增到所述页或块中的下一数据路径920。接着用模拟电压编程所述下一数据路径且重复所述过程直到达到最终数据路径为止902。
一旦所有所要模拟数据路径已用待编程到其相应存储器单元中的适当模拟电压(即，数据)加载，那么就将电压传送到所述相应存储器单元。此通过存储器单元编程/验证过程来完成。
将表示待编程到选定存储器单元中的所要模拟电压(即，目标数据)的目标电压存储于取样/保持电路的检验电路部分中903。在替代实施例中，也用此数据编程所述参考电路。接着产生初始编程脉冲以给连接到所述选定存储器单元的控制栅极的字线加偏压904。
在典型的编程操作期间，通过一连串以递增方式增加的编程脉冲来给选定单元加偏压。存储器单元通常在已擦除状态中以负阈值电压开始编程操作。每一编程脉冲使存储器单元的阈值电压Vt增加某一电压，此视编程电压脉冲电平而定。
接着对选定存储器单元执行如先前所论述的检验操作905以确定其是否被编程到目标阈值电压911。所述检验操作确定选定单元阈值电压是大于还是等于所存储的目标电压。
如先前所论述，所述检验操作包含用斜升电压给字线加偏压直到存储器单元开始在位线上传导及产生电流为止。一旦电流感测电路检测到位线电流，其即产生指示取样/保持电路存储当前经斜升读取电压的控制信号或致使单元接通的当前经斜升读取电压的指示。将所存储的目标模拟电压与来自经斜升读取电压的取样与保持电压进行比较以确定选定存储器单元是否已被编程到目标阈值电压911。换句话说，检查选定单元以确定是否已编程目标数据。
如果已编程选定存储器单元911，那么禁止选定单元的进一步的编程915。可如先前所论述或使用某一其它禁止方法来完成位线禁止。
如果选定存储器单元尚未达到目标阈值电压911，那么增加编程电压913。接着产生增加的编程电压下的另一编程脉冲且重复所述过程直到选定单元的阈值电压与待编程的所存储模拟电压大致相同为止。选定单元的阈值电压不必精确地等于所要模拟电压，以使得选定单元被认为已被编程。所述单元可以是欠编程或过编程百分之一伏或千分之一伏且仍被视为已被编程。
结论
本发明的一个或一个以上实施例给适于存储表示数字位模式的模拟电压的存储器装置提供模拟I/O数据接口。由具有存储及比较能力的多个模拟数据路径构成的一个此种模拟I/O数据接口存储每一位线的目标电压且将相应经编程单元上的阈值电压与所存储的目标电压进行比较。一旦达到目标电压，所述数据路径接着就禁止进一步的编程。
虽然本文已图解说明及描述了具体实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可代替所显示的具体实施例。所属领域的技术人员将明了对本发明的许多更改。因此，希望本申请案涵盖本发明的任何更改或变化形式。

Claims (19)

1.一种用于在控制器电路（310）与具有存储器阵列（200）的存储器装置（301）之间进行介接的模拟输入/输出数据接口，所述接口包括：
模拟接口（305），其将所述存储器装置耦合到所述控制器电路；及
模拟数据路径（602），其耦合于所述模拟接口与所述存储器阵列之间，用于存储表示数据的模拟信号（450），其中所述模拟接口及所述模拟数据路径接受来自所述控制器电路的所述模拟信号以用于存储于所述存储器阵列中。
2.根据权利要求1所述的接口，其中所述模拟信号为表示数字位模式的电压。
3.根据权利要求1所述的接口，其中所述模拟数据路径包括用于存储所述模拟信号的电容元件（806）。
4.根据权利要求1所述的接口，其中所述模拟接口包括具有单位增益的放大器（703）。
5.根据权利要求4所述的接口，其中所述放大器为双向的以使得能够从所述存储器阵列输出经放大输出信号，其中所述经放大输出信号为表示存储于选定存储器单元上的数字位模式的模拟电压。
6.一种存储器装置（101），其包括：
存储器阵列（104），其具有组织成耦合到位线（204）的列（206）的多个存储器单元（200）；及
模拟输入/输出数据接口（305），其耦合到所述存储器阵列，所述接口包括多个模拟数据路径（602），每一模拟数据路径包括用于存储输入到所述存储器装置的待编程到所述存储器阵列的选定存储器单元中的模拟信号（450）的存储元件（806）。
7.根据权利要求6所述的装置，其中所述模拟输入/输出数据接口进一步包括：
比较器电路（815），其耦合到所述存储元件及所述选定存储器单元，所述比较器电路经配置以将所述所存储的模拟信号输入与编程到所述选定存储器单元中的电压进行比较并产生禁止选定单元的进一步编程的指示（915）。
8.根据权利要求7所述的装置，且其进一步包含经配置以响应于所述模拟信号输入而控制所述选定存储器单元的编程的存储器控制器（310）。
9.根据权利要求6所述的装置，其中每一模拟数据路径耦合到不同位线且其中每一模拟数据路径进一步包括用于存储输入到所述存储器装置的模拟输入信号的第一电容元件（806）及用于存储目标电压的第二电容元件（811）。
10.根据权利要求9所述的装置，其中每一模拟数据路径进一步包括用于在存储于所述第二电容元件中之前放大所述目标电压的单位增益放大器（703）。
11.根据权利要求8所述的装置，其中所述经编程指示包括用于在所述选定存储器单元被编程到目标电压时禁止所述选定存储器单元的编程的禁止信号。
12.根据权利要求11所述的装置，其中所述存储器控制器适于响应于所述禁止信号而通过用VCC给耦合到所述选定存储器单元的位线加偏压来禁止所述选定存储器单元的编程（915）。
13.一种用于操作如权利要求6所述的存储器装置（101）的方法，所述方法包括：
将模拟数据信号（450）存储（901）于所述多个数据路径中的至少一个模拟数据路径中；
用偏压电压给所述存储器阵列的字线（202）加偏压（904）以用所述模拟数据信号编程选定存储器单元；
给位线（204）加偏压以使得能够编程所述选定存储器单元；
检验（905）所述选定存储器单元被编程到的经编程电压；及
在所述经编程电压等于或大于指示所述模拟数据信号的目标电压时，禁止编程（915）。
14.根据权利要求13所述的方法，其中禁止编程包括：
将所述经编程电压与目标电压进行比较（911）；及
在所述经编程电压等于或大于所述目标电压时，产生禁止信号（915）。
15.根据权利要求14所述的方法，且其进一步包含：
如果所述经编程电压小于所述目标电压，那么增加所述选定存储器单元上的所述偏压电压（913）；及
继续编程（904）所述选定存储器单元直到所述经编程电压等于或大于所述目标电压为止。
16.根据权利要求13所述的方法，其中存储所述模拟数据信号包括在将所述模拟数据信号存储于所述模拟数据路径中的电容元件（806）中之前用具有单位增益的放大器（703）放大所述模拟数据信号。
17.根据权利要求13所述的方法，其中存储所述模拟数据信号包括：
接收所述多个数据路径中的第一模拟数据路径的开始地址（900）；
贯穿所述多个模拟数据路径进行递增（920）；及
将模拟数据信号存储（901）于所述多个模拟数据路径中的每一者中。
18.根据权利要求13所述的方法，其中将所述多个模拟数据路径耦合到存储器单元页的所述位线。
19.根据权利要求13所述的方法，其中将所述多个模拟数据路径耦合到存储器单元块的所述位线。
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