CN101689134B - 以每单元不同位对存储器进行编程 - Google Patents

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Abstract

本发明揭示一种存储器装置，其适合于接收且发射代表两个或两个以上位的模拟数据信号，以便相对于传达指示个别位的数据信号的装置而促进数据传送速率的增大。控制器和读取/写入通道将数字位模式转换为待以特定位容量等级存储在存储器阵列中的模拟数据信号以便实现所要等级的可靠性。

Description

以每单元不同位对存储器进行编程
技术领域
本发明大体上涉及半导体存储器，且明确地说本发明涉及固态非易失性存储器装置。 
背景技术
电子装置通常具有可用于其的某一类型的大容量存储装置。常见实例是硬盘驱动器(HDD)。HDD能够以相对较低的成本存储大量内容，当前可获得具有超过一太字节的容量的消费型HDD。 
HDD通常在旋转的磁性媒体盘片上存储数据。数据通常作为磁通量反转的图案存储在盘片上。为了将数据写入到典型的HDD，盘片以较高速度旋转，同时浮在盘片上方的写入头产生一系列磁性脉冲以使盘片上的磁性粒子对准以表示数据。为了从典型的HDD读取数据，当磁电阻性读取头浮在以高速度旋转的盘片上方时，在磁电阻性读取头中诱发电阻改变。实际上，所得数据信号是模拟信号，其峰值和谷值是数据模式的磁通量反转的结果。接着使用被称为局部响应最大似然(PRML)的数字信号处理技术来对模拟数据信号进行取样以确定负责产生数据信号的可能的数据模式。 
HDD由于其机械性质而具有某些缺点。HDD易受到由于冲击、振动或强磁场而导致的损坏或过度读取/写入误差。另外，HDD是便携式电子装置中相对较大的功率用户。 
大容量存储装置的另一实例是固态驱动器(SSD)。代替于在旋转的媒体上存储数据，SSD利用半导体存储器装置来存储其数据，但包含使得其在其主机系统看来似乎其为典型HDD的接口和形状因子。SSD的存储器装置通常为非易失性快闪存储器装置。 
快闪存储器装置已发展为用于较广范围的电子应用的普及的非易失性存储器来源。快闪存储器装置通常使用允许高存储密度、高可靠性和低功率消耗的单晶体管存储器单元。单元的阈值电压的改变(通过电荷存储或捕集层的编程或其它物理现象)确定每一单元的数据值。快闪存储器和其它非易失性存储器的常见用途包括个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、用具、车辆、无线装置、蜂窝式电话和可装卸存储器模块，且非易失性存储器的用途继续扩展。 
与HDD不同，SSD的操作由于其固态性质而通常不遭受振动、冲击或磁场。类似地，由于没有移动零件，SSD具有比HDD更低的功率要求。然而，SSD当前与具有相同形状因子的HDD相比具有低得多的存储容量和显著更高的每位成本。 
出于上文所述的原因，且出于对所属领域的技术人员来说在阅读并理解本说明书后就将变得显而易见的其它原因，此项技术中存在对替代性大容量存储选择的需要。 
发明内容
本发明的一个实施例提供一种用于对具有耦合到控制器的存储器阵列的固态存储器装置进行编程的方法。所述方法包含以下步骤：确定提供待存储在所述存储器阵列中的数据的可靠性等级的位容量等级；向所述控制器传输所述待存储数据的数字数据信号；将所述数字数据信号转换成指示所述数字数据信号的模拟数据信号；以及以所述位容量等级将所述模拟数据信号写入到所述存储器阵列。本发明的另一实施例提供一种用于对具有耦合到控制器的存储器阵列的固态存储器装置进行编程的方法。所述方法包含以下步骤：确定所述存储器阵列的区域的位容量等级，所述位容量等级为待存储在所述存储器阵列中的数据提供可靠性等级；向所述控制器传输所述待存储数据的数字数据信号；将所述数字数据信号转换成指示所述数字数据信号的模拟数据信号；以及以所述位容量等级将所述模拟数据信号写入到所述存储器阵列；所述方法进一步包含以下步骤：产生所述存储器阵列的多个代表性单元的多个可靠性等级，所述多个可靠性等级每一者具有对应的位容量等级；响应于数据的类型而确定所接收到的数字位模式的所要可靠性等级；确定所述存储器阵列的包含具有所述多个可靠性等级中的至少实质上等于所述所要可靠性等级的可靠性等级的所述代表性单元的区域；将所述数字位模式转换为指示所述位模式的模拟数据信号；以及使用所述对应的位容量等级将所述模拟数据信号写入到所述存储器阵列的所述区域。 
本发明的另一实施例提供一种固态存储器装置。所述固态存储器装置包含非易失性存储器单元阵列、读取/写入通道和控制电路。所述非易失性存储器单元阵列具有耦合到位线的存储器单元列以及耦合到字线的存储器单元行。所述读取/写入通道具有数模转换电路和模数转换电路。所述控制电路用于所述非易失性存储器单元阵列，其中所述控制电路适合于通过确定待写入到所述存储器单元阵列的数据的可靠性等级，确定提供所述可靠性等级的所述存储器单元阵列的位容量等级，经由所述读取/写入通道将待存储的数字位模式转换成模拟数据信号且以所述位容量等级将所述模拟数据信号写入到所述存储器阵列来对所述存储器单元进行编程。 
附图说明
图1是根据本发明实施例的存储器装置的简化框图。 
图2是如可能在图1的存储器装置中发现的实例NAND存储器阵列的一部分的示意图。 
图3是根据本发明一个实施例的固态大容量存储系统的框示意图。 
图4是根据本发明实施例的概念上展示可能由读取/写入通道从存储器装置接收到的数据信号的波形的描绘。 
图5是根据本发明实施例的电子系统的框示意图。 
图6是用于根据特定存储器装置的可靠性特性来校准控制器电路的方法的一个实施例的流程图。 
图7是根据图6的方法的存储器阵列的子部分的一个实施例的框图。 
图8是用于通过响应于所要可靠性而改变每单元的位容量等级来对存储器装置进行编程的方法的一个实施例的流程图。 
具体实施方式
在本发明的实施例的以下详细描述中，参考形成本发明的一部分的附图，且其中以说明的方式展示可实践所述实施例的特定实施例。以足够的细节描述这些实施例是为了使所属领域的技术人员能够实践本发明，且应理解，可利用其它实施例，且可在不脱离本发明的范围的情况下，作出过程、电或机械改动。因此以下详细描述不应在限制意义上加以理解，且本发明的范围仅由所附权利要求书及其均等物界定。 
传统的固态存储器装置以二进制信号的形式传递数据。通常，接地电位表示数据位的第一逻辑电平(即，第一位电平)，例如，“0”数据值，而电源电位表示数据位的第二逻辑电平(即，第二位电平)，例如，“1”数据值。多电平单元(MLC)可被指派有(例如)四个不同阈值电压(Vt)范围(每一范围200mV)，其中每一范围对应于不同的位模式，从而表示四个不同的位电平。通常，在每一范围之间有0.2V到0.4V的不工作区(dead space)或边限以使Vt分布不重叠。如果单元的Vt在第一范围内，那么所述单元可被认为存储逻辑11状态，且通常被看作单元的经擦除状态。如果Vt在第二范围内，那么所述单元可被认为存储逻辑10状态。如果Vt在第三范围内，那么所述单元可被认为存储逻辑00状态。且如果Vt在第四范围内，那么所述单元可被认为存储逻辑01状态。 
当如上文所描述对传统MLC装置进行编程时，通常将多个单元作为块首先进行擦除以对应于经擦除状态。在擦除单元块之后，如果必要的话，首先对每一单元的最低有效位(LSB)进行编程。举例来说，如果LSB为1，那么不必进行编程，但如果LSB为 0，那么将目标存储器单元的Vt从对应于11逻辑状态的Vt范围移动到对应于10逻辑状态的Vt范围。在LSB的编程之后，以类似方式对每一单元的最高有效位(MSB)进行编程，在必要时使Vt移位。当读取传统存储器装置的MLC时，一个或一个以上读取操作通常确定单元电压的Vt落到所述范围中的哪一者中。举例来说，第一读取操作可确定目标存储器单元的Vt指示MSB为1还是0，同时第二读取操作可确定目标存储器单元的Vt指示LSB为1还是0。然而，在每一情况中，不管在每一单元上存储多少个位，都从目标存储器单元的读取操作传回单个位。随着更多的位存储在每一MLC上，多个编程和读取操作的此问题变得越来越麻烦。 
说明性实施例的存储器装置将数据按照Vt范围存储在存储器单元上。然而，与传统存储器装置形成对比，每单元两个或两个以上位的位模式不作为离散位而被编程和/或读取，而作为完整的位模式被编程和/或读取。举例来说，在双位MLC装置中，代替于对单元的LSB进行编程且随后对所述单元的MSB进行编程，目标阈值电压可经编程以表示那两个位的位模式。类似地，代替于利用多个读取操作来确定存储在单元上的每一位，单元的阈值电压可被确定且作为表示单元的位模式的单个信号而传递。此方法的优点随着每单元位的计数增大而变得更显著。 
图1是根据本发明实施例的存储器装置101的简化框图。存储器装置101包括以行和列布置的存储器单元阵列104。尽管将主要地参考NAND存储器阵列来描述各种实施例，但各种实施例不限制于存储器阵列104的特定架构。适合本发明实施例的其它阵列架构的一些实例包括NOR阵列、AND阵列和虚拟接地阵列(virtual ground array)。 
提供行解码电路108和列解码电路110以对提供到存储器装置101的地址信号进行解码。接收并解码地址信号以存取存储器阵列104。存储器装置101还包括输入/输出(I/O)控制电路112以管理命令、地址和数据向存储器装置101的输入以及数据和状态信息从存储器装置101的输出。地址寄存器114耦合在I/O控制电路112与行解码电路108和列解码电路110之间，以在解码之前锁存地址信号。命令寄存器124耦合在I/O控制电路112与控制逻辑116之间以锁存传入命令。控制逻辑116响应于命令而控制对存储器阵列104的存取，且产生用于外部处理器130的状态信息。控制逻辑116耦合到行解码电路108和列解码电路110，以响应于地址而控制行解码电路108和列解码电路110。 
控制逻辑116还耦合到取样和保持电路118。取样和保持电路118锁存呈模拟电压电平形式的传入或传出数据。举例来说，取样和保持电路可含有用于对表示待写入到存储器单元的数据的传入电压信号或指示从存储器单元感测到的阈值电压的传出电压信 号进行取样的电容器或其它模拟存储装置。取样和保持电路118可进一步提供对所取样电压的放大和/或缓冲以向外部装置提供较强的数据信号。 
在写入操作期间，存储器阵列104的目标存储器单元被编程，直到指示其Vt电平的电压与保存在取样和保持电路118中的电平匹配为止。作为一个实例，这可通过使用差动感测装置将所保存的电压电平与目标存储器单元的阈值电压进行比较来实现。可将编程脉冲施加到目标存储器单元，以增大其阈值电压直到达到或超过所要值。在读取操作中，将目标存储器单元的Vt电平传递到取样和保持电路118以供传送到外部处理器(图1中未展示)。 
可以多种方式确定单元的阈值电压。举例来说，可在目标存储器单元变为被激活的时点对字线电压进行取样。或者，可将升高的电压施加到目标存储器单元的第一源极/漏极侧，且可将阈值电压视为其控制栅极电压与其另一源极/漏极侧处的电压之间的差。通过将电压耦合到电容器，电荷将被与电容器共享以存储所取样的电压。注意，所取样的电压无需等于阈值电压，而是仅指示所述电压。举例来说，在将升高的电压施加到存储器单元的第一源极/漏极侧，且将已知电压施加到其控制栅极的情况下，由于在存储器单元的第二源极/漏极侧形成的电压指示存储器单元的阈值电压，因此可将所述所形成的电压视作数据信号。 
取样和保持电路118可包括高速缓存，即，对于每一数据值多个存储位置，使得存储器装置101可在将第一数据值传递到外部处理器的同时正读取下一数据值，或者在将第一数据值写入到存储器阵列104的同时正接收下一数据值。状态寄存器122耦合在I/O控制电路112与控制逻辑116之间，以锁存状态信息以供输出到外部处理器。 
存储器装置101经由控制链路132接收控制逻辑116处的控制信号。控制信号可包括芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE和写入启用WE#。存储器装置101可经由经多路复用的输入/输出(I/O)总线134从外部处理器接收命令(以命令信号的形式)、地址(以地址信号的形式)和数据(以数据信号的形式)，且经由I/O总线134向外部处理器输出数据。 
在特定实例中，在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[0:7]接收命令，并将其写入到命令寄存器124中。在I/O控制电路112处经由总线134的输入/输出(I/O)引脚[0:7]接收地址，并将其写入到地址寄存器114中。在I/O控制电路112处，可经由能够接收八个并行信号的装置的输入/输出(I/O)引脚[0:7]，或能够接收十六个并行信号的装置的输入/输出(I/O)引脚[0:15]来接收数据，并将其传送到取样和保持电路118。数据还可经由能够传输八个并行信号的装置的输入/输出(I/O)引脚[0:7] 或能够传输十六个并行信号的装置的输入/输出(I/O)引脚[0:15]而输出。所属领域的技术人员将了解，可提供额外电路和信号，且已对图1的存储器装置进行简化以有助于集中在本发明的实施例。另外，虽然已根据各种信号的接收和输出的普遍惯例而描述了图1的存储器装置，但注意，除非本文明确说明，否则各种实施例不受所描述的特定信号和I/O配置限制。举例来说，可在与接收数据信号的输入端分离的输入端处接收命令和地址信号，或可经由I/O总线134的单个I/O线串行地传输数据信号。因为数据信号表示位模式而不是个别位，因此8位数据信号的串行传达可能与表示个别位的八个信号的并行传达一样有效。 
图2是如可在图1的存储器阵列104中发现的实例NAND存储器阵列200的一部分的示意图。如图2所展示，存储器阵列200包括字线2021到202N以及相交的位线2041到204M。为便于在数字环境中进行寻址，字线202的数目和位线204的数目通常各自为二的某次幂。 
存储器阵列200包括NAND串2061到206M。每一NAND串包括晶体管2081到208N，其各自位于字线202与位线204的相交处。图2中描绘为浮栅晶体管的晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的浮栅晶体管208在一个或一个以上例如场效晶体管(FET)的源极选择门210与一个或一个以上例如FET的漏极选择门212之间源极到漏极地串联连接。每一源极选择门210位于局部位线204与源极选择线214的相交处，同时每一漏极选择门212位于局部位线204与漏极选择线215的相交处。 
每一源极选择门210的源极连接到共用源极线216。每一源极选择门210的漏极连接到对应NAND串206的第一浮栅晶体管208的源极。举例来说，源极选择门2101的漏极连接到对应NAND串2061的浮栅晶体管2081的源极。每一源极选择门210的控制栅极220连接到源极选择线214。如果对于给定NAND串206利用多个源极选择门210，那么多个源极选择门210将串联耦合在所述NAND串206的共用源极线216与第一浮栅晶体管208之间。 
每一漏极选择门212的漏极连接到漏极触点228处的对应NAND串的局部位线204。举例来说，漏极选择门2121的漏极连接到漏极触点2281处的对应NAND串2061的局部位线2041。每一漏极选择门212的源极连接到对应NAND串206的最后一个浮栅晶体管208的漏极。举例来说，漏极选择门2121的源极连接到对应NAND串2061的浮栅晶体管208N的漏极。如果对于给定NAND串206利用多个漏极选择门212，那么多个漏极选择门212将串联耦合在所述NAND串206的对应位线204与最后一个浮栅晶体管 208N之间。 
如图2中所示，浮栅晶体管208的典型构造包括源极230和漏极232、浮动栅极234以及控制栅极236。浮栅晶体管208的控制栅极236耦合到字线202。浮栅晶体管208的列是耦合到给定局部位线204的那些NAND串206。浮栅晶体管208的行是共同耦合到给定字线202的那些晶体管。本发明的实施例还可利用其它形式的晶体管208，例如NROM、磁性或铁电体晶体管(ferroelectric transistor)和能够经编程以采取两个或两个以上阈值电压范围中的一者的其它晶体管。 
各种实施例的存储器装置可有利地使用于大容量存储系统中。对于各种实施例来说，这些大容量存储系统可采取与传统HDD相同的形状因子和通信总线接口，从而允许其在多种应用中代替此些驱动器。HDD的一些共用形状因子包括通常与当前个人计算机和较大数字媒体记录器一起使用的3.5″、2.5″和PCMCIA(国际个人计算机存储卡协会)形状因子，以及通常用于例如蜂窝式电话、个人数字助理(PDA)和数字媒体播放器的较小个人用具中的1.8″和1″形状因子。一些共用总线接口包括通用串行总线(USB)、AT附属接口(ATA)[也称为集成驱动电子器件或IDE]、串行ATA(SATA)、小型计算机系统接口(SCSI)以及电气和电子工程师学会(IEEE)1394标准。虽然列出多种形状因子和通信接口，但实施例不限于特定形状因子或通信标准。此外，实施例无需符合HDD形状因子或通信接口。图3是根据本发明一个实施例的固态大容量存储系统300的框示意图。 
大容量存储系统300包括根据本发明实施例的存储器装置301、读取/写入通道305和控制器310。读取/写入通道305提供从存储器装置301接收到的数据信号的模数转换以及从控制器310接收到的数据信号的数模转换。控制器310经由总线接口315在大容量存储系统300与外部处理器(图3中未图示)之间提供通信。注意，如由虚线的存储器装置301′所描绘，读取/写入通道305可服务一个或一个以上额外存储器装置。可通过多位芯片启用信号或其它多路复用方案来处置用于通信的单个存储器装置301的选择。 
存储器装置301经由模拟接口320和数字接口325耦合到读取/写入通道305。模拟接口310在存储器装置301与读取/写入通道305之间提供模拟数据信号的通路，同时数字接口325提供从读取/写入通道305到存储器装置301的控制信号、命令信号和地址信号的通路。数字接口325可进一步提供从存储器装置301到读取/写入通道305的状态信号的通路。模拟接口310和数字接口325可如关于图1的存储器装置101所说明那样共享信号线。 
读取/写入通道305经由一个或一个以上例如数据接口330和控制接口335的接口耦 合到控制器310。数据接口330在读取/写入通道305与控制器310之间提供数字数据信号的通路。控制接口335提供从控制器310到读取/写入通道305的控制信号、命令信号和地址信号的通路。控制接口335可进一步提供从读取/写入通道305到控制器310的状态信号的通路。如由将控制接口335连接到数字接口325的虚线所描绘，状态和命令/控制信号还可在控制器310与存储器装置301之间直接传递。 
尽管描绘为两个不同装置，但读取/写入通道305和控制器310的功能性可替代地由单个集成电路装置执行。且虽然维持存储器装置301为单独装置将在使实施例适合不同形状因子和通信接口中提供更大灵活性，但因为存储器装置301也是集成电路装置，所以整个大容量存储系统300可制造为单个集成电路装置。 
读取/写入通道305是适合于至少提供数字数据流到模拟数据流(且反之亦然)的转换的信号处理器。 
实际上，在总线接口315处接收控制和命令信号以用于经由控制器310存取存储器装置301。视需要何种类型的存取(例如，写入、读取、格式化等)而定，还可在总线接口315处接收地址和数据值。在共享的总线系统中，总线接口315将连同多种其它装置一起耦合到总线。为将通信引导到特定装置，可将识别值放于总线上，指示总线上哪个装置将遵照随后的命令行事。如果识别值与大容量存储系统300所采取的值匹配，那么控制器310接着将在总线接口315处接受随后的命令。如果识别值不匹配，那么控制器310将忽略随后的通信。类似地，为了避免总线上的冲突，共享总线上的各种装置可在其个别地控制总线的同时指令其它装置停止出站通信。用于总线共享和冲突避免的协议是众所周知的且本文将不再详述。控制器310接着将命令、地址和数据信号传递到读取/写入通道305上以供处理。注意，从控制器310传递到读取/写入通道305的命令、地址和数据信号无需与总线接口315处接收到的信号相同。举例来说，用于总线接口315的通信标准可与读取/写入通道305或存储器装置301的通信标准不同。在此情形下，控制器310可在存取存储器装置301之前变换命令和/或寻址方案。另外，控制器310可在一个或一个以上存储器装置301内提供负载调平，使得存储器装置301的物理地址可针对给定逻辑地址随着时间的过去而改变。因此，控制器310将来自外部装置的逻辑地址映射到目标存储器装置301的物理地址。 
对于写入请求来说，除了命令和地址信号之外，控制器310将把数字数据信号传递到读取/写入通道305。举例来说，对于16位数据字来说，控制器310将传递具有第一或第二二进制逻辑电平的16个个别信号。读取/写入通道305将接着将数字数据信号转换为代表数字数据信号的位模式的模拟数据信号。为了继续前面的实例，读取/写入通道 305将使用数模转换将16个个别数字数据信号转换为具有指示所要16位数据模式的电位电平的单个模拟信号。对于一个实施例来说，代表数字数据信号的位模式的模拟数据信号指示目标存储器单元的所要阈值电压。然而，在对单晶体管存储器单元的编程中，情况常常是，对相邻存储器单元的编程将增大先前经编程的存储器单元的阈值电压。因此，对于另一实施例来说，读取/写入通道305可考虑阈值电压中这些类型的预期改变，且将模拟数据信号调整为指示低于最终所要阈值电压的阈值电压。在转换来自控制器310的数字数据信号之后，读取/写入通道305将接着将写入命令和地址信号连同用于对个别存储器单元进行编程的模拟数据信号一起传递到存储器装置301。编程可在逐单元基础上进行，但通常每一操作针对一数据页执行。对于典型的存储器阵列架构来说，一数据页包括耦合到一字线的每隔一个存储器单元。 
对于读取请求来说，控制器将把命令和地址信号传递到读取/写入通道305。读取/写入通道305将把读取命令和地址信号传递到存储器装置301。作为响应，在执行读取操作之后，存储器装置301将返回指示由地址信号和读取命令界定的存储器单元的阈值电压的模拟数据信号。存储器装置301可以并行或串行方式传送其模拟数据信号。 
模拟数据信号还可不作为离散电压脉冲，而是作为实质上连续的模拟信号流而传送。在此情形下，读取/写入通道305可使用与HDD存取中所使用的称作PRML或部分响应、最大似然性的信号处理类似的信号处理。在传统HDD的PRML处理中，HDD的读取头输出代表在HDD盘片的读取操作期间遭遇的通量反转的模拟信号流。不是尝试捕捉响应于读取头所遭遇的通量反转而产生的此模拟信号的真峰值和谷值，而是周期性地对信号进行取样以创建信号图案的数字表示。可接着分析此数字表示以确定对模拟信号图案的产生负责的通量反转的可能图案。此相同类型的处理可用于本发明的实施例。通过对来自存储器装置301的模拟信号进行取样，可使用PRML处理来确定对模拟信号的产生负责的阈值电压的可能图案。 
图4是概念上展示根据本发明实施例的如可由读取/写入通道305从存储器装置301接收的数据信号450的波形的描绘。例如由时间t1、t2、t3和t4处的虚线指示，可周期性地对数据信号450进行取样，且可根据所取样的电压电平的振幅创建数据信号450的数字表示。在取样速率与表示的精确度之间作出折衷。可接着使用所述数字表示来预测何种传入电压电平可能负责产生模拟信号图案。依次地，可根据传入电压电平的此预期图案来预测正被读取的个别存储器单元的可能数据值。 
认识到在从存储器装置301读取数据值中将发生误差，读取/写入通道305可包括误差校正。误差校正通常用于存储器装置以及HDD中，以从预期的误差恢复。通常，存 储器装置将在第一组位置中存储用户数据且在第二组位置中存储误差校正码(ECC)。在读取操作期间，响应于用户数据的读取请求而读取用户数据和ECC两者。使用已知算法，将从读取操作传回的用户数据与ECC进行比较。如果误差在ECC的限制内，那么将校正所述误差。 
图5是根据本发明实施例的电子系统的框示意图。实例电子系统可包括个人计算机、PDA、数码相机、数字媒体播放器、数字记录器、电子游戏、用具、车辆、无线装置、蜂窝式电话等。 
电子系统包括主机处理器500，其可包括高速缓冲存储器502以增大处理器500的效率。处理器500耦合到通信总线504。多种其它装置可耦合到在处理器500控制下的通信总线504。举例来说，电子系统可包括随机存取存储器(RAM)506；例如键盘、触控板、指点装置等一个或一个以上输入装置508；音频控制器510；视频控制器512；以及一个或一个以上大容量存储系统514。至少一个大容量存储系统514包括用于与总线504通信的数字总线接口515，根据本发明实施例的具有用于传送代表两个或两个以上数据位的数据模式的数据信号的模拟接口的一个或一个以上存储器装置，以及适合于执行从总线接口515接收到的数字数据信号的数模转换以及从其存储器装置接收到的模拟数据信号的模数转换的信号处理器。 
基于可靠性要求的每单元不同位 
由于在制造工艺期间每一单元的组成中的细微差别，位存储的可靠性可在整个存储器阵列上从单元到单元或从块到块而不同。另外，此变化在不同集成电路裸片之间是不同的，使得没有两个存储器装置共享相同的特性。 
正被存储的状态的可靠性可基于指派给存储器单元的阈值电压分布(每一分布对应于经编程的状态)的数量而不同。举例来说，一些单元与其它单元相比可能能够被编程有且保留较大数量的阈值电压，且因此更多的位。在本发明的实施例中，控制器可根据存储器阵列的区域的可靠性而校准，且接着基于校准表而改变编程到所述区域中的位容量等级。 
图6说明用于根据存储器阵列的区域的可靠性而校准存储器控制器的方法的一个实施例的流程图。在论述图6的方法时，参考图7的局部存储器单元阵列的框图。 
校准方法将电压写入(601)到中央存储器单元701。所述电压是表示例如单个位状态或多个位状态的经编程状态的阈值电压。如先前所讨论，阈值电压可由耦合到存储器装置且控制存储器装置的控制电路产生，作为代表所要阈值电压的数字信号。读取/写入通道电路和/或控制器电路接着对数字信号执行数模转换，以产生所要阈值电压的模拟表 示。 
将由另一模拟电压表示的位模式写入(603)到周围存储器单元703、705中的一者或一者以上。接着读取(604)中央单元701以确定周围电压的写入已对中央单元的所存储电压的影响程度。接着改变(605)(通常增大)这些单元703、705上的电压，且在每次改变之后读取(606)中央单元以确定对中央单元701的影响。中央单元701的可靠性的指示存储在存储器中的表607中以供将来参考。在一个实施例中，此可靠性指示是指示由周围单元的阈值电压的改变引起的中央单元701的平均阈值电压改变的偏移。举例来说，对于对周围单元进行编程中所使用的每5V来说，所述偏移可能为5mV改变。以后在对存储器的所述区域中的单元进行编程时，可接着使用此偏移。 
对于不同实施例来说，环绕中央单元701的经编程单元的数量和定向可变化。邻近于中央单元701且在字线方向上的单元通过电容性耦合且通过编程干扰两者来影响中央单元。由于单元701、703、705全部共享同一字线，因此以不同、且特别是更高的编程电压使字线重复地偏置将在一定程度上影响中央单元701的阈值电压。 
对沿位线方向710、711的单元的编程通过电容性耦合而影响中央单元701上的阈值电压。因为较高电压被编程在邻近单元710、711上，因此邻近位线单元710、711的耦合将由于单元701、710、711之间的耦合而趋向于升高中央单元701的阈值电压。 
在另一校准方法实施例中，某些单元可经历许多写入/读取循环以便确定单元的关于阈值电压改变的降级量。在此实施例中，针对第一写入/读取循环确定针对某一编程电压的阈值电压改变的量。此初始改变被用作参考，且在不同数量的写入/读取循环之后针对同一编程电压与阈值电压改变的量进行比较。所得可靠性指示是参考阈值电压改变与在某一数量的写入/读取循环之后的阈值电压改变之间的偏移。 
在又一校准方法实施例中，将一个读取操作之后的初始、参考阈值电压改变与对特定存储器单元的一些读取操作之后的阈值电压改变进行比较。举例来说，执行一个读取操作，且下一读取操作接着确定阈值电压在一个读取操作之后的移动的参考量。接着对同一存储器单元执行另外100个读取操作。这两个阈值电压移动之间的差别为一偏移，其为此校准实施例的可靠性指示。 
这些校准实施例响应于上述情况而确定存储器单元的阈值电压的“参考”预期改变。如果实际改变大于参考改变，那么单元或单元的区域的可靠性减小，且应减小单元的位容量等级以增大所存储数据的可靠性。 
对存储器阵列的不同区域的代表性单元执行图6和图7中所说明的校准方法。可对整个存储器阵列或阵列的特定区域中的随机单元执行所述方法。举例来说，可对阵列的 角落单元和在中央执行所述方法。在另一实施例中，可检查每一存储器块的某些区域。在又一实施例中，可在存储器阵列的单元的周期性间隔处执行所述方法。 
可在制造过程和存储在非易失性存储器中的可靠性指示期间执行一次校准。在另一实施例中，在存储器装置每次加电时执行校准。 
图8说明用于基于单元的可靠性要求而改变单元的位容量等级的方法的流程图。系统可确定正被存储的数据的类型，或者用户可输入所需的可靠性的等级(801)。如果系统确定正存储程序代码，那么与正存储图像的情况相比，较低的误差率是必需的。在许多情况下，与丢失图像的少数几个像素的情况相比，程序代码中的位的改变可具有更严重的后果。举例来说，少数丢失像素在数百万个像素的图像中不会引起注意，而程序中的错误指令可能影响所述程序的操作。 
一旦已知所要的(例如，所需的)可靠性，就响应于必需的可靠性而调整待存储在单元中的位的数量(803)。通常，存储在单元中的位的数量越大，所述单元的可靠性越低。因此，程序代码将存储在具有较低数目个位(例如两个位/单元)的单元中。照片可利用更密集的位/单元等级。 
使用图6和图7的存储器阵列可靠性校准实施例，存储器阵列的不同区域的可靠性关于位/单元的数量是已知的。此信息已存储在存储器中的表中。一旦已知所要的可靠性，系统控制器或其它控制电路就可从存储器存取此表。 
控制器将所要的可靠性与来自表的可靠性校准数据进行比较以确定数据应存储到存储器的哪些区域(805)，以便满足可靠性要求。举例来说，如果表展示存储器阵列的一个区域具有用于每单元存储两个或两个以上数据位的更高可靠性，那么控制器可使用此区域来存储图像数据。控制器接着可在向所述单元写入此数据时使用更高的位容量等级。 
在另一实施例中，如果控制器正存储程序代码，或用户指示需要最高的可靠性，那么控制器可对表进行存取以确定存储器的哪一区域在任一位容量等级下具有最高的可靠性。控制器接着使用由表指示为处于对所述特定区域来说所要的可靠性等级的最大数量的位将数据写入到高可靠性区域。 
如在先前的实施例中，控制器通过产生指示存储所要的数据模式所必需的阈值电压的数字位模式信号来写入数据。数模转换过程将此数字信号转换为指示待写入到单元的所要阈值电压的模拟信号。 
结论 
可视所要的(例如，所需的)可靠性而定，以每单元不同的位容量等级存储数据。 校准程序响应于不同位容量等级而确定存储器阵列的不同区域的可靠性。此数据在表中存储为由控制器存取的偏移，以便确定在存储器阵列的那些区域中存储不同类型的数据，使得特定等级的可靠性被实现。 
尽管本文已说明且描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可代替所展示的特定实施例。所属领域的技术人员将明白本发明的许多修改。因此，本申请案意在涵盖本发明的任何修改或变化。 

Claims (19)

1.一种用于对具有耦合到控制器的存储器阵列的固态存储器装置进行编程的方法，所述方法包含： 
产生所述存储器阵列的多个代表性单元的多个可靠性等级，所述多个可靠性等级每一者具有对应的位容量等级； 
确定位容量等级，所述位容量等级为待存储在所述存储器阵列中的数据提供所述多个可靠性等级中的一可靠性等级； 
向所述控制器传输所述待存储数据的数字数据信号； 
将所述数字数据信号转换成指示所述数字数据信号的模拟数据信号；以及 
以所述位容量等级将所述模拟数据信号写入到所述存储器阵列； 
其中产生所述多个可靠性等级包含： 
向第一单元写入第一电压； 
对与所述第一单元实质上邻近的多个单元进行编程； 
响应于对实质上邻近的所述多个单元的所述编程而读取所述第一单元的阈值电压；以及 
产生对所述第一单元保持在所述第一电压的可靠性等级的指示。 
2.根据权利要求1所述的方法，其中所述存储器阵列由非易失性存储器单元组成。 
3.根据权利要求1所述的方法，其中所述可靠性等级随着所述位容量等级减小而增大。 
4.根据权利要求1所述的方法，其中确定所述位容量等级包含从存储器读取表，所述表包含与所述存储器阵列的多个区域中的每一者的位容量等级有关的所述存储器阵列的所述多个区域中的每一者的经校准的可靠性等级。 
5.根据权利要求1所述的方法，其中程序代码数据的可靠性等级高于照片数据的可靠性等级。 
6.根据权利要求5所述的方法，其中所述程序代码的位容量等级小于所述照片数据的位容量等级。 
7.根据权利要求1所述的方法，且其进一步包含： 
响应于数据的类型而确定所接收到的数字位模式的所要可靠性等级； 
确定所述存储器阵列的包含具有所述多个可靠性等级中的至少实质上等于所述所要可靠性等级的可靠性等级的所述代表性单元的区域； 
将所述数字位模式转换为指示所述位模式的模拟数据信号；以及 
使用所述对应的位容量等级将所述模拟数据信号写入到所述存储器阵列的所述区域。 
8.根据权利要求7所述的方法，其中产生多个所述位容量等级是在所述存储器装置的初始加电时完成的。 
9.根据权利要求7所述的方法，其中产生多个所述位容量等级在所述存储器装置的制造过程期间完成一次。 
10.根据权利要求7所述的方法，其中代表性单元位于所述存储器阵列的角落中和中央。 
11.根据权利要求7所述的方法，其中所述代表性单元位于所述存储器阵列的单元的周期性间隔处。 
12.根据权利要求1所述的方法，且其进一步包括对沿所述存储器阵列的同一字线的实质上邻近于所述第一单元的所述多个单元进行编程。 
13.根据权利要求1所述的方法，且其进一步包括对沿所述存储器阵列的同一位线的实质上邻近于所述第一单元的所述多个单元进行编程。 
14.一种固态存储器装置，其包含： 
非易失性存储器单元阵列，其具有耦合到位线的存储器单元列以及耦合到字线的存储器单元行； 
读取／写入通道，其具有数模转换电路和模数转换电路；以及 
控制电路，其用于所述非易失性存储器单元阵列，其中所述控制电路经配置以通 过确定待写入到所述存储器单元阵列的数据的多个可靠性等级中的一可靠性等级，确定提供所述可靠性等级的所述存储器单元阵列的位容量等级，经由所述读取／写入通道将待存储的数字位模式转换成模拟数据信号且以所述位容量等级将所述模拟数据信号写入到所述存储器阵列来对所述存储器单元进行编程； 
所述控制电路经进一步配置以产生所述多个可靠性等级，其包含： 
向第一单元写入第一电压； 
对与所述第一单元实质上邻近的多个单元进行编程； 
响应于对实质上邻近的所述多个单元的所述编程而读取所述第一单元的阈值电压；以及 
产生对所述第一单元保持在所述第一电压的可靠性等级的指示。 
15.根据权利要求14所述的固态存储器装置，其中所述控制电路和所述读取／写入通道进一步经配置以从正被编程的所述存储器单元读取模拟数据信号，且产生指示所述所读取的模拟数据信号的数字阈值电压信号。 
16.根据权利要求14所述的固态存储器装置，其中所述非易失性存储器单元阵列被组织成NAND架构。 
17.根据权利要求14所述的固态存储器装置，其中所述控制电路进一步经配置以将第一阈值电压编程到第一单元，以第二阈值电压对实质上邻近于所述第一单元的多个单元进行编程，读取所述第一单元以确定所述第二阈值电压对所述第一阈值电压的影响，且响应于对所述第一阈值电压的所述影响而产生所述第一单元的可靠性等级的指示。 
18.根据权利要求14所述的固态存储器装置，其中所述模拟数据信号表示完整的位模式。 
19.根据权利要求14所述的固态存储器装置，其中控制电路进一步经配置以读取表示完整的位模式的模拟数据信号。 
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