JP2000082295A - 高帯域幅読出し及び書込みア―キテクチャを有する不揮発性メモリ - Google Patents
高帯域幅読出し及び書込みア―キテクチャを有する不揮発性メモリInfo
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Abstract
(57)【要約】
【課題】 高帯域幅を実現すると共に、少ない回路面
積しか必要としないメモリアーキテクチャを有するメモ
リを提供する。 【解決手段】 不揮発性アナログ或いはマルチビット
／セルメモリのためのメモリアーキテクチャは、多数の
個別のメモリアレイ及び読出し／書込みパイプラインを
備える。多数の読出し／書込みパイプラインは、読出し
回路並びにまた書込み回路を共有し、各パイプラインの
回路面積を低減し、メモリ全体の回路面積を低減する。
一実施例では共有された書込み回路がプログラミング電
圧を発生し、その電圧がメモリに書込まれる値を表す入
力信号と共に変化する。各パイプラインはサンプルアン
ドホールド回路を備え、書込み動作を開始する際にプロ
グラミング電圧をサンプリングする。さらに書込み回路
は書込み動作を開始する際に、各パイプラインの第２の
サンプルアンドホールド回路がサンプリングするベリフ
ァイ電圧を発生する。
積しか必要としないメモリアーキテクチャを有するメモ
リを提供する。 【解決手段】 不揮発性アナログ或いはマルチビット
／セルメモリのためのメモリアーキテクチャは、多数の
個別のメモリアレイ及び読出し／書込みパイプラインを
備える。多数の読出し／書込みパイプラインは、読出し
回路並びにまた書込み回路を共有し、各パイプラインの
回路面積を低減し、メモリ全体の回路面積を低減する。
一実施例では共有された書込み回路がプログラミング電
圧を発生し、その電圧がメモリに書込まれる値を表す入
力信号と共に変化する。各パイプラインはサンプルアン
ドホールド回路を備え、書込み動作を開始する際にプロ
グラミング電圧をサンプリングする。さらに書込み回路
は書込み動作を開始する際に、各パイプラインの第２の
サンプルアンドホールド回路がサンプリングするベリフ
ァイ電圧を発生する。
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭ、ＥＥＰ
ＲＯＭ及びフラッシュメモリのような不揮発性半導体メ
モリに関連し、より詳細には高データ伝送速度を実現す
るメモリアーキテクチャに関連する。
ＲＯＭ及びフラッシュメモリのような不揮発性半導体メ
モリに関連し、より詳細には高データ伝送速度を実現す
るメモリアーキテクチャに関連する。
【０００２】
【従来の技術】ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシ
ュメモリのような半導体不揮発性メモリは周知であり、
メモリセルは電気的にプログラミング及び消去すること
が可能である。従来そのようなメモリはメモリセルのア
レイを含んでおり、各メモリセルはフローティングゲー
トトランジスタを備えている。アレイに接続される書込
み及び消去回路は、トランジスタのフローティングゲー
トを電気的に充電或いは放電することによりフローティ
ングゲートトランジスタの閾値電圧を変更する。詳細に
は、メモリセルに書込みを行うために、トランジスタの
閾値電圧が、書込まれた値を表すレベルに達するまで、
書込み回路はメモリセルのフローティングゲートトラン
ジスタのフローティングゲートを充電する。読出し回路
はメモリセルのフローティングゲートトランジスタの閾
値電圧を検出し、セルに格納される値を確定する。
ュメモリのような半導体不揮発性メモリは周知であり、
メモリセルは電気的にプログラミング及び消去すること
が可能である。従来そのようなメモリはメモリセルのア
レイを含んでおり、各メモリセルはフローティングゲー
トトランジスタを備えている。アレイに接続される書込
み及び消去回路は、トランジスタのフローティングゲー
トを電気的に充電或いは放電することによりフローティ
ングゲートトランジスタの閾値電圧を変更する。詳細に
は、メモリセルに書込みを行うために、トランジスタの
閾値電圧が、書込まれた値を表すレベルに達するまで、
書込み回路はメモリセルのフローティングゲートトラン
ジスタのフローティングゲートを充電する。読出し回路
はメモリセルのフローティングゲートトランジスタの閾
値電圧を検出し、セルに格納される値を確定する。
【０００３】種々の応用例において、フローティングゲ
ートトランジスタの閾値電圧は単一ビット、多数ビッ
ト、或いはアナログ値を表すことができる。従来のバイ
ナリ（すなわちシングルビット／セル）不揮発性メモリ
の場合、区切点レベルより低い閾値電圧は１つの２値
（０或いは１）を表し、区切点レベルより高い閾値電圧
は他の２値（１或いは０）を表す。従ってバイナリメモ
リの消去及び書込み回路は、ハイレベル或いはローレベ
ルの何れかに各メモリセルの閾値電圧を設定し、読出し
回路がそのレベル間を容易に識別することができる。マ
ルチビット／セルメモリ或いはアナログメモリのメモリ
セルの閾値電圧はそれぞれ、いくつかの（４、８、１６
或いはそれ以上）個別の閾値電圧帯或いは連続レベル範
囲を有する。従ってマルチビット／セルメモリ及びアナ
ログメモリは、閾値電圧を書込む際に正確な制御を、さ
らに閾値電圧を特定する際に高精度を必要とする。マル
チビット／セル及びアナログメモリに必要とされる正確
さ及び精度を達成する書込み及び読出し回路は典型的に
は、バイナリメモリの場合の書込み及び読出し回路より
遅く動作する。従ってマルチビット／セルメモリ及びア
ナログメモリの読出し及び書込み回路の読出し及び書込
み速度は通常、対応するバイナリメモリより遅くなる。
ートトランジスタの閾値電圧は単一ビット、多数ビッ
ト、或いはアナログ値を表すことができる。従来のバイ
ナリ（すなわちシングルビット／セル）不揮発性メモリ
の場合、区切点レベルより低い閾値電圧は１つの２値
（０或いは１）を表し、区切点レベルより高い閾値電圧
は他の２値（１或いは０）を表す。従ってバイナリメモ
リの消去及び書込み回路は、ハイレベル或いはローレベ
ルの何れかに各メモリセルの閾値電圧を設定し、読出し
回路がそのレベル間を容易に識別することができる。マ
ルチビット／セルメモリ或いはアナログメモリのメモリ
セルの閾値電圧はそれぞれ、いくつかの（４、８、１６
或いはそれ以上）個別の閾値電圧帯或いは連続レベル範
囲を有する。従ってマルチビット／セルメモリ及びアナ
ログメモリは、閾値電圧を書込む際に正確な制御を、さ
らに閾値電圧を特定する際に高精度を必要とする。マル
チビット／セル及びアナログメモリに必要とされる正確
さ及び精度を達成する書込み及び読出し回路は典型的に
は、バイナリメモリの場合の書込み及び読出し回路より
遅く動作する。従ってマルチビット／セルメモリ及びア
ナログメモリの読出し及び書込み回路の読出し及び書込
み速度は通常、対応するバイナリメモリより遅くなる。
【０００４】アナログメモリの場合の読出し及び書込み
データ速度（すなわち帯域幅）を改善するために、一対
のバッファ及び多数の書込み回路を用いるメモリシステ
ムが知られている。そのメモリシステムは第１のバッフ
ァ内にデータを順次収集し、一方第２のバッファからデ
ータを並行してメモリアレイ内に書込む。第２のバッフ
ァからのデータの書込みが終了し、第１のバッファがデ
ータフルの場合に、そのバッファは役割を交換する。同
様にアナログメモリは一対のバッファ及び一組の並行読
出し回路を用いて、読出し速度を改善することができ
る。そのようなメモリの欠点は、回路の複雑性及び集積
回路の面積が増加すると共に、コストの上昇を招くこと
である。
データ速度（すなわち帯域幅）を改善するために、一対
のバッファ及び多数の書込み回路を用いるメモリシステ
ムが知られている。そのメモリシステムは第１のバッフ
ァ内にデータを順次収集し、一方第２のバッファからデ
ータを並行してメモリアレイ内に書込む。第２のバッフ
ァからのデータの書込みが終了し、第１のバッファがデ
ータフルの場合に、そのバッファは役割を交換する。同
様にアナログメモリは一対のバッファ及び一組の並行読
出し回路を用いて、読出し速度を改善することができ
る。そのようなメモリの欠点は、回路の複雑性及び集積
回路の面積が増加すると共に、コストの上昇を招くこと
である。
【０００５】Wong等に付与された「Pipelined Record a
nd Playback for Analog Non-Volatile Memory」と言う
タイトルの米国特許第５，６８０，３４１号は、多数の
読出し或いは書込みパイプラインを用いるメモリシステ
ムを開示しており、ここで全体を参照して本明細書の一
部としている。パイプライン型書込みアーキテクチャ
は、例えば多数の書込みパイプラインを備えており、各
書込みパイプラインはサンプルアンドホールド回路を備
えており、またパイプライン型書込みアーキテクチャは
サンプルアンドホールド回路からの値をメモリセルに書
込むための書込み回路を備えている。サンプルアンドホ
ールド回路が書込まれた値を捕捉するに従って、書込み
パイプラインが順次動作を開始する。順番に最後の書込
みパイプラインが書込み動作を開始する時点までに、第
１のパイプラインは以前に開始した書込み動作を順次終
了し、別の書込み動作を開始しようとしている。従って
パイプライン型アーキテクチャは、精度或いは分解能を
犠牲にすることなく用いられる書込みパイプラインの数
に比例して書込み帯域幅を増加することができる。また
パイプライン型読出しアーキテクチャを用いて、読出し
帯域幅を増加することもできる。パイプライン型メモリ
アーキテクチャが並行読出し及び書込みアーキテクチャ
より優れている点は、必要とする回路数が削減されるこ
とである。詳細には、並行アーキテクチャは、読出し或
いは書込み回路毎に２つのサンプルアンドホールド回路
（各バッファに１つ）を必要とするが、パイプライン型
アーキテクチャは、読出し或いは書込み回路毎に１つの
サンプルアンドホールド回路しか必要としない。従って
パイプライン型アーキテクチャは、必要とする集積回路
面積を削減することにより回路コストを削減することが
できる。
nd Playback for Analog Non-Volatile Memory」と言う
タイトルの米国特許第５，６８０，３４１号は、多数の
読出し或いは書込みパイプラインを用いるメモリシステ
ムを開示しており、ここで全体を参照して本明細書の一
部としている。パイプライン型書込みアーキテクチャ
は、例えば多数の書込みパイプラインを備えており、各
書込みパイプラインはサンプルアンドホールド回路を備
えており、またパイプライン型書込みアーキテクチャは
サンプルアンドホールド回路からの値をメモリセルに書
込むための書込み回路を備えている。サンプルアンドホ
ールド回路が書込まれた値を捕捉するに従って、書込み
パイプラインが順次動作を開始する。順番に最後の書込
みパイプラインが書込み動作を開始する時点までに、第
１のパイプラインは以前に開始した書込み動作を順次終
了し、別の書込み動作を開始しようとしている。従って
パイプライン型アーキテクチャは、精度或いは分解能を
犠牲にすることなく用いられる書込みパイプラインの数
に比例して書込み帯域幅を増加することができる。また
パイプライン型読出しアーキテクチャを用いて、読出し
帯域幅を増加することもできる。パイプライン型メモリ
アーキテクチャが並行読出し及び書込みアーキテクチャ
より優れている点は、必要とする回路数が削減されるこ
とである。詳細には、並行アーキテクチャは、読出し或
いは書込み回路毎に２つのサンプルアンドホールド回路
（各バッファに１つ）を必要とするが、パイプライン型
アーキテクチャは、読出し或いは書込み回路毎に１つの
サンプルアンドホールド回路しか必要としない。従って
パイプライン型アーキテクチャは、必要とする集積回路
面積を削減することにより回路コストを削減することが
できる。
【０００６】
【発明が解決しようとする課題】アナログ及びマルチビ
ット／セルデータストリームに対して高帯域幅を実現す
ると共に、さらに少ない回路面積しか必要としないメモ
リアーキテクチャを有するメモリを提供する。
ット／セルデータストリームに対して高帯域幅を実現す
ると共に、さらに少ない回路面積しか必要としないメモ
リアーキテクチャを有するメモリを提供する。
【０００７】
【課題を解決するための手段】本発明によれば、不揮発
性アナログメモリ或いは不揮発性マルチビット／セルメ
モリのためのメモリアーキテクチャは、多数の個別のメ
モリアレイ及び多数の読出し／書込みパイプラインを備
える。多数の読出し／書込みパイプラインは、読出し回
路並びにまた書込み回路を共有し、全体として各パイプ
ラインの回路面積及びメモリの回路面積を削減する。あ
る実施例では、共有された書込み回路は、メモリに書込
まれる値を表す入力信号と共に変化するプログラミング
電圧を発生する。各パイプラインは、パイプラインが書
込み動作を開始する際にプログラミング電圧をサンプリ
ングするサンプルアンドホールド回路を備える。さらに
書込み回路は、書込み動作を開始する際に各パイプライ
ンの第２のサンプルアンドホールド回路がサンプリング
するベリファイ電圧を発生することができる。ベリファ
イ電圧は、書込み動作のための目標閾値電圧を特定す
る。各パイプラインは選択されたメモリセルの閾値を変
更するパルスを発生する際に、それ自身のサンプルアン
ドホールド回路からのプログラミング電圧を利用し、目
標閾値電圧に到達し、書込み動作が終了したか否かを確
定するベリファイサイクル中に、それ自身のサンプルア
ンドホールド回路からのベリファイ電圧を利用する。
性アナログメモリ或いは不揮発性マルチビット／セルメ
モリのためのメモリアーキテクチャは、多数の個別のメ
モリアレイ及び多数の読出し／書込みパイプラインを備
える。多数の読出し／書込みパイプラインは、読出し回
路並びにまた書込み回路を共有し、全体として各パイプ
ラインの回路面積及びメモリの回路面積を削減する。あ
る実施例では、共有された書込み回路は、メモリに書込
まれる値を表す入力信号と共に変化するプログラミング
電圧を発生する。各パイプラインは、パイプラインが書
込み動作を開始する際にプログラミング電圧をサンプリ
ングするサンプルアンドホールド回路を備える。さらに
書込み回路は、書込み動作を開始する際に各パイプライ
ンの第２のサンプルアンドホールド回路がサンプリング
するベリファイ電圧を発生することができる。ベリファ
イ電圧は、書込み動作のための目標閾値電圧を特定す
る。各パイプラインは選択されたメモリセルの閾値を変
更するパルスを発生する際に、それ自身のサンプルアン
ドホールド回路からのプログラミング電圧を利用し、目
標閾値電圧に到達し、書込み動作が終了したか否かを確
定するベリファイサイクル中に、それ自身のサンプルア
ンドホールド回路からのベリファイ電圧を利用する。
【０００８】別の実施例では、共有された読出し回路
が、メモリセルのために許容された閾値電圧の範囲に渡
って昇降する読出し信号を発生し、センス増幅器が選択
されたメモリセルの導電率の変化を検出する際に、各パ
イプラインのセンス増幅器がサンプルアンドホールド回
路或いはパイプラインのフリップフロップ又はラッチの
ような別の一時的記憶回路にクロック供給する。クロッ
ク入力がある場合、サンプルアンドホールド回路はその
読出し信号に対応し、その読出し信号の電圧に関連する
データ値を示すアナログ信号を記録する。別の実施例で
は、記録された信号は読出し信号、読出し信号の変換形
或いはマルチビットデジタル信号である。読出し信号を
サンプリングするとき、記録された電圧は、選択された
メモリセルの閾値電圧に等しい。読出し信号の変換形を
サンプリングすることにより、閾値電圧を直接、データ
値に有効にマッピングすることができる。一組のフリッ
プフロップ或いはラッチを用いてマルチビットデジタル
信号をサンプリングすることにより、メモリセルから読
出されたマルチビット値が直接供給され、付加的なアナ
ログ／デジタル変換を必要としない。別法ではマルチビ
ット／セルメモリはアナログ読出しプロセス（及びアナ
ログ書込みプロセス）を用いるが、出力アナログ信号を
デジタル形式に変換する（及びマルチビット入力信号を
アナログ形式に変換する）。
が、メモリセルのために許容された閾値電圧の範囲に渡
って昇降する読出し信号を発生し、センス増幅器が選択
されたメモリセルの導電率の変化を検出する際に、各パ
イプラインのセンス増幅器がサンプルアンドホールド回
路或いはパイプラインのフリップフロップ又はラッチの
ような別の一時的記憶回路にクロック供給する。クロッ
ク入力がある場合、サンプルアンドホールド回路はその
読出し信号に対応し、その読出し信号の電圧に関連する
データ値を示すアナログ信号を記録する。別の実施例で
は、記録された信号は読出し信号、読出し信号の変換形
或いはマルチビットデジタル信号である。読出し信号を
サンプリングするとき、記録された電圧は、選択された
メモリセルの閾値電圧に等しい。読出し信号の変換形を
サンプリングすることにより、閾値電圧を直接、データ
値に有効にマッピングすることができる。一組のフリッ
プフロップ或いはラッチを用いてマルチビットデジタル
信号をサンプリングすることにより、メモリセルから読
出されたマルチビット値が直接供給され、付加的なアナ
ログ／デジタル変換を必要としない。別法ではマルチビ
ット／セルメモリはアナログ読出しプロセス（及びアナ
ログ書込みプロセス）を用いるが、出力アナログ信号を
デジタル形式に変換する（及びマルチビット入力信号を
アナログ形式に変換する）。
【０００９】
【発明の実施の形態】種々の図面において同一の参照符
号は類似或いは同一の部材を示すために用いられる。
号は類似或いは同一の部材を示すために用いられる。
【００１０】本発明の態様によれば、メモリアーキテク
チャは多数の読出し／書込みパイプラインにおいて多数
のメモリアレイを備える。多数のアレイは、デジタル画
像及び高忠実度音楽の出力及び再生のようなメモリ応用
例において高性能及び高スループットを実現する。メモ
リに必要とされる集積回路面積及び電力消費を低減する
ために、メモリは全てのアレイが共有する消去回路、書
込み回路及び読出し回路を備える。これにより、各読出
し／書込みパイプラインがもはや完全な個別の読出し回
路或いは書込み回路を備えないため、集積回路面積が低
減される。読出し／書込み回路が駆動或いはスイッチ切
替えされる必要性がより少なくなり、同時に書込み動作
を開始しないようにすることによりピークプログラミン
グ電流が減少するため、電力消費が低減される。
チャは多数の読出し／書込みパイプラインにおいて多数
のメモリアレイを備える。多数のアレイは、デジタル画
像及び高忠実度音楽の出力及び再生のようなメモリ応用
例において高性能及び高スループットを実現する。メモ
リに必要とされる集積回路面積及び電力消費を低減する
ために、メモリは全てのアレイが共有する消去回路、書
込み回路及び読出し回路を備える。これにより、各読出
し／書込みパイプラインがもはや完全な個別の読出し回
路或いは書込み回路を備えないため、集積回路面積が低
減される。読出し／書込み回路が駆動或いはスイッチ切
替えされる必要性がより少なくなり、同時に書込み動作
を開始しないようにすることによりピークプログラミン
グ電流が減少するため、電力消費が低減される。
【００１１】図１は本発明のある実施例による不揮発性
アナログメモリ１００のブロック図である。メモリ１０
０は、各読出し／書込みパイプライン１１０−１〜１１
０−Ｎ内に不揮発性メモリセルの多数のアレイ１３０−
１〜１３０−Ｎを備える。読出し／書込みパイプライン
１１０−１〜１１０−Ｎ及びアレイ１３０−１〜１３０
−Ｎは、ここではパイプライン１１０及びアレイ１３０
と呼ばれる場合もある。図１は３つのそのようなパイプ
ライン１１０を示すが、メモリ１１０は任意の数Ｎのパ
イプラインを備えることができる。配設されるパイプラ
インの数は同時に読出し或いは書込み動作メモリ１００
の数を確定し、それによりメモリ１００の最大読出し及
び書込み周波数或いはデータ伝送速度を支配する。より
完全に以下に記載するように、タイミング回路１４０
は、順次書込み動作及び出力動作において順次パイプラ
イン１１０の動作を開始し、パイプライン１１０が同時
に動作し、その動作を終了する。
アナログメモリ１００のブロック図である。メモリ１０
０は、各読出し／書込みパイプライン１１０−１〜１１
０−Ｎ内に不揮発性メモリセルの多数のアレイ１３０−
１〜１３０−Ｎを備える。読出し／書込みパイプライン
１１０−１〜１１０−Ｎ及びアレイ１３０−１〜１３０
−Ｎは、ここではパイプライン１１０及びアレイ１３０
と呼ばれる場合もある。図１は３つのそのようなパイプ
ライン１１０を示すが、メモリ１１０は任意の数Ｎのパ
イプラインを備えることができる。配設されるパイプラ
インの数は同時に読出し或いは書込み動作メモリ１００
の数を確定し、それによりメモリ１００の最大読出し及
び書込み周波数或いはデータ伝送速度を支配する。より
完全に以下に記載するように、タイミング回路１４０
は、順次書込み動作及び出力動作において順次パイプラ
イン１１０の動作を開始し、パイプライン１１０が同時
に動作し、その動作を終了する。
【００１２】各不揮発性メモリアレイ１３０は従来の不
揮発性メモリアレイであってもよい。各メモリセル内に
２値、アナログ値或いはマルチビットデジタル値を格納
するためのそのようなメモリアレイが周知である。アレ
イ１３０はメモリセルの行及び列を備え、各メモリセル
は、例えば単一のフローティングゲートトランジスタ、
スプリットゲートトランジスタ或いは多数のトランジス
タメモリセルである。本発明の典型的な実施例では以下
に記載されるように、メモリ１００はフラッシュＥＥＰ
ＲＯＭであり、各メモリセルは単一のＮチャネルフロー
ティングゲートトランジスタからなる。アレイ１３０の
行内のメモリセルのコントロールゲートは、その行に関
連する行ラインに接続される。アレイ１３０の列内のメ
モリセルのドレインはその列に関連する列ラインに接続
され、アレイ１３０のセクタ内のメモリセルのソースは
そのセクタに関連するソースラインに接続される。典型
的な実施例では、各セクタはメモリセルの多数の列を備
えるが、別のメモリアーキテクチャでは異なる種類のセ
クタ、例えばメモリセルの１つ或いは多数の行を備える
セクタを用いる。
揮発性メモリアレイであってもよい。各メモリセル内に
２値、アナログ値或いはマルチビットデジタル値を格納
するためのそのようなメモリアレイが周知である。アレ
イ１３０はメモリセルの行及び列を備え、各メモリセル
は、例えば単一のフローティングゲートトランジスタ、
スプリットゲートトランジスタ或いは多数のトランジス
タメモリセルである。本発明の典型的な実施例では以下
に記載されるように、メモリ１００はフラッシュＥＥＰ
ＲＯＭであり、各メモリセルは単一のＮチャネルフロー
ティングゲートトランジスタからなる。アレイ１３０の
行内のメモリセルのコントロールゲートは、その行に関
連する行ラインに接続される。アレイ１３０の列内のメ
モリセルのドレインはその列に関連する列ラインに接続
され、アレイ１３０のセクタ内のメモリセルのソースは
そのセクタに関連するソースラインに接続される。典型
的な実施例では、各セクタはメモリセルの多数の列を備
えるが、別のメモリアーキテクチャでは異なる種類のセ
クタ、例えばメモリセルの１つ或いは多数の行を備える
セクタを用いる。
【００１３】メモリアレイ１３０は、１つのアレイ１３
０の消去、書込み及び読出し動作が、他のアレイ１３０
の消去、書込み及び読出し動作に影響を与えないという
点で独立している。各メモリアレイ１３０は行デコーダ
１３２、列デコーダ１３４及びセンス増幅器回路１３６
を備える（センス増幅器回路１３６は多数のセンス増幅
器を備える場合がある）。各行デコーダ１３２は関連す
るアレイ１３０の行ラインを選択し、消去、書込み及び
読出し動作中に、そのアレイ１３０の選択された行ライ
ン及び選択されない行ラインにバイアス電圧を伝達す
る。各列デコーダ１３４は関連するアレイ１３０の列ラ
インを選択し、消去、書込み及び読出し動作中に、関連
するアレイ１３０の選択された列ライン及び選択されな
い列ラインにバイアス電圧を伝達する。また列デコーダ
１３４は読出し動作のために、関連するセンス増幅器回
路１３６を関連するメモリアレイ１３０に接続する。全
セクタ消去デコーダ１７２は適当なバイアス電圧をアレ
イ１３０の全セクタに対するソースラインに伝達する。
センス増幅器回路及び行、列、消去デコーダは周知であ
る。しかしながら以下により完全に記載されるように、
センス増幅器回路１３６からの出力信号は、サンプルア
ンドホールド回路或いは他の一時的記憶回路にクロック
供給或いはその回路をトリガし、センス増幅器回路は従
来のセンス増幅器回路に加えてワンショット回路のよう
な回路を含む場合もある。米国特許第５，６８７，１１
５号は、そのような回路を例示しており、ここで全体を
参照して本明細書の一部としている。
０の消去、書込み及び読出し動作が、他のアレイ１３０
の消去、書込み及び読出し動作に影響を与えないという
点で独立している。各メモリアレイ１３０は行デコーダ
１３２、列デコーダ１３４及びセンス増幅器回路１３６
を備える（センス増幅器回路１３６は多数のセンス増幅
器を備える場合がある）。各行デコーダ１３２は関連す
るアレイ１３０の行ラインを選択し、消去、書込み及び
読出し動作中に、そのアレイ１３０の選択された行ライ
ン及び選択されない行ラインにバイアス電圧を伝達す
る。各列デコーダ１３４は関連するアレイ１３０の列ラ
インを選択し、消去、書込み及び読出し動作中に、関連
するアレイ１３０の選択された列ライン及び選択されな
い列ラインにバイアス電圧を伝達する。また列デコーダ
１３４は読出し動作のために、関連するセンス増幅器回
路１３６を関連するメモリアレイ１３０に接続する。全
セクタ消去デコーダ１７２は適当なバイアス電圧をアレ
イ１３０の全セクタに対するソースラインに伝達する。
センス増幅器回路及び行、列、消去デコーダは周知であ
る。しかしながら以下により完全に記載されるように、
センス増幅器回路１３６からの出力信号は、サンプルア
ンドホールド回路或いは他の一時的記憶回路にクロック
供給或いはその回路をトリガし、センス増幅器回路は従
来のセンス増幅器回路に加えてワンショット回路のよう
な回路を含む場合もある。米国特許第５，６８７，１１
５号は、そのような回路を例示しており、ここで全体を
参照して本明細書の一部としている。
【００１４】消去動作の場合、消去コントロール回路１
７０は消去信号Ｖｅｒａｓｅ（典型的には消去中に約１
２Ｖ）を発生し、デコーダ１７２がアレイ１３０の１つ
或いはそれ以上のセクタを選択できるようにする。詳細
にはデコーダ１７２は、消去信号Ｖｅｒａｓｅ及び消去
のために選択された１つ或いはそれ以上のセクタを特定
する１つ或いはそれ以上のアドレス信号を受信する。そ
の後デコーダ１７２は消去信号Ｖｅｒａｓｅを選択され
たセクタのソースラインに加え、選択されないセクタに
関連するソースラインを接地する。行デコーダ１３２
は、１つ或いはそれ以上の選択されたセクタを含むアレ
イの全ての行ラインを接地し、列デコーダ１３４により
消去されるセクタに関連する全ての列ラインはフローテ
ィング状態にされる。消去コントロール回路１７０は消
去信号Ｖｅｒａｓｅのための高電圧を発生する電圧発生
器、典型的にはチャージポンプ及びいずれのセクタを消
去するかを選択するためのコントロール回路を備える。
７０は消去信号Ｖｅｒａｓｅ（典型的には消去中に約１
２Ｖ）を発生し、デコーダ１７２がアレイ１３０の１つ
或いはそれ以上のセクタを選択できるようにする。詳細
にはデコーダ１７２は、消去信号Ｖｅｒａｓｅ及び消去
のために選択された１つ或いはそれ以上のセクタを特定
する１つ或いはそれ以上のアドレス信号を受信する。そ
の後デコーダ１７２は消去信号Ｖｅｒａｓｅを選択され
たセクタのソースラインに加え、選択されないセクタに
関連するソースラインを接地する。行デコーダ１３２
は、１つ或いはそれ以上の選択されたセクタを含むアレ
イの全ての行ラインを接地し、列デコーダ１３４により
消去されるセクタに関連する全ての列ラインはフローテ
ィング状態にされる。消去コントロール回路１７０は消
去信号Ｖｅｒａｓｅのための高電圧を発生する電圧発生
器、典型的にはチャージポンプ及びいずれのセクタを消
去するかを選択するためのコントロール回路を備える。
【００１５】ここでは記録動作と呼ばれる場合もある書
込み動作のシーケンスは、いくつかのメモリセルに一連
の値を順次書込む。メモリ１００では、書込まれる値
は、アナログデータ値或いはマルチビットデジタルデー
タ値の何れかを表すアナログ入力信号Ａｉｎのサンプリ
ング値である。別法では、入力信号はデジタル信号であ
ってもよい。再生動作は一連の値（或いはメモリ１００
からのサンプリング値）を読出し、順次出力し、記録さ
れたシーケンス（或いは信号）を再生する。本発明の一
実施例では、メモリ１００は記録或いは再生中に互い違
いに並行をなすパイプライン１１０−１〜１１０−Ｎを
用いて、高い書込み或いは読出しデータ伝送速度を実現
する。別の再生動作はパイプライン１１０の並行読出し
動作を実行するが、メモリセルから読出された値をシリ
アルに変換する。
込み動作のシーケンスは、いくつかのメモリセルに一連
の値を順次書込む。メモリ１００では、書込まれる値
は、アナログデータ値或いはマルチビットデジタルデー
タ値の何れかを表すアナログ入力信号Ａｉｎのサンプリ
ング値である。別法では、入力信号はデジタル信号であ
ってもよい。再生動作は一連の値（或いはメモリ１００
からのサンプリング値）を読出し、順次出力し、記録さ
れたシーケンス（或いは信号）を再生する。本発明の一
実施例では、メモリ１００は記録或いは再生中に互い違
いに並行をなすパイプライン１１０−１〜１１０−Ｎを
用いて、高い書込み或いは読出しデータ伝送速度を実現
する。別の再生動作はパイプライン１１０の並行読出し
動作を実行するが、メモリセルから読出された値をシリ
アルに変換する。
【００１６】タイミング回路１４０がパイプライン１１
０の動作を開始する。本発明の典型的な実施例では、タ
イミング回路１４０はＯＲゲート１４２及びリング状に
接続されるＮ個のフリップフロップ１４４−１〜１４４
−Ｎを備え、タイミング回路１４０がシフトレジスタと
して動作するようになる。フリップフロップ１４４−１
〜１４４−Ｎはそれぞれ読出し／書込みパイプライン１
１０−１〜１１０−Ｎに対応し、出力信号ＳＲ１〜ＳＲ
Ｎの立ち上がりエッジで対応するパイプライン１１０の
書込み動作を開始させる。メモリ１１０の書込み回路
は、各パイプライン１１０の回路及びパイプライン１１
０−１〜１１０−Ｎが共有する書込み電圧発生器１５０
を備える。メモリ１１０では、書込み電圧発生器１５０
は入力信号Ａｉｎからの２つの書込み信号Ｖｐｐ及びＶ
ｖｆｙを発生する。書込み信号Ｖｐｐはプログラミング
中に書込み回路がメモリセルのコントロールゲートに加
えるプログラミング電圧を供給し、メモリセルの閾値電
圧を変化させる。書込み信号Ｖｐｐの電圧は、入力信号
Ａｉｎの現在のレベルに一対一対応する。典型的には、
書込み電圧発生器１５０は、より高い閾値電圧が書込ま
れている際に、Ｖｐｐ用により高い電圧レベルを選択す
る。電圧Ｖｐｐを適当に選択することにより、正確なア
ナログ値を書込むためのプログラミング時間は、目標の
閾値電圧と概ね無関係になる。こうして書込み分解能は
閾値電圧の範囲に渡って一様になる。書込み信号Ｖｖｆ
ｙは、メモリセルに書込まれるべき目標の閾値電圧に対
応する電圧を有しており、書込み動作が停止した際に目
標の閾値電圧が到達した時点を正確に確定するために用
いられる。特に、以下に示すような対話式のプログラム
−ベリファイ書込みプロセスは、メモリセルの変動の影
響を最小限にする。別法では、刻時式書込みプロセスが
特定時間後に書込みプロセスを停止し、書込み信号Ｖｖ
ｆｙ或いは信号Ｖｖｆｙを発生又は保持するための回路
を必要としない。この場合には、パイプライン毎に１つ
のサンプルアンドホールド回路で十分である。
０の動作を開始する。本発明の典型的な実施例では、タ
イミング回路１４０はＯＲゲート１４２及びリング状に
接続されるＮ個のフリップフロップ１４４−１〜１４４
−Ｎを備え、タイミング回路１４０がシフトレジスタと
して動作するようになる。フリップフロップ１４４−１
〜１４４−Ｎはそれぞれ読出し／書込みパイプライン１
１０−１〜１１０−Ｎに対応し、出力信号ＳＲ１〜ＳＲ
Ｎの立ち上がりエッジで対応するパイプライン１１０の
書込み動作を開始させる。メモリ１１０の書込み回路
は、各パイプライン１１０の回路及びパイプライン１１
０−１〜１１０−Ｎが共有する書込み電圧発生器１５０
を備える。メモリ１１０では、書込み電圧発生器１５０
は入力信号Ａｉｎからの２つの書込み信号Ｖｐｐ及びＶ
ｖｆｙを発生する。書込み信号Ｖｐｐはプログラミング
中に書込み回路がメモリセルのコントロールゲートに加
えるプログラミング電圧を供給し、メモリセルの閾値電
圧を変化させる。書込み信号Ｖｐｐの電圧は、入力信号
Ａｉｎの現在のレベルに一対一対応する。典型的には、
書込み電圧発生器１５０は、より高い閾値電圧が書込ま
れている際に、Ｖｐｐ用により高い電圧レベルを選択す
る。電圧Ｖｐｐを適当に選択することにより、正確なア
ナログ値を書込むためのプログラミング時間は、目標の
閾値電圧と概ね無関係になる。こうして書込み分解能は
閾値電圧の範囲に渡って一様になる。書込み信号Ｖｖｆ
ｙは、メモリセルに書込まれるべき目標の閾値電圧に対
応する電圧を有しており、書込み動作が停止した際に目
標の閾値電圧が到達した時点を正確に確定するために用
いられる。特に、以下に示すような対話式のプログラム
−ベリファイ書込みプロセスは、メモリセルの変動の影
響を最小限にする。別法では、刻時式書込みプロセスが
特定時間後に書込みプロセスを停止し、書込み信号Ｖｖ
ｆｙ或いは信号Ｖｖｆｙを発生又は保持するための回路
を必要としない。この場合には、パイプライン毎に１つ
のサンプルアンドホールド回路で十分である。
【００１７】本発明の典型的な実施例では、発生器１５
０は、例えば３〜６Ｖの範囲にある入力信号Ａｉｎを、
信号Ｖｐｐに対しては９〜１２Ｖの範囲に、また信号Ｖ
ｖｆｙに対しては３〜６Ｖの範囲に線形にマッピングす
る電圧シフタを備える。アナログ或いはマルチビット／
セルメモリの書込み回路のための電圧発生器は、米国特
許第５，６８７，１１５号においてさらに詳細に記載さ
れる。
０は、例えば３〜６Ｖの範囲にある入力信号Ａｉｎを、
信号Ｖｐｐに対しては９〜１２Ｖの範囲に、また信号Ｖ
ｖｆｙに対しては３〜６Ｖの範囲に線形にマッピングす
る電圧シフタを備える。アナログ或いはマルチビット／
セルメモリの書込み回路のための電圧発生器は、米国特
許第５，６８７，１１５号においてさらに詳細に記載さ
れる。
【００１８】各パイプライン１１０の書込み回路は行デ
コーダ１３２、列デコーダ１３４、センス増幅器回路１
３６、行ライン電圧選択回路１３８及びサンプルアンド
ホールド回路１２１並びに１２２を備える。マルチプレ
クサ１２３及び１２４がサンプルアンドホールド回路１
２１及び１２２に接続され、それぞれサンプルアンドホ
ールド回路１２１及び１２２に対するトリガ信号及び入
力信号を選択する。書込み動作の場合、マルチプレクサ
１２３は関連するフリップフロップ１４４の出力を選択
し、両方のサンプルアンドホールド回路１２１及び１２
２をトリガし、さらに入力選択回路１２４は信号Ｖｐｐ
及びＶｖｆｙを選択し、その信号をサンプルアンドホー
ルド回路１２１及び１２２の各入力端子に加える。関連
するフリップフロップ１４４からの出力信号が変化する
とき、サンプルアンドホールド回路１２１及び１２２は
各書込み信号Ｖｐｐ及びＶｖｆｙの現在の電圧をサンプ
リングし、格納する。電圧選択回路１３８は、行デコー
ダ１３２が選択された行ラインに加える適当なバイアス
電圧を選択するものであり、書込み中に選択回路１２６
からの電圧を選択する。選択回路１２６は、以下に記載
するような書込み動作中に、それぞれサンプルアンドホ
ールド回路１２１及び１２２からの保管された選択信号
ＶｐｐとＶｖｆｙとの間を入れ替わる。
コーダ１３２、列デコーダ１３４、センス増幅器回路１
３６、行ライン電圧選択回路１３８及びサンプルアンド
ホールド回路１２１並びに１２２を備える。マルチプレ
クサ１２３及び１２４がサンプルアンドホールド回路１
２１及び１２２に接続され、それぞれサンプルアンドホ
ールド回路１２１及び１２２に対するトリガ信号及び入
力信号を選択する。書込み動作の場合、マルチプレクサ
１２３は関連するフリップフロップ１４４の出力を選択
し、両方のサンプルアンドホールド回路１２１及び１２
２をトリガし、さらに入力選択回路１２４は信号Ｖｐｐ
及びＶｖｆｙを選択し、その信号をサンプルアンドホー
ルド回路１２１及び１２２の各入力端子に加える。関連
するフリップフロップ１４４からの出力信号が変化する
とき、サンプルアンドホールド回路１２１及び１２２は
各書込み信号Ｖｐｐ及びＶｖｆｙの現在の電圧をサンプ
リングし、格納する。電圧選択回路１３８は、行デコー
ダ１３２が選択された行ラインに加える適当なバイアス
電圧を選択するものであり、書込み中に選択回路１２６
からの電圧を選択する。選択回路１２６は、以下に記載
するような書込み動作中に、それぞれサンプルアンドホ
ールド回路１２１及び１２２からの保管された選択信号
ＶｐｐとＶｖｆｙとの間を入れ替わる。
【００１９】図２はメモリ１００の記録プロセスに対す
るタイミング図である。最初に、信号ＲＥＳＥＴがフリ
ップフロップ１４４をリセットし、メモリアレイ１３０
が書込み動作の準備をする。ＥＥＰＲＯＭ、ＥＰＲＯＭ
或いはフラッシュメモリのようなほとんどの不揮発性メ
モリの場合、書込み動作のための準備は、その情報が書
込まれる記憶位置を消去することを伴う。記録を開始す
るために、信号ＲＥＳＥＴは解除され、ＯＲゲート１４
２に対する入力ＥＮＡＢＬＥのパルス２０５が、クロッ
ク信号ＳＡＭＰＬＥＣＬＫの概ね１クロックサイクルの
間、ハイに設定される。ＯＲゲート１４２はフリップフ
ロップ１４４−１への入力信号としてＥＮＡＢＬＥパル
ス２０５を供給し、フリップフロップ１４４−１からの
出力信号ＳＲ１は信号ＳＡＭＰＬＥＣＬＫの立ち上がり
エッジ２１０においてハイになり、それが信号ＥＮＡＢ
ＬＥのパルス２０５中に発生する。サンプリングクロッ
クＳＡＭＰＬＥＣＬＫの次の立ち上がりエッジ２２０に
応じて、フリップフロップ１４４−１は信号ＳＲ１を解
除し、フリップフロップ１４４−２が信号ＳＲ２を設定
する。その後パルスはフリップフロップ１４４−１から
１４４−Ｎまで伝搬し、信号ＳＲ１〜ＳＲＮが、パイプ
ライン１１０−１〜１１０−Ｎのサンプルアンドホール
ド回路１２１及び１２２を順次トリガする。その後各パ
イプライン１１０は異なる時間で書込み信号Ｖｐｐ及び
Ｖｖｆｙのサンプリングを開始する。最後のフリップフ
ロップ１４４−ＮはＯＲゲート１４２の入力端子に接続
され、信号ＳＲ１が、信号ＳＲＮの後に再び設定される
ようにする。記録プロセスは、信号ＲＥＳＥＴによりそ
のパルスがフリップフロップ１４４のリングを循環して
伝搬するのを停止するまで、パイプライン方式において
サンプルアンドホールド回路１２１及び１２２を周期的
にトリガすることにより書込み動作を開始し続ける。
るタイミング図である。最初に、信号ＲＥＳＥＴがフリ
ップフロップ１４４をリセットし、メモリアレイ１３０
が書込み動作の準備をする。ＥＥＰＲＯＭ、ＥＰＲＯＭ
或いはフラッシュメモリのようなほとんどの不揮発性メ
モリの場合、書込み動作のための準備は、その情報が書
込まれる記憶位置を消去することを伴う。記録を開始す
るために、信号ＲＥＳＥＴは解除され、ＯＲゲート１４
２に対する入力ＥＮＡＢＬＥのパルス２０５が、クロッ
ク信号ＳＡＭＰＬＥＣＬＫの概ね１クロックサイクルの
間、ハイに設定される。ＯＲゲート１４２はフリップフ
ロップ１４４−１への入力信号としてＥＮＡＢＬＥパル
ス２０５を供給し、フリップフロップ１４４−１からの
出力信号ＳＲ１は信号ＳＡＭＰＬＥＣＬＫの立ち上がり
エッジ２１０においてハイになり、それが信号ＥＮＡＢ
ＬＥのパルス２０５中に発生する。サンプリングクロッ
クＳＡＭＰＬＥＣＬＫの次の立ち上がりエッジ２２０に
応じて、フリップフロップ１４４−１は信号ＳＲ１を解
除し、フリップフロップ１４４−２が信号ＳＲ２を設定
する。その後パルスはフリップフロップ１４４−１から
１４４−Ｎまで伝搬し、信号ＳＲ１〜ＳＲＮが、パイプ
ライン１１０−１〜１１０−Ｎのサンプルアンドホール
ド回路１２１及び１２２を順次トリガする。その後各パ
イプライン１１０は異なる時間で書込み信号Ｖｐｐ及び
Ｖｖｆｙのサンプリングを開始する。最後のフリップフ
ロップ１４４−ＮはＯＲゲート１４２の入力端子に接続
され、信号ＳＲ１が、信号ＳＲＮの後に再び設定される
ようにする。記録プロセスは、信号ＲＥＳＥＴによりそ
のパルスがフリップフロップ１４４のリングを循環して
伝搬するのを停止するまで、パイプライン方式において
サンプルアンドホールド回路１２１及び１２２を周期的
にトリガすることにより書込み動作を開始し続ける。
【００２０】書込み中、パイプライン１１０−１〜１１
０−Ｎのサンプルアンドホールド回路１２１及び１２２
は、対応する信号ＳＲ１〜ＳＲＮに応じて書込み信号Ｖ
ｐｐ及びＶｖｆｙをサンプリングする。信号ＳＲ１が時
間２１０で設定されるとき、パイプライン１１０−１の
サンプルアンドホールド回路１２１及び１２２は、書込
み信号Ｖｐｐ及びＶｖｆｙをサンプリングし、パイプラ
イン１１０−１は、インターバル２１５中に対応する信
号Ａｉｎの値のアレイ１３０−１のメモリセルへの書込
みを開始する。信号ＳＲ２が時間２２０で設定されると
き、パイプライン１１０−２のサンプルアンドホールド
回路１２１及び１２２が、書込み信号Ｖｐｐ及びＶｖｆ
ｙをサンプリングし、パイプライン１１０−２がインタ
ーバル２２５中に対応する信号Ａｉｎの値のアレイ１３
０−２のメモリセルへの書込みを開始する。各行電圧選
択回路１３８は、マルチプレクサ１２６からの書込み信
号Ｖｐｐ及びＶｖｆｙのサンプリングされた値を用い
て、選択されたメモリセルの閾値電圧を目標となる閾値
電圧に設定する書込みプロセスを実行する。目標となる
閾値電圧は、書込み信号Ｖｐｐ及びＶｖｆｙがサンプリ
ングされたときの入力信号の電圧を表すレベルである。
０−Ｎのサンプルアンドホールド回路１２１及び１２２
は、対応する信号ＳＲ１〜ＳＲＮに応じて書込み信号Ｖ
ｐｐ及びＶｖｆｙをサンプリングする。信号ＳＲ１が時
間２１０で設定されるとき、パイプライン１１０−１の
サンプルアンドホールド回路１２１及び１２２は、書込
み信号Ｖｐｐ及びＶｖｆｙをサンプリングし、パイプラ
イン１１０−１は、インターバル２１５中に対応する信
号Ａｉｎの値のアレイ１３０−１のメモリセルへの書込
みを開始する。信号ＳＲ２が時間２２０で設定されると
き、パイプライン１１０−２のサンプルアンドホールド
回路１２１及び１２２が、書込み信号Ｖｐｐ及びＶｖｆ
ｙをサンプリングし、パイプライン１１０−２がインタ
ーバル２２５中に対応する信号Ａｉｎの値のアレイ１３
０−２のメモリセルへの書込みを開始する。各行電圧選
択回路１３８は、マルチプレクサ１２６からの書込み信
号Ｖｐｐ及びＶｖｆｙのサンプリングされた値を用い
て、選択されたメモリセルの閾値電圧を目標となる閾値
電圧に設定する書込みプロセスを実行する。目標となる
閾値電圧は、書込み信号Ｖｐｐ及びＶｖｆｙがサンプリ
ングされたときの入力信号の電圧を表すレベルである。
【００２１】典型的な書込みプロセスは、ベリファイサ
イクルを用いてインターリーブされた一連のプログラミ
ングパルスを発生する。各プログラミングパルス中に、
マルチプレクサ１２６はサンプルアンドホールド回路１
２１からのＶｐｐサンプルを選択し、行デコーダ１３２
は、サンプリングされた電圧を、アレイ１３０の選択さ
れたメモリセルを特定する入力アドレス信号に応じて選
択される行ラインに加える。電圧Ｖｐｐは典型的には９
〜１２Ｖの範囲にある。行デコーダ１３２は選択されな
い行ラインを接地する。列デコーダ１３４はプログラミ
ング電圧Ｖｐｃ（典型的には５〜６Ｖ）を、選択された
メモリセルに接続される列ラインに加え、選択されない
列ラインを接地する。デコーダ１７２は選択されないメ
モリセルを含むセクタのソースラインを接地する。プロ
グラミングパルス中に選択されたメモリセルのコントロ
ールゲート、ソース及びドレインに加えられる電圧を組
み合わせることにより、選択されたメモリセルのフロー
ティングゲートにチャネルホットエレクトロン注入が生
じ、選択されたメモリセルの閾値電圧が増加する。
イクルを用いてインターリーブされた一連のプログラミ
ングパルスを発生する。各プログラミングパルス中に、
マルチプレクサ１２６はサンプルアンドホールド回路１
２１からのＶｐｐサンプルを選択し、行デコーダ１３２
は、サンプリングされた電圧を、アレイ１３０の選択さ
れたメモリセルを特定する入力アドレス信号に応じて選
択される行ラインに加える。電圧Ｖｐｐは典型的には９
〜１２Ｖの範囲にある。行デコーダ１３２は選択されな
い行ラインを接地する。列デコーダ１３４はプログラミ
ング電圧Ｖｐｃ（典型的には５〜６Ｖ）を、選択された
メモリセルに接続される列ラインに加え、選択されない
列ラインを接地する。デコーダ１７２は選択されないメ
モリセルを含むセクタのソースラインを接地する。プロ
グラミングパルス中に選択されたメモリセルのコントロ
ールゲート、ソース及びドレインに加えられる電圧を組
み合わせることにより、選択されたメモリセルのフロー
ティングゲートにチャネルホットエレクトロン注入が生
じ、選択されたメモリセルの閾値電圧が増加する。
【００２２】ベリファイサイクル中に、マルチプレクサ
１２６はサンプルアンドホールド回路１２１からのＶｖ
ｆｙサンプルを選択する。行デコーダ１３２は信号Ｖｖ
ｆｙのサンプリングされたレベルを選択された行ライン
に加え、選択されない行ラインを接地する。列デコーダ
１３４は読出し電圧Ｖｒｃ（典型的には約１〜２Ｖ）を
選択された列ラインに加え、センス増幅器１３６を選択
された列ラインに接続する。列デコーダ１３４は選択さ
れない列ラインを接地する。デコーダ１７２は選択され
ないメモリセルに接続されるソースラインを接地し続け
る。プログラミングパルスが選択されたメモリセルの閾
値電圧を信号Ｖｖｆｙのサンプリングされたレベルまで
上昇させるとき、センス増幅器１３６はメモリセルが処
理をしないベリファイサイクル中に信号を検出し、それ
を送出し、さらなるプログラミングパルスを停止する。
プログラミングパルスは、さらにサンプリングされた電
圧Ｖｐｐを選択された行ラインに加えるのを停止するこ
とによって、又は電圧Ｖｐｃを選択された列ラインに加
えるのを停止することによって、或いはその両方によっ
て停止されることができる。従ってプログラミングパル
スはサンプリングされた電圧Ｖｖｆｙのレベルまで閾値
電圧を上昇させ、その後停止される。パイプライン１１
０に対する有効な書込み時間は、クロック信号ＳＡＭＰ
ＬＥＣＬＫの周期のＮ倍であり、Ｎはパイプライン１１
０の数である。従ってパイプラインの数は、パイプライ
ン１１０当たりに必要な書込み時間及び所望の書込み周
波数により選択することができる。例えば書込み時間Ｔ
ｗが１０μｓの場合、６．４ＭＨｚのサンプリング速度
を達成するために６４パイプラインが必要とされる。
１２６はサンプルアンドホールド回路１２１からのＶｖ
ｆｙサンプルを選択する。行デコーダ１３２は信号Ｖｖ
ｆｙのサンプリングされたレベルを選択された行ライン
に加え、選択されない行ラインを接地する。列デコーダ
１３４は読出し電圧Ｖｒｃ（典型的には約１〜２Ｖ）を
選択された列ラインに加え、センス増幅器１３６を選択
された列ラインに接続する。列デコーダ１３４は選択さ
れない列ラインを接地する。デコーダ１７２は選択され
ないメモリセルに接続されるソースラインを接地し続け
る。プログラミングパルスが選択されたメモリセルの閾
値電圧を信号Ｖｖｆｙのサンプリングされたレベルまで
上昇させるとき、センス増幅器１３６はメモリセルが処
理をしないベリファイサイクル中に信号を検出し、それ
を送出し、さらなるプログラミングパルスを停止する。
プログラミングパルスは、さらにサンプリングされた電
圧Ｖｐｐを選択された行ラインに加えるのを停止するこ
とによって、又は電圧Ｖｐｃを選択された列ラインに加
えるのを停止することによって、或いはその両方によっ
て停止されることができる。従ってプログラミングパル
スはサンプリングされた電圧Ｖｖｆｙのレベルまで閾値
電圧を上昇させ、その後停止される。パイプライン１１
０に対する有効な書込み時間は、クロック信号ＳＡＭＰ
ＬＥＣＬＫの周期のＮ倍であり、Ｎはパイプライン１１
０の数である。従ってパイプラインの数は、パイプライ
ン１１０当たりに必要な書込み時間及び所望の書込み周
波数により選択することができる。例えば書込み時間Ｔ
ｗが１０μｓの場合、６．４ＭＨｚのサンプリング速度
を達成するために６４パイプラインが必要とされる。
【００２３】パイプライン１１０−１〜１１０−Ｎは異
なる時間で書込み動作を開始し、異なる終了段階で書込
み動作を重畳する。これを許容するために、メモリアレ
イ１３０−１〜１３０−Ｎは、１つのパイプライン１１
０において発生するソース、ドレイン及びコントロール
ゲート電圧が他のパイプライン１１０の電圧と干渉しな
いように区別される。本発明の態様に従えば、さらにメ
モリ１１０は単一の集積回路として製造される。別法で
は、メモリ１１０は１つ或いはそれ以上の記録用パイプ
ラインをそれぞれ含む２つ或いはそれ以上の集積回路と
して製造することができる。例えば、Ｎ個の個別集積回
路は、個別のシフトレジスタ及び論理回路を用いて互い
に接続されることができる。
なる時間で書込み動作を開始し、異なる終了段階で書込
み動作を重畳する。これを許容するために、メモリアレ
イ１３０−１〜１３０−Ｎは、１つのパイプライン１１
０において発生するソース、ドレイン及びコントロール
ゲート電圧が他のパイプライン１１０の電圧と干渉しな
いように区別される。本発明の態様に従えば、さらにメ
モリ１１０は単一の集積回路として製造される。別法で
は、メモリ１１０は１つ或いはそれ以上の記録用パイプ
ラインをそれぞれ含む２つ或いはそれ以上の集積回路と
して製造することができる。例えば、Ｎ個の個別集積回
路は、個別のシフトレジスタ及び論理回路を用いて互い
に接続されることができる。
【００２４】パイプライン型書込み動作の利点は、内部
チャージポンプ回路により列デコーダ１３４に供給され
るべき全ピークプログラミング電流が減少することであ
る。特にメモリセルは、メモリセルの閾値電圧が目標と
なる閾値電圧と最も異なる場合に、最初のプログラミン
グパルス中の列デコーダ１３４からより多くのプログラ
ミング電流（すなわちプログラミング電圧Ｖｐｃ）を消
費する。その閾値電圧が目標となる閾値電圧に接近する
に従って、プログラミング電流は著しく降下する。従っ
て書込み動作がＮパイプラインにおいて同時に開始され
るとき、パイプラインは、１つのパイプライン内を流れ
る最大電流ＩｍａｘのＮ倍のピーク電流を消費する。書
込み動作を異なる時間で開始し、異なる終了段階におけ
る書込み動作を重畳することにより、ほとんどのパイプ
ラインが最大電流Ｉｍａｘより著しく低い電流を流し、
プログラミングされるメモリセルの最初の高プログラミ
ング電流が分散され及び時間平均されるため、ピーク電
流及び電源に関連するノイズスパイクが低減される。
チャージポンプ回路により列デコーダ１３４に供給され
るべき全ピークプログラミング電流が減少することであ
る。特にメモリセルは、メモリセルの閾値電圧が目標と
なる閾値電圧と最も異なる場合に、最初のプログラミン
グパルス中の列デコーダ１３４からより多くのプログラ
ミング電流（すなわちプログラミング電圧Ｖｐｃ）を消
費する。その閾値電圧が目標となる閾値電圧に接近する
に従って、プログラミング電流は著しく降下する。従っ
て書込み動作がＮパイプラインにおいて同時に開始され
るとき、パイプラインは、１つのパイプライン内を流れ
る最大電流ＩｍａｘのＮ倍のピーク電流を消費する。書
込み動作を異なる時間で開始し、異なる終了段階におけ
る書込み動作を重畳することにより、ほとんどのパイプ
ラインが最大電流Ｉｍａｘより著しく低い電流を流し、
プログラミングされるメモリセルの最初の高プログラミ
ング電流が分散され及び時間平均されるため、ピーク電
流及び電源に関連するノイズスパイクが低減される。
【００２５】典型的には不揮発性アナログメモリの読出
しは書込みより速く、読出し動作を重畳させることなく
メモリセルを順次読出しても、メモリセルからのアナロ
グ値からの読出し或いは一連のメモリセルからのアナロ
グ信号の再生には十分である。従ってパイプライン１１
０は、メモリアレイ１３０−１〜１３０−Ｎから重畳せ
ずに読出すために順次用いることができる。しかしなが
らパイプライン型或いは並行読出しを有する再生システ
ムは、より高いサンプリング周波数を与えるか、或いは
より遅い（及び通常より正確な）読出しプロセスを実現
することができる。本発明の１つの態様に従えば、並行
或いはパイプライン型読出し動作は、共有された読出し
回路を用いることができ、読出し回路が全体として各パ
イプライン及び集積回路メモリのために必要とする回路
面積を低減することができる。
しは書込みより速く、読出し動作を重畳させることなく
メモリセルを順次読出しても、メモリセルからのアナロ
グ値からの読出し或いは一連のメモリセルからのアナロ
グ信号の再生には十分である。従ってパイプライン１１
０は、メモリアレイ１３０−１〜１３０−Ｎから重畳せ
ずに読出すために順次用いることができる。しかしなが
らパイプライン型或いは並行読出しを有する再生システ
ムは、より高いサンプリング周波数を与えるか、或いは
より遅い（及び通常より正確な）読出しプロセスを実現
することができる。本発明の１つの態様に従えば、並行
或いはパイプライン型読出し動作は、共有された読出し
回路を用いることができ、読出し回路が全体として各パ
イプライン及び集積回路メモリのために必要とする回路
面積を低減することができる。
【００２６】パイプライン１１０の典型的な読出しプロ
セスは、選択されたメモリセルの導電率が変わるまで、
選択されたメモリセルのコントロールゲート電圧を徐々
に変化させる。導電率が変化するとき、コントロールゲ
ート電圧は選択されたメモリセルの閾値電圧に概ね等し
くなり、読出される値を表す出力電圧に変換されること
ができる。メモリ１００では、読出し回路はパイプライ
ン１１０に対するコントロールゲート電圧を昇降する電
圧昇降回路１６０を備える。図３に示される第１の典型
的な再生動作では、パイプラインのバンク（１／２或い
はそれ以外の分数）は、並行読出し動作を実行し、サン
プルアンドホールド回路１２１に読込まれた読出し値を
格納する。例えば本発明の一実施例では、メモリ１００
は８個のパイプライン１１０を備え、４個からなる２つ
のバンクに分割される。パイプライン１１０の１つのバ
ンクが読出しを実行する（例えばパイプライン１１０−
５〜１１０−８）間、タイミング回路１４０は、別のバ
ンクのパイプライン（例えばパイプライン１１０−１〜
１１０−４）のサンプルアンドホールド回路１２１から
以前に読出された値の出力を順次制御する。このアプロ
ーチは、サンプルクロックＳＡＭＰＬＥＣＬＫの周波数
と同じ読出し出力速度を達成することにより、読出し出
力速度における制限要因となる読出しアクセス時間を除
去する。必要とされる読出し時間は、行ラインＲＣ遅延
及びセンス増幅遅延を含んでいるが、読出し動作の待ち
時間にのみ影響を与える。これによりデータは高クロッ
ク速度で読出されるようになる。
セスは、選択されたメモリセルの導電率が変わるまで、
選択されたメモリセルのコントロールゲート電圧を徐々
に変化させる。導電率が変化するとき、コントロールゲ
ート電圧は選択されたメモリセルの閾値電圧に概ね等し
くなり、読出される値を表す出力電圧に変換されること
ができる。メモリ１００では、読出し回路はパイプライ
ン１１０に対するコントロールゲート電圧を昇降する電
圧昇降回路１６０を備える。図３に示される第１の典型
的な再生動作では、パイプラインのバンク（１／２或い
はそれ以外の分数）は、並行読出し動作を実行し、サン
プルアンドホールド回路１２１に読込まれた読出し値を
格納する。例えば本発明の一実施例では、メモリ１００
は８個のパイプライン１１０を備え、４個からなる２つ
のバンクに分割される。パイプライン１１０の１つのバ
ンクが読出しを実行する（例えばパイプライン１１０−
５〜１１０−８）間、タイミング回路１４０は、別のバ
ンクのパイプライン（例えばパイプライン１１０−１〜
１１０−４）のサンプルアンドホールド回路１２１から
以前に読出された値の出力を順次制御する。このアプロ
ーチは、サンプルクロックＳＡＭＰＬＥＣＬＫの周波数
と同じ読出し出力速度を達成することにより、読出し出
力速度における制限要因となる読出しアクセス時間を除
去する。必要とされる読出し時間は、行ラインＲＣ遅延
及びセンス増幅遅延を含んでいるが、読出し動作の待ち
時間にのみ影響を与える。これによりデータは高クロッ
ク速度で読出されるようになる。
【００２７】信号ＲＥＡＤが設定され、電圧昇降回路１
６０が、メモリセル内に格納された情報を表す最小限の
閾値電圧ＶＴｍｉｎよりわずかに低い電圧から、セル内
に格納された情報を表す最大閾値電圧ＶＴｍａｘに向か
って読出し信号Ｖｓｒを増加し始めるとき、典型的な再
生回路が時間３００で動作を開始する。線形に増加する
信号Ｖｓｒは、昇降回路１６０が信号Ｖｓｒを変化させ
ることができる方法の一例に過ぎない。別法では昇降回
路１６０は電圧ＶＴｍａｘ及びＶＴｍｉｎを含む範囲に
渡って信号Ｖｓｒを単調に増加或いは減少させることが
できる。信号Ｖｓｒは、電圧ＶＴｍｉｎより低い電圧で
開始し、電圧ＶＴｍａｘを超えて延在する電圧の範囲を
有することが好ましい。一度信号Ｖｓｒがその範囲の最
大値に到達すれば、昇降回路１６０は信号Ｖｓｒをその
最小電圧に急速にリセットする。時間３１０では、その
後信号Ｖｓｒが再び徐々に上昇する。時間３００と３１
０との間では、各パイプライン１１０−１〜１１０−４
は読出し動作を実行し、パイプライン１１０−５〜１１
０−８はアイドル状態である。読出しを実行するバンク
では、電圧選択回路１３８及び関連する行デコーダ１３
２が信号Ｖｓｒを選択し、その信号を関連するアレイ１
３０の選択されたメモリセルに接続される行ラインに加
える。読出しプロセスの場合、同じアドレス信号が各ア
レイ１３０（すなわち行及び列デコーダ１３２及び１３
４）に同時に加えられることができ、全ての他の信号Ｖ
ｓｒの昇降終了後に、各アレイ１３０に対するアドレス
信号がインクリメントされる。選択されない行ラインは
接地される。同時に列デコーダ１３４は選択されたメモ
リセルに接続される列ラインに、読出し電圧Ｖｒｃを加
え、かつセンス増幅器１３６を接続する。読出しの場
合、マルチプレクサ１２３がセンス増幅器１３６からの
トリガ信号をサンプルアンドホールド回路１２１からの
クロック端子に接続し、さらにマルチプレクサ１２４が
読出し信号Ｖｓｒをサンプルアンドホールド回路１２１
の入力に接続する。アレイ１３０内の選択されたメモリ
セルが導電率を変更するとき、関連するセンス増幅器１
３６が関連するサンプルアンドホールド回路１２１を動
作させ、その後サンプルアンドホールド回路１２１が信
号Ｖｓｒの電圧を格納する。信号Ｖｓｒのサンプリング
はインターバル３００〜３１０の間の任意の時間におい
て生じることができる。サンプリングが特定のパイプラ
イン１１０において生じる時間は、そのパイプラインか
ら読出される値に依存する。
６０が、メモリセル内に格納された情報を表す最小限の
閾値電圧ＶＴｍｉｎよりわずかに低い電圧から、セル内
に格納された情報を表す最大閾値電圧ＶＴｍａｘに向か
って読出し信号Ｖｓｒを増加し始めるとき、典型的な再
生回路が時間３００で動作を開始する。線形に増加する
信号Ｖｓｒは、昇降回路１６０が信号Ｖｓｒを変化させ
ることができる方法の一例に過ぎない。別法では昇降回
路１６０は電圧ＶＴｍａｘ及びＶＴｍｉｎを含む範囲に
渡って信号Ｖｓｒを単調に増加或いは減少させることが
できる。信号Ｖｓｒは、電圧ＶＴｍｉｎより低い電圧で
開始し、電圧ＶＴｍａｘを超えて延在する電圧の範囲を
有することが好ましい。一度信号Ｖｓｒがその範囲の最
大値に到達すれば、昇降回路１６０は信号Ｖｓｒをその
最小電圧に急速にリセットする。時間３１０では、その
後信号Ｖｓｒが再び徐々に上昇する。時間３００と３１
０との間では、各パイプライン１１０−１〜１１０−４
は読出し動作を実行し、パイプライン１１０−５〜１１
０−８はアイドル状態である。読出しを実行するバンク
では、電圧選択回路１３８及び関連する行デコーダ１３
２が信号Ｖｓｒを選択し、その信号を関連するアレイ１
３０の選択されたメモリセルに接続される行ラインに加
える。読出しプロセスの場合、同じアドレス信号が各ア
レイ１３０（すなわち行及び列デコーダ１３２及び１３
４）に同時に加えられることができ、全ての他の信号Ｖ
ｓｒの昇降終了後に、各アレイ１３０に対するアドレス
信号がインクリメントされる。選択されない行ラインは
接地される。同時に列デコーダ１３４は選択されたメモ
リセルに接続される列ラインに、読出し電圧Ｖｒｃを加
え、かつセンス増幅器１３６を接続する。読出しの場
合、マルチプレクサ１２３がセンス増幅器１３６からの
トリガ信号をサンプルアンドホールド回路１２１からの
クロック端子に接続し、さらにマルチプレクサ１２４が
読出し信号Ｖｓｒをサンプルアンドホールド回路１２１
の入力に接続する。アレイ１３０内の選択されたメモリ
セルが導電率を変更するとき、関連するセンス増幅器１
３６が関連するサンプルアンドホールド回路１２１を動
作させ、その後サンプルアンドホールド回路１２１が信
号Ｖｓｒの電圧を格納する。信号Ｖｓｒのサンプリング
はインターバル３００〜３１０の間の任意の時間におい
て生じることができる。サンプリングが特定のパイプラ
イン１１０において生じる時間は、そのパイプラインか
ら読出される値に依存する。
【００２８】時間３１０まで、信号ＶｓｒはＶＴｍｉｎ
及びＶＴｍａｘを含む範囲に渡って動作し、第１のバン
クにおける各パイプライン１１０−１〜１１０−４はサ
ンプルアンドホールド回路１２１に読出し値を格納して
いる。再び昇降回路１６０は信号Ｖｓｒの電圧を増加し
始め、時間３１０と３２０との間でパイプライン１１０
−５〜１１０−８が読出し動作を実行することができ
る。時間３１０と３２０との間では、パイプライン１１
０−１〜１１０−４は読出し動作を実行しないが、タイ
ミング回路１４０がパイプライン１１０−１〜１１０−
４から以前に読出した値の出力を制御する。詳細には、
信号ＥＮＡＢＬＥのパルス３０５が設定され、フリップ
フロップ１４４−１が時間３１０で出力信号ＳＲ１を設
定するようになる。信号ＲＥＡＤ及びＳＲ１が設定され
るとき、パイプライン１１０−１のサンプルアンドホー
ルド回路１２１は、マルチプレクサ１２６及びＡＮＤゲ
ート１２８を介して出力信号Ａｏｕｔを供給する。信号
ＳＡＭＰＬＥＣＬＫの次の周期では、信号ＳＲ１は解除
され、信号ＳＲ２が設定される。信号ＲＥＡＤ及びＳＲ
２が設定されるとき、パイプライン１１０−２のサンプ
ルアンドホールド回路１２１は出力信号Ａｏｕｔを供給
する。信号ＳＡＭＰＬＥＣＬＫの４つの周期では、全デ
ータがパイプライン１１０−１〜１１０−４からの出力
であり、パイプライン１１０−５〜１１０−８は４つの
読出し動作を終了する。時間３２０と３３０との間で
は、パイプライン１１０−１〜１１０−４がアレイ１３
０−１〜１３０−４から次の組の値を読出し、パイプラ
イン１１０−５〜１１０−８のサンプルアンドホールド
回路１２１が信号Ａｏｕｔを供給する。
及びＶＴｍａｘを含む範囲に渡って動作し、第１のバン
クにおける各パイプライン１１０−１〜１１０−４はサ
ンプルアンドホールド回路１２１に読出し値を格納して
いる。再び昇降回路１６０は信号Ｖｓｒの電圧を増加し
始め、時間３１０と３２０との間でパイプライン１１０
−５〜１１０−８が読出し動作を実行することができ
る。時間３１０と３２０との間では、パイプライン１１
０−１〜１１０−４は読出し動作を実行しないが、タイ
ミング回路１４０がパイプライン１１０−１〜１１０−
４から以前に読出した値の出力を制御する。詳細には、
信号ＥＮＡＢＬＥのパルス３０５が設定され、フリップ
フロップ１４４−１が時間３１０で出力信号ＳＲ１を設
定するようになる。信号ＲＥＡＤ及びＳＲ１が設定され
るとき、パイプライン１１０−１のサンプルアンドホー
ルド回路１２１は、マルチプレクサ１２６及びＡＮＤゲ
ート１２８を介して出力信号Ａｏｕｔを供給する。信号
ＳＡＭＰＬＥＣＬＫの次の周期では、信号ＳＲ１は解除
され、信号ＳＲ２が設定される。信号ＲＥＡＤ及びＳＲ
２が設定されるとき、パイプライン１１０−２のサンプ
ルアンドホールド回路１２１は出力信号Ａｏｕｔを供給
する。信号ＳＡＭＰＬＥＣＬＫの４つの周期では、全デ
ータがパイプライン１１０−１〜１１０−４からの出力
であり、パイプライン１１０−５〜１１０−８は４つの
読出し動作を終了する。時間３２０と３３０との間で
は、パイプライン１１０−１〜１１０−４がアレイ１３
０−１〜１３０−４から次の組の値を読出し、パイプラ
イン１１０−５〜１１０−８のサンプルアンドホールド
回路１２１が信号Ａｏｕｔを供給する。
【００２９】本発明の別の態様に従えば、サンプルアン
ドホールド回路１２２は基準メモリセルから読出された
値をサンプリングすることができ、一方サンプルアンド
ホールド回路１２１は読出されたメモリセルの閾値電圧
をサンプリングする。その後パイプライン１１０のサン
プルアンドホールド回路１２１及び１２２の出力端子に
接続される差動増幅器（図示せず）は、メモリセルから
読出された値と基準セルから読出された基準値との間の
差に応じて出力電圧Ａｏｕｔを発生することができる。
差を用いて出力信号Ａｏｕｔを発生する場合、メモリア
レイ１３０の性能における系統的変動は解消される。
ドホールド回路１２２は基準メモリセルから読出された
値をサンプリングすることができ、一方サンプルアンド
ホールド回路１２１は読出されたメモリセルの閾値電圧
をサンプリングする。その後パイプライン１１０のサン
プルアンドホールド回路１２１及び１２２の出力端子に
接続される差動増幅器（図示せず）は、メモリセルから
読出された値と基準セルから読出された基準値との間の
差に応じて出力電圧Ａｏｕｔを発生することができる。
差を用いて出力信号Ａｏｕｔを発生する場合、メモリア
レイ１３０の性能における系統的変動は解消される。
【００３０】図４は第２の典型的な読出しプロセスを示
す。第２の読出しプロセスはサンプルアンドホールド回
路１２１及び１２２の両方を用いる。図４の読出しプロ
セスは、信号ＲＥＡＤが設定され、昇降回路１６０が信
号Ｖｓｒの電圧を増加し始めるときに、時間４００で開
始される。時間４００と４１０との間のインターバル中
に、信号Ｖｓｒは電圧ＶＴｍｉｎからＶＴｍａｘまで変
化し、全てのパイプライン１１０が読出し動作を実行す
る。各アレイに加えられるアドレス信号は全て同じであ
ることができ、各パイプライン１１０はアレイ１３０に
おいて同じ相対位置を有するメモリセルを読出すように
なる。マルチプレクサ１２３がセンス増幅器１３６を選
択し、サンプルアンドホールド回路１２１によりサンプ
リングをトリガし、サンプルアンドホールド回路１２２
のトリガを停止する。マルチプレクサ１２４は読出し信
号Ｖｓｒをサンプルアンドホールド回路１２１の入力端
子に加える。従って読出し動作の結果はサンプルアンド
ホールド回路１２１に格納される。時間４１０では、第
１組の読出し動作が終了し、アレイ１３０に加えられる
アドレス信号がインクリメントされ、第２組の読出し動
作が開始される。その後マルチプレクサ１２３はサンプ
ルアンドホールド回路１２１のトリガを停止し、センス
増幅器１３６を選択し、サンプルアンドホールド回路１
２２をトリガする。マルチプレクサ１２４は読出し信号
Ｖｓｒをサンプルアンドホールド回路１２２の入力端子
に加える。こうして第２組の読出し動作は、サンプルア
ンドホールド回路１２２に読出された値を保管し、既に
サンプルアンドホールド回路１２１内にある値を保存す
る。
す。第２の読出しプロセスはサンプルアンドホールド回
路１２１及び１２２の両方を用いる。図４の読出しプロ
セスは、信号ＲＥＡＤが設定され、昇降回路１６０が信
号Ｖｓｒの電圧を増加し始めるときに、時間４００で開
始される。時間４００と４１０との間のインターバル中
に、信号Ｖｓｒは電圧ＶＴｍｉｎからＶＴｍａｘまで変
化し、全てのパイプライン１１０が読出し動作を実行す
る。各アレイに加えられるアドレス信号は全て同じであ
ることができ、各パイプライン１１０はアレイ１３０に
おいて同じ相対位置を有するメモリセルを読出すように
なる。マルチプレクサ１２３がセンス増幅器１３６を選
択し、サンプルアンドホールド回路１２１によりサンプ
リングをトリガし、サンプルアンドホールド回路１２２
のトリガを停止する。マルチプレクサ１２４は読出し信
号Ｖｓｒをサンプルアンドホールド回路１２１の入力端
子に加える。従って読出し動作の結果はサンプルアンド
ホールド回路１２１に格納される。時間４１０では、第
１組の読出し動作が終了し、アレイ１３０に加えられる
アドレス信号がインクリメントされ、第２組の読出し動
作が開始される。その後マルチプレクサ１２３はサンプ
ルアンドホールド回路１２１のトリガを停止し、センス
増幅器１３６を選択し、サンプルアンドホールド回路１
２２をトリガする。マルチプレクサ１２４は読出し信号
Ｖｓｒをサンプルアンドホールド回路１２２の入力端子
に加える。こうして第２組の読出し動作は、サンプルア
ンドホールド回路１２２に読出された値を保管し、既に
サンプルアンドホールド回路１２１内にある値を保存す
る。
【００３１】第２組の読出し動作と同時に、第１組の読
出し動作中に読出された値はサンプルアンドホールド回
路１２１から出力される。詳細には、時間４１０の時点
或いはその前に、信号ＥＮＡＢＬＥのパルスが設定さ
れ、出力動作を開始する。時間４００と４１０との間で
は、マルチプレクサ１２６がサンプルアンドホールド回
路１２１からの値を選択する。関連するフリップフロッ
プ１４４がＳＲ１〜ＳＲＮの関連する信号の１つを設定
するとき、各ＡＮＤ１２８ゲートが関連するサンプルア
ンドホールド回路１２１からの選択された値を出力する
ことができる。最初にフリップフロップ１４４−１がサ
ンプルクロック信号ＳＡＭＰＬＥＣＬＫの立ち上がりエ
ッジで信号ＳＲ１を設定し、パイプライン１１０−１が
出力信号Ａｏｕｔを供給する。その後各信号ＳＡＭＰＬ
ＥＣＬＫのサイクルにより次のフリップフロップ１４４
が次のパイプライン１１０からの出力をイネーブルする
ようになる。
出し動作中に読出された値はサンプルアンドホールド回
路１２１から出力される。詳細には、時間４１０の時点
或いはその前に、信号ＥＮＡＢＬＥのパルスが設定さ
れ、出力動作を開始する。時間４００と４１０との間で
は、マルチプレクサ１２６がサンプルアンドホールド回
路１２１からの値を選択する。関連するフリップフロッ
プ１４４がＳＲ１〜ＳＲＮの関連する信号の１つを設定
するとき、各ＡＮＤ１２８ゲートが関連するサンプルア
ンドホールド回路１２１からの選択された値を出力する
ことができる。最初にフリップフロップ１４４−１がサ
ンプルクロック信号ＳＡＭＰＬＥＣＬＫの立ち上がりエ
ッジで信号ＳＲ１を設定し、パイプライン１１０−１が
出力信号Ａｏｕｔを供給する。その後各信号ＳＡＭＰＬ
ＥＣＬＫのサイクルにより次のフリップフロップ１４４
が次のパイプライン１１０からの出力をイネーブルする
ようになる。
【００３２】時間４２０までに第２組の読出し動作は終
了し、第１組の読出し動作において読出された全ての値
が出力されている。サンプルアンドホールド回路１２１
及び１２２の役割は各パイプライン１１０において反転
される。従って時間４２０と４３０との間では、サンプ
ルアンドホールド回路１２１はアレイ１３０から読出さ
れた値を受信し、サンプルアンドホールド回路１２２は
出力信号Ａｏｕｔを供給する。並行読出し動作の各組に
対して、サンプルアンドホールド回路１２１及び１２２
の役割を繰返し交代することにより一定データ流を保持
することができる。別法では、時間４１０でサンプルア
ンドホールド回路１２１からの全てのサンプリングされ
た値が関連するサンプルアンドホールド回路１２２に伝
送され、時間４１０と４２０との間で順次出力されるこ
とができる。サンプルアンドホールド回路１２２にサン
プリングされた値を伝送することにより、時間４１０と
４２０との間で実行される組の読出し動作に対するサン
プルアンドホールド回路１２１は解放される。図３の再
生プロセスより優れた図４の再生プロセスの利点は、図
４のプロセスが、同じ一定情報出力速度を保持するため
に半分の数のパイプライン１１０しか必要としないとい
う点である。しかしながら、書込みプロセスが読出しプ
ロセスより遅くなる傾向があるため、典型的には書込み
速度が、特定の情報流速度を保持するために必要とされ
るパイプラインの数を決定する際の支配的要因であり、
第１のプロセスは読出しプロセスのためのより簡単なコ
ントロール回路を許容することもできる。
了し、第１組の読出し動作において読出された全ての値
が出力されている。サンプルアンドホールド回路１２１
及び１２２の役割は各パイプライン１１０において反転
される。従って時間４２０と４３０との間では、サンプ
ルアンドホールド回路１２１はアレイ１３０から読出さ
れた値を受信し、サンプルアンドホールド回路１２２は
出力信号Ａｏｕｔを供給する。並行読出し動作の各組に
対して、サンプルアンドホールド回路１２１及び１２２
の役割を繰返し交代することにより一定データ流を保持
することができる。別法では、時間４１０でサンプルア
ンドホールド回路１２１からの全てのサンプリングされ
た値が関連するサンプルアンドホールド回路１２２に伝
送され、時間４１０と４２０との間で順次出力されるこ
とができる。サンプルアンドホールド回路１２２にサン
プリングされた値を伝送することにより、時間４１０と
４２０との間で実行される組の読出し動作に対するサン
プルアンドホールド回路１２１は解放される。図３の再
生プロセスより優れた図４の再生プロセスの利点は、図
４のプロセスが、同じ一定情報出力速度を保持するため
に半分の数のパイプライン１１０しか必要としないとい
う点である。しかしながら、書込みプロセスが読出しプ
ロセスより遅くなる傾向があるため、典型的には書込み
速度が、特定の情報流速度を保持するために必要とされ
るパイプラインの数を決定する際の支配的要因であり、
第１のプロセスは読出しプロセスのためのより簡単なコ
ントロール回路を許容することもできる。
【００３３】図５Ａ及び図５Ｂは信号Ｖｓｒに対する別
の波形を示しており、図３及び図４の読出しプロセスに
適している。図３及び図４では、信号Ｖｓｒは遅い上昇
勾配を有する。図５Ａの波形は電圧の遅い下降勾配（す
なわち傾斜）を有する。図５Ａの信号Ｖｓｒを用いる場
合、センス増幅器１３６は読出し信号Ｖｓｒの傾斜中に
標的となるメモリセルの導通から非導通への変化を検出
し、その変化に応じてセンス増幅器１３６はサンプルア
ンドホールド回路１２１或いは１２２をトリガする。図
３及び図４に示される波形の場合、センス増幅器１３６
は標的となるメモリセルの非導通から導通への変化を検
出する。
の波形を示しており、図３及び図４の読出しプロセスに
適している。図３及び図４では、信号Ｖｓｒは遅い上昇
勾配を有する。図５Ａの波形は電圧の遅い下降勾配（す
なわち傾斜）を有する。図５Ａの信号Ｖｓｒを用いる場
合、センス増幅器１３６は読出し信号Ｖｓｒの傾斜中に
標的となるメモリセルの導通から非導通への変化を検出
し、その変化に応じてセンス増幅器１３６はサンプルア
ンドホールド回路１２１或いは１２２をトリガする。図
３及び図４に示される波形の場合、センス増幅器１３６
は標的となるメモリセルの非導通から導通への変化を検
出する。
【００３４】図５Ｂの信号Ｖｓｒに対する波形は、除々
に上昇する（低−高）勾配及び除々に下降する（高−
低）勾配を有する。従って、センス増幅器１３６は非導
通から導通への、さらには導通から非導通への選択され
たメモリセルの変化を検出することができる。センス増
幅器１３６はサンプルアンドホールド回路１２１をトリ
ガし、非導通から導通への変化の場合の信号Ｖｓｒをサ
ンプリングすることができ、サンプルアンドホールド回
路１２２をトリガして、導通から非導通への変化の場合
の信号Ｖｓｒをサンプリングすることができる。付加回
路（図示せず）を加えて、２つのサンプリングされた電
圧を平均化し、出力信号Ａｏｕｔを発生することができ
る。そのような平均化は、２つの変化間のあらゆるオフ
セット及びヒステリシスを排除或いは最小限にすること
ができる。
に上昇する（低−高）勾配及び除々に下降する（高−
低）勾配を有する。従って、センス増幅器１３６は非導
通から導通への、さらには導通から非導通への選択され
たメモリセルの変化を検出することができる。センス増
幅器１３６はサンプルアンドホールド回路１２１をトリ
ガし、非導通から導通への変化の場合の信号Ｖｓｒをサ
ンプリングすることができ、サンプルアンドホールド回
路１２２をトリガして、導通から非導通への変化の場合
の信号Ｖｓｒをサンプリングすることができる。付加回
路（図示せず）を加えて、２つのサンプリングされた電
圧を平均化し、出力信号Ａｏｕｔを発生することができ
る。そのような平均化は、２つの変化間のあらゆるオフ
セット及びヒステリシスを排除或いは最小限にすること
ができる。
【００３５】また図５Ｂは、パイプライン１１０の読出
し動作の開始をトリガする別の再生プロセスを示す。例
えば、再生プロセスは、信号Ｖｓｒの上昇勾配５１０の
開始時点の時間５１１でパイプライン１１０−１の読出
し動作を開始する。パイプライン１１０−１の場合の読
出し動作は、信号Ｖｓｒの上昇及び下降勾配５１０及び
５２０を通して継続され、時間５２１で終了する。時間
５２１では、パイプライン１１０−１は、選択されたメ
モリセルが非導通から導通へ変化する際にサンプルアン
ドホールド回路１２１がサンプリングした電圧の平均値
を出力し、選択されたメモリセルが導通から非導通へ変
化する際にサンプルアンドホールド回路１２２がサンプ
リングした電圧の平均値を出力する。パイプライン１１
０−２は、上昇勾配５１０開始後の時間５１２において
読出し動作を開始し、降下勾配５２０及び上昇勾配５３
０の一部の間読出し動作を継続し、時間５２２で動作を
終了する。信号ＶｓｒがＶＴｍｉｎより上まで上昇した
後にパイプライン１１０−２の読出し動作が開始される
ため、パイプライン１１０−２において選択されたメモ
リセルは、選択されたメモリセルの閾値電圧により、時
間５１２において導通するか、或いは非導通状態とな
る。従ってセンス増幅器１３６は、上昇勾配５１０或い
は上昇勾配５３０における選択されたメモリセルの非導
通−導通状態間の変化を観測する。傾斜５３０において
変化が観測される場合には、以前の（恐らくスプリアス
の）非導通−導通変化の場合にサンプルアンドホールド
回路１２１がサンプリングしたあらゆる値は上書きされ
る。時間５２２ではパイプライン１１０−２が２つの変
化においてサンプリングされた電圧の平均値を出力す
る。
し動作の開始をトリガする別の再生プロセスを示す。例
えば、再生プロセスは、信号Ｖｓｒの上昇勾配５１０の
開始時点の時間５１１でパイプライン１１０−１の読出
し動作を開始する。パイプライン１１０−１の場合の読
出し動作は、信号Ｖｓｒの上昇及び下降勾配５１０及び
５２０を通して継続され、時間５２１で終了する。時間
５２１では、パイプライン１１０−１は、選択されたメ
モリセルが非導通から導通へ変化する際にサンプルアン
ドホールド回路１２１がサンプリングした電圧の平均値
を出力し、選択されたメモリセルが導通から非導通へ変
化する際にサンプルアンドホールド回路１２２がサンプ
リングした電圧の平均値を出力する。パイプライン１１
０−２は、上昇勾配５１０開始後の時間５１２において
読出し動作を開始し、降下勾配５２０及び上昇勾配５３
０の一部の間読出し動作を継続し、時間５２２で動作を
終了する。信号ＶｓｒがＶＴｍｉｎより上まで上昇した
後にパイプライン１１０−２の読出し動作が開始される
ため、パイプライン１１０−２において選択されたメモ
リセルは、選択されたメモリセルの閾値電圧により、時
間５１２において導通するか、或いは非導通状態とな
る。従ってセンス増幅器１３６は、上昇勾配５１０或い
は上昇勾配５３０における選択されたメモリセルの非導
通−導通状態間の変化を観測する。傾斜５３０において
変化が観測される場合には、以前の（恐らくスプリアス
の）非導通−導通変化の場合にサンプルアンドホールド
回路１２１がサンプリングしたあらゆる値は上書きされ
る。時間５２２ではパイプライン１１０−２が２つの変
化においてサンプリングされた電圧の平均値を出力す
る。
【００３６】パイプライン１１０に対する各読出し動作
は、別のパイプライン１１０の以前の読出し動作の開始
時点から時間ＤＴだけオフセットされる。延長された或
いは連続的な再生動作の場合、インターバルＤＴは、読
出し動作に必要とされる時間ＲＴをパイプライン１１０
の数Ｎで割った値に概ね等しい。従ってＮ個のパイプラ
インはアイドル時間なしに読出し動作を周期的に実行す
ることができる。パイプライン型読出しプロセスの利点
は、サンプリング信号Ｖｓｒと信号Ａｏｕｔとしての出
力との間の時間が、パイプライン１１０に渡ってより一
様になるという点である。パイプライン１１０が並行し
て読出し動作を実行するとき、出力値を供給するための
最後のパイプライン１１０はサンプリング値を最も長く
保持しなければならない場合が多く、そのサンプリング
値は他のパイプライン１１０からのサンプリング出力よ
り劣化する場合がある。オフセット型の或いは互い違い
の読出し動作の開始方法は、図５Ｂの波形を有する信号
Ｖｓｒに制限されるわけではなく、図４及び図５Ａに示
されるように信号Ｖｓｒが他の波形を有する際に用いる
こともできる。
は、別のパイプライン１１０の以前の読出し動作の開始
時点から時間ＤＴだけオフセットされる。延長された或
いは連続的な再生動作の場合、インターバルＤＴは、読
出し動作に必要とされる時間ＲＴをパイプライン１１０
の数Ｎで割った値に概ね等しい。従ってＮ個のパイプラ
インはアイドル時間なしに読出し動作を周期的に実行す
ることができる。パイプライン型読出しプロセスの利点
は、サンプリング信号Ｖｓｒと信号Ａｏｕｔとしての出
力との間の時間が、パイプライン１１０に渡ってより一
様になるという点である。パイプライン１１０が並行し
て読出し動作を実行するとき、出力値を供給するための
最後のパイプライン１１０はサンプリング値を最も長く
保持しなければならない場合が多く、そのサンプリング
値は他のパイプライン１１０からのサンプリング出力よ
り劣化する場合がある。オフセット型の或いは互い違い
の読出し動作の開始方法は、図５Ｂの波形を有する信号
Ｖｓｒに制限されるわけではなく、図４及び図５Ａに示
されるように信号Ｖｓｒが他の波形を有する際に用いる
こともできる。
【００３７】上記読出し動作の場合、出力信号Ａｏｕｔ
は選択されたメモリセルから読出された閾値電圧であ
る。閾値電圧が所望の出力である場合には、信号Ａｏｕ
ｔはさらに変換する必要はなく出力として用いることが
できる。別法では、メモリセルの閾値と所望の出力アナ
ログ信号の電圧範囲との間でマッピングを行い、電圧シ
フタ並びにまた増幅器のようなコンバータが信号Ａｏｕ
ｔを必要に応じて変換することができる。この変換は典
型的には、入力信号Ａｉｎから書込み信号Ｖｖｆｙを発
生する際に書込み電圧発生器１５０が実行する電圧変換
の逆である。別のメモリ実施例では、電圧昇降回路１６
０が信号Ｖｓｒ及び信号Ｖｓｒに所望の変換を加えた結
果である第２の読出し信号を発生する。この第２の読出
し信号は、選択されたメモリを導電率が変化する際にサ
ンプリングするために、サンプルアンドホールド回路１
２１及び１２２の入力端子に接続されることができる。
従って第２の読出し信号のサンプリングされた値は、信
号Ａｏｕｔとしてサンプルアンドホールド回路１２１及
び１２２から出力することができ、信号Ａｏｕｔは変換
される必要はないであろう。
は選択されたメモリセルから読出された閾値電圧であ
る。閾値電圧が所望の出力である場合には、信号Ａｏｕ
ｔはさらに変換する必要はなく出力として用いることが
できる。別法では、メモリセルの閾値と所望の出力アナ
ログ信号の電圧範囲との間でマッピングを行い、電圧シ
フタ並びにまた増幅器のようなコンバータが信号Ａｏｕ
ｔを必要に応じて変換することができる。この変換は典
型的には、入力信号Ａｉｎから書込み信号Ｖｖｆｙを発
生する際に書込み電圧発生器１５０が実行する電圧変換
の逆である。別のメモリ実施例では、電圧昇降回路１６
０が信号Ｖｓｒ及び信号Ｖｓｒに所望の変換を加えた結
果である第２の読出し信号を発生する。この第２の読出
し信号は、選択されたメモリを導電率が変化する際にサ
ンプリングするために、サンプルアンドホールド回路１
２１及び１２２の入力端子に接続されることができる。
従って第２の読出し信号のサンプリングされた値は、信
号Ａｏｕｔとしてサンプルアンドホールド回路１２１及
び１２２から出力することができ、信号Ａｏｕｔは変換
される必要はないであろう。
【００３８】メモリ１００がメモリセルにアナログ値を
格納する流れにおいて記載されてきたが、軽微な変更に
より、メモリ１００はメモリセル毎に多数ビットの情報
を格納することができる。詳細には、電圧発生器１５０
がデジタル−アナログコンバータ（ＤＡＣ）を備えるよ
うに変更され、多数ビットデジタル信号を受信し、多数
ビットデジタル信号をアナログ信号Ａｉｎに変換するこ
とができるようになる。その後発生器１５０は、多数ビ
ットデジタル信号をメモリセルに書込むための適当なプ
ログラミング及びベリファイ電圧で書込み信号Ｖｐｐ及
びＶｖｆｙを発生することができる。アナログ−デジタ
ルコンバータ（図示せず）が、出力アナログ信号Ａｏｕ
ｔを多数ビットデジタル信号に変換することができる。
格納する流れにおいて記載されてきたが、軽微な変更に
より、メモリ１００はメモリセル毎に多数ビットの情報
を格納することができる。詳細には、電圧発生器１５０
がデジタル−アナログコンバータ（ＤＡＣ）を備えるよ
うに変更され、多数ビットデジタル信号を受信し、多数
ビットデジタル信号をアナログ信号Ａｉｎに変換するこ
とができるようになる。その後発生器１５０は、多数ビ
ットデジタル信号をメモリセルに書込むための適当なプ
ログラミング及びベリファイ電圧で書込み信号Ｖｐｐ及
びＶｖｆｙを発生することができる。アナログ−デジタ
ルコンバータ（図示せず）が、出力アナログ信号Ａｏｕ
ｔを多数ビットデジタル信号に変換することができる。
【００３９】図６は、本発明の別の実施例によるマルチ
ビット／セルメモリ６００を示す。メモリ６００はメモ
リ１００と類似であり、Ｎ個の書込み／読出しパイプラ
イン６１０を備え、各パイプラインが関連する行デコー
ダ１３２、列デコーダ１３４及びセンス増幅器１３６を
含むメモリアレイ１３０を備える。アレイ１３０は、図
１のメモリ１００に関して上記したような非揮発性メモ
リセルのアレイである。しかしながらメモリ６００はア
レイ１３０を用いて、各メモリセル内に多数ビットのデ
ジタル情報を格納する。メモリセル毎に多数のビットを
収容するために、メモリ６００は、１つのメモリセルに
書込まれる値を表すマルチビットデジタル信号Ｄｉｎを
受信する書込み電圧発生器６５０を備える。信号Ｄｉｎ
から、発生器６００は、信号Ｄｉｎの値をメモリセルに
書込むために適当なレベルの書込み信号Ｖｐｐ及びＶｖ
ｆｙを発生する。各パイプライン６１０−１〜６１０−
Ｎはサンプルアンドホールド回路１２１及び１２２を含
み、それぞれメモリ１００に関連して上記したような書
込み或いは記録動作のための信号Ｖｐｐ及びＶｖｆｙの
値をサンプリングし保持する。
ビット／セルメモリ６００を示す。メモリ６００はメモ
リ１００と類似であり、Ｎ個の書込み／読出しパイプラ
イン６１０を備え、各パイプラインが関連する行デコー
ダ１３２、列デコーダ１３４及びセンス増幅器１３６を
含むメモリアレイ１３０を備える。アレイ１３０は、図
１のメモリ１００に関して上記したような非揮発性メモ
リセルのアレイである。しかしながらメモリ６００はア
レイ１３０を用いて、各メモリセル内に多数ビットのデ
ジタル情報を格納する。メモリセル毎に多数のビットを
収容するために、メモリ６００は、１つのメモリセルに
書込まれる値を表すマルチビットデジタル信号Ｄｉｎを
受信する書込み電圧発生器６５０を備える。信号Ｄｉｎ
から、発生器６００は、信号Ｄｉｎの値をメモリセルに
書込むために適当なレベルの書込み信号Ｖｐｐ及びＶｖ
ｆｙを発生する。各パイプライン６１０−１〜６１０−
Ｎはサンプルアンドホールド回路１２１及び１２２を含
み、それぞれメモリ１００に関連して上記したような書
込み或いは記録動作のための信号Ｖｐｐ及びＶｖｆｙの
値をサンプリングし保持する。
【００４０】マルチビット／セルメモリ６００の記録動
作は、大きなデジタル値を一連の小さなデジタル値とし
て格納することができる。例えば、アレイ１３０の各メ
モリセルが４ビットの情報を格納できる場合、３２ビッ
トデータ値は記憶のために８個のメモリセルを必要とす
る。記録動作は、８個のパイプライン１１０において８
回の４ビット書込み動作を順次開始することができる。
長い一連のサンプリング値が書込まれるアナログの場合
と異なり、デジタル書込み動作は通常メモリのデータポ
ートにより固定された大きさからなる。従ってクロック
信号ＳＡＭＰＬＥＣＬＫの周期は、記録動作がいかなる
パイプラインも再利用する必要がない場合には、必要と
される書込み時間をパイプライン１１０の数Ｎで割った
値より短くすることができる。
作は、大きなデジタル値を一連の小さなデジタル値とし
て格納することができる。例えば、アレイ１３０の各メ
モリセルが４ビットの情報を格納できる場合、３２ビッ
トデータ値は記憶のために８個のメモリセルを必要とす
る。記録動作は、８個のパイプライン１１０において８
回の４ビット書込み動作を順次開始することができる。
長い一連のサンプリング値が書込まれるアナログの場合
と異なり、デジタル書込み動作は通常メモリのデータポ
ートにより固定された大きさからなる。従ってクロック
信号ＳＡＭＰＬＥＣＬＫの周期は、記録動作がいかなる
パイプラインも再利用する必要がない場合には、必要と
される書込み時間をパイプライン１１０の数Ｎで割った
値より短くすることができる。
【００４１】読出し動作の場合、電圧昇降回路６６０が
上記のような波形を有する読出し信号Ｖｓｒ及び信号Ｖ
ｓｒの電圧に対応するデジタル信号ＣＴを発生する。典
型的な実施例では、電圧昇降回路６６０は、カウンタに
接続される入力ポートを有するデジタル−アナログコン
バータ（ＤＡＣ）を備える。信号ＣＴはカウンタからの
出力信号であり、信号ＶｓｒはＤＡＣからの出力信号で
ある。１９９８年４月１日出願の米国特許出願第０９／
０５３，７１６号は、マルチビット／セルメモリを読出
すためのカウンタを含む読出し回路をさらに詳細に記載
しており、全体を参照して本明細書の一部としている。
カウンタはカウントアップ或いはカウントダウンし、信
号Ｖｓｒの電圧を増減する。電圧昇降回路６６０は、読
出し信号Ｖｓｒを、選択されたメモリセルに対する行ラ
イン電圧として信号Ｖｓｒを選択するマルチプレクサ１
３８に加える。電圧昇降回路６６０はカウント信号ＣＴ
をパイプライン６１０のフリップフロップ６２０に加え
る。別の実施例では、フリップフロップ６２０はラッチ
或いは他のデジタル記憶素子に置き換えることができ
る。各パイプライン６１０のフリップフロップ６２０は
デジタルカウント信号ＣＴを受信する入力データ端子、
センス増幅器に接続されるクロック端子及び一組のＡＮ
Ｄゲート６２８に接続される出力データポートを備え
る。読出し動作の場合、行デコーダが信号Ｖｓｒを選択
された行ラインに加え、デコーダ１７２がソースライン
を接地し、さらに列デコーダが選択された列ラインに読
出し信号Ｖｒｃを加える。センス増幅器１３６は、信号
Ｖｓｒが、選択されたセルの導電率が変化するレベルで
ある場合に検出する。選択されたセルが変化するとき、
センス増幅器１３６は関連するフリップフロップ６２０
にクロック供給し、フリップフロップ６２０が、選択さ
れたメモリセルの閾値電圧に対応する信号ＣＴのデジタ
ル値を記録する。信号ＲＥＡＤが設定される間に一組の
フリップフロップ６２０からデジタル値を出力するため
に、タイミング回路１４０の関連するフリップフロップ
１４４は、ＡＮＤゲート６２８がフリップフロップ６２
０からのマルチビットデジタル値を、出力信号Ｄｏｕｔ
として通過させる信号を設定する。別法では、パイプラ
イン６１０の全て或いはいくつかが同時に、出力信号Ｄ
ｏｕｔを構成する出力ビットであることができる。例え
ば、メモリセル毎に４ビットを格納する８個のパイプラ
イン６１０は３２ビット出力信号Ｄｏｕｔを与えること
ができる。
上記のような波形を有する読出し信号Ｖｓｒ及び信号Ｖ
ｓｒの電圧に対応するデジタル信号ＣＴを発生する。典
型的な実施例では、電圧昇降回路６６０は、カウンタに
接続される入力ポートを有するデジタル−アナログコン
バータ（ＤＡＣ）を備える。信号ＣＴはカウンタからの
出力信号であり、信号ＶｓｒはＤＡＣからの出力信号で
ある。１９９８年４月１日出願の米国特許出願第０９／
０５３，７１６号は、マルチビット／セルメモリを読出
すためのカウンタを含む読出し回路をさらに詳細に記載
しており、全体を参照して本明細書の一部としている。
カウンタはカウントアップ或いはカウントダウンし、信
号Ｖｓｒの電圧を増減する。電圧昇降回路６６０は、読
出し信号Ｖｓｒを、選択されたメモリセルに対する行ラ
イン電圧として信号Ｖｓｒを選択するマルチプレクサ１
３８に加える。電圧昇降回路６６０はカウント信号ＣＴ
をパイプライン６１０のフリップフロップ６２０に加え
る。別の実施例では、フリップフロップ６２０はラッチ
或いは他のデジタル記憶素子に置き換えることができ
る。各パイプライン６１０のフリップフロップ６２０は
デジタルカウント信号ＣＴを受信する入力データ端子、
センス増幅器に接続されるクロック端子及び一組のＡＮ
Ｄゲート６２８に接続される出力データポートを備え
る。読出し動作の場合、行デコーダが信号Ｖｓｒを選択
された行ラインに加え、デコーダ１７２がソースライン
を接地し、さらに列デコーダが選択された列ラインに読
出し信号Ｖｒｃを加える。センス増幅器１３６は、信号
Ｖｓｒが、選択されたセルの導電率が変化するレベルで
ある場合に検出する。選択されたセルが変化するとき、
センス増幅器１３６は関連するフリップフロップ６２０
にクロック供給し、フリップフロップ６２０が、選択さ
れたメモリセルの閾値電圧に対応する信号ＣＴのデジタ
ル値を記録する。信号ＲＥＡＤが設定される間に一組の
フリップフロップ６２０からデジタル値を出力するため
に、タイミング回路１４０の関連するフリップフロップ
１４４は、ＡＮＤゲート６２８がフリップフロップ６２
０からのマルチビットデジタル値を、出力信号Ｄｏｕｔ
として通過させる信号を設定する。別法では、パイプラ
イン６１０の全て或いはいくつかが同時に、出力信号Ｄ
ｏｕｔを構成する出力ビットであることができる。例え
ば、メモリセル毎に４ビットを格納する８個のパイプラ
イン６１０は３２ビット出力信号Ｄｏｕｔを与えること
ができる。
【００４２】図７は、本発明の上記実施例によるメモリ
に適したサンプルアンドホールド回路７００のブロック
図を示す。サンプルアンドホールド回路７００は入力ト
ランジスタ７１０、コンデンサ７２０、演算増幅器７３
０及びワンショット回路７４０を備える。動作時に、サ
ンプリングされる入力信号が入力端子ＩＮに加えられ
る。トランジスタ７１０がオンするとき、トランジスタ
７１０により入力信号がコンデンサ７２０を充電或いは
放電するようになる。演算増幅器７３０は出力端子ＯＵ
Ｔ上に、コンデンサ７２０上と同一の電圧を有する出力
信号を与える。また増幅器７３０は端子ＯＵＴを介して
生じるコンデンサ７２０の漏入出を防ぐ。ワンショット
回路７４０はクロック端子ＣＬＯＣＫでクロック或いは
トリガ信号を受信し、クロック信号の特定のエッジ、例
えば立ち上がりエッジで、コンデンサ７２０内にサンプ
リングされた値を保持するためにトランジスタ７１０を
オフするパルスを発生する。従ってサンプルアンドホー
ルド回路７００は、センス増幅器１３６或いは関連する
フリップフロップ１４４がトリガし、入力信号のサンプ
リングを生じるようにできるエッジトリガ型デバイスと
して動作する。
に適したサンプルアンドホールド回路７００のブロック
図を示す。サンプルアンドホールド回路７００は入力ト
ランジスタ７１０、コンデンサ７２０、演算増幅器７３
０及びワンショット回路７４０を備える。動作時に、サ
ンプリングされる入力信号が入力端子ＩＮに加えられ
る。トランジスタ７１０がオンするとき、トランジスタ
７１０により入力信号がコンデンサ７２０を充電或いは
放電するようになる。演算増幅器７３０は出力端子ＯＵ
Ｔ上に、コンデンサ７２０上と同一の電圧を有する出力
信号を与える。また増幅器７３０は端子ＯＵＴを介して
生じるコンデンサ７２０の漏入出を防ぐ。ワンショット
回路７４０はクロック端子ＣＬＯＣＫでクロック或いは
トリガ信号を受信し、クロック信号の特定のエッジ、例
えば立ち上がりエッジで、コンデンサ７２０内にサンプ
リングされた値を保持するためにトランジスタ７１０を
オフするパルスを発生する。従ってサンプルアンドホー
ルド回路７００は、センス増幅器１３６或いは関連する
フリップフロップ１４４がトリガし、入力信号のサンプ
リングを生じるようにできるエッジトリガ型デバイスと
して動作する。
【００４３】本発明は特定の実施例を参照して記載して
きたが、本記載は本発明の応用例の例示に過ぎず、制限
しようとするものではない。詳細には、上記議論のほと
んどが、フローティングゲートトランジスタの閾値電圧
を増加することにより消去された状態からプログラミン
グされるＮチャネルフローティングゲートトランジスタ
を含むメモリセルを目的としてきたが、本発明の別の実
施例はＰチャネルデバイスのような他の種類のデバイス
を含み、メモリセルのプログラミングにより高閾値電圧
を有する消去された状態からセルの閾値電圧を減少させ
るメモリを含む場合もある。さらに本発明の実施例は多
くの書込み／読出しパイプラインが共有する書込み及び
読出し回路を備えているが、本発明の別の実施例は読出
し回路或いは書込み回路のみを共有しており、各パイプ
ラインは完全な書込み回路或いは完全な読出し回路を備
えている。開示された実施例の種々の他の適用例及び特
徴の組み合わせは、請求の範囲により確定される本発明
の範囲に含まれる。
きたが、本記載は本発明の応用例の例示に過ぎず、制限
しようとするものではない。詳細には、上記議論のほと
んどが、フローティングゲートトランジスタの閾値電圧
を増加することにより消去された状態からプログラミン
グされるＮチャネルフローティングゲートトランジスタ
を含むメモリセルを目的としてきたが、本発明の別の実
施例はＰチャネルデバイスのような他の種類のデバイス
を含み、メモリセルのプログラミングにより高閾値電圧
を有する消去された状態からセルの閾値電圧を減少させ
るメモリを含む場合もある。さらに本発明の実施例は多
くの書込み／読出しパイプラインが共有する書込み及び
読出し回路を備えているが、本発明の別の実施例は読出
し回路或いは書込み回路のみを共有しており、各パイプ
ラインは完全な書込み回路或いは完全な読出し回路を備
えている。開示された実施例の種々の他の適用例及び特
徴の組み合わせは、請求の範囲により確定される本発明
の範囲に含まれる。
【００４４】
【発明の効果】上記のようにアナログ及びマルチビット
／セルデータストリームに対して高帯域幅を実現すると
共に、読出し回路並びにまた書込み回路を共有し、各パ
イプラインの回路面積を低減することにより、メモリ全
体の回路面積を低減することができる。
／セルデータストリームに対して高帯域幅を実現すると
共に、読出し回路並びにまた書込み回路を共有し、各パ
イプラインの回路面積を低減することにより、メモリ全
体の回路面積を低減することができる。
【図１】本発明の一実施例によるアナログメモリのブロ
ック図である。
ック図である。
【図２】本発明の一実施例による記録プロセスのタイミ
ング図である。
ング図である。
【図３】本発明の別の実施例による再生プロセスのタイ
ミング図である。
ミング図である。
【図４】本発明の別の実施例による再生プロセスのタイ
ミング図である。
ミング図である。
【図５】Ａ及びＢからなり、本発明の別の実施例による
読出し動作に用いられる読出し信号のいくつかの波形を
示す。
読出し動作に用いられる読出し信号のいくつかの波形を
示す。
【図６】本発明の一実施例によるマルチビット／セルメ
モリのブロック図である。
モリのブロック図である。
【図７】図１及び図６のメモリに適したサンプルアンド
ホールド回路を示す。
ホールド回路を示す。
１００ メモリ １１０ パイプライン １１０−１〜１１０−Ｎ 読出し／書込みパイプライン １２１、１２２ サンプルアンドホールド回路 １２３、１２４、１２６ マルチプレクサ １２８ ＡＮＤゲート １３０ メモリアレイ １３０−１〜１３０−Ｎ メモリアレイ １３２ 行デコーダ １３４ 列デコーダ １３６ センス増幅器回路 １３８ 行ライン電圧選択回路 １４０ タイミング回路 １４２ ＯＲゲート １４４−１〜１４４−Ｎ フリップフロップ回路 １５０ 書込み電圧発生器 １６０ 電圧昇降回路 １７０ 消去コントロール回路 １７２ 全セクタ消去デコーダ ２０５、３０５ ＥＮＡＢＬＥパルス ２１０、２２０、３００、３１０、４００、４１０、４
２０、５１１、５１２、５２１、５２２ 時間 ２１５、２２５ インターバル ５１０、５３０ 上昇勾配 ５２０ 下降勾配 ６００ メモリ ６１０ 読出し／書込みパイプライン ６２０ フリップフロップ回路 ６２８ ＡＮＤゲート ６５０ 書込み電圧発生器 ６６０ 電圧昇降回路 ７００ サンプルアンドホールド回路 ７１０ 入力トランジスタ ７２０ コンデンサ ７３０ 演算増幅器 ７４０ ワンショット回路
２０、５１１、５１２、５２１、５２２ 時間 ２１５、２２５ インターバル ５１０、５３０ 上昇勾配 ５２０ 下降勾配 ６００ メモリ ６１０ 読出し／書込みパイプライン ６２０ フリップフロップ回路 ６２８ ＡＮＤゲート ６５０ 書込み電圧発生器 ６６０ 電圧昇降回路 ７００ サンプルアンドホールド回路 ７１０ 入力トランジスタ ７２０ コンデンサ ７３０ 演算増幅器 ７４０ ワンショット回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホック・シー・ソー アメリカ合衆国カリフォルニア州94065・ レッドウッドシティー・バイアリッツコー ト 230
Claims (25)
- 【請求項１】 メモリであって、 複数のパイプラインを備え、各パイプラインが不揮発性
メモリセルのアレイと、 第１のサンプルアンドホールド回路と、 書込み動作中に、前記第１のサンプルアンドホールド回
路からの第１の電圧を含む１組の電圧から、行ライン電
圧として選択する選択回路と、 前記アレイ及び前記選択回路に接続され、行ラインを選
択し、前記選択回路からの前記行ライン電圧を前記選択
された行ラインに加える行デコーダと、 データ信号入力に依存する電圧を有する第１の書込み信
号を発生する電圧発生器とを備え、前記パイプラインの
各第１のサンプルアンドホールド回路が前記第１の書込
み信号をサンプリングするために接続されることを特徴
とするメモリ。 - 【請求項２】 前記パイプラインの前記第１のサンプ
ルアンドホールドに接続されるタイミング回路をさらに
備え、前記タイミング回路が、前記各サンプルアンドホ
ールド回路が前記第１の書込み信号をサンプリングする
時間を制御することを特徴とする請求項１に記載のメモ
リ。 - 【請求項３】 前記パイプラインが順次配列を有し、
前記タイミング回路により、前記第１のサンプルアンド
ホールド回路が、サンプルアンドホールド回路を含む前
記パイプラインに応じた順次配列において前記第１の書
込み信号をサンプリングするようになることを特徴とす
る請求項２に記載のメモリ。 - 【請求項４】 前記電圧発生器が第２の書込み信号を
発生し、 各パイプラインが、前記第２の書込み信号をサンプリン
グするために接続される第２のサンプルアンドホールド
回路をさらに備え、 前記書込み動作中に、前記選択回路が前記行ライン電圧
を選択する前記組の電圧が、前記第２のサンプルアンド
ホールド回路からの第２の電圧を含むことを特徴とする
請求項１に記載のメモリ。 - 【請求項５】 前記パイプラインにおいて前記第１及
び第２のサンプルアンドホールド回路に接続されるタイ
ミング回路をさらに備え、前記タイミング回路が、各第
１のサンプルアンドホールド回路が前記第１の書込み信
号をサンプリングする時間及び各第２のサンプルアンド
ホールド回路が前記第２の書込み信号をサンプリングす
る時間を制御することを特徴とする請求項４に記載のメ
モリ。 - 【請求項６】 前記パイプラインが順次配列を有し、
前記タイミング回路により、前記第１及び第２のサンプ
ルアンドホールド回路が、前記サンプルアンドホールド
回路を含む前記パイプラインに応じた順次配列において
前記第１及び第２の書込み信号をサンプリングするよう
になることを特徴とする請求項５に記載のメモリ。 - 【請求項７】 前記第１の電圧が前記選択された行ラ
インに加えられ、前記選択された行ラインに接続される
選択されたメモリにおける閾値電圧を変更し、 前記第２の電圧が前記選択された行ラインに加えられ、
前記選択されたメモリにおける前記閾値電圧が目標値に
到達したか否かを検査することを特徴とする請求項４に
記載のメモリ。 - 【請求項８】 各メモリセルがマルチビットデジタル
値を格納することを特徴とする請求項１に記載のメモ
リ。 - 【請求項９】 前記電圧発生器に入力される前記デー
タ信号が、前記メモリセルの１つに書込まれる値を示す
マルチビットデジタル信号であることを特徴とする請求
項８に記載のメモリ。 - 【請求項１０】 各メモリセルがアナログ値を格納す
ることを特徴とする請求項１に記載のメモリ。 - 【請求項１１】 前記電圧発生器に入力される前記デ
ータ信号が、前記メモリセルの１つに書込まれる値を示
すアナログ信号であることを特徴とする請求項１０に記
載のメモリ。 - 【請求項１２】 ある電圧範囲に渡って移動する電圧
を有する読出し信号を、前記パイプラインの前記選択回
路に加えるために接続される電圧昇降回路をさらに備
え、パイプラインの読出し動作中に、前記パイプライン
の前記選択回路が前記読出し信号を選択し、前記行デコ
ーダが前記読出し信号を前記選択された行ラインに加え
ることを特徴とする請求項１に記載のメモリ。 - 【請求項１３】 前記電圧昇降回路が各パイプライン
の前記第１のサンプルアンドホールド回路に接続され、 各パイプラインが前記アレイ及び前記第１のサンプルア
ンドホールド回路に接続されるセンス増幅器をさらに備
え、 パイプラインにおける読出し動作中に、読出されるメモ
リセルの導電率の変化を検出する場合、前記パイプライ
ンの前記センス増幅器により、前記第１のサンプルアン
ドホールド回路が、前記読出し信号をサンプリングよう
になることを特徴とする請求項１２に記載のメモリ。 - 【請求項１４】 少なくともいくつかのパイプライン
において並行して読出し動作を開始するタイミング回路
をさらに備えることを特徴とする請求項１３に記載のメ
モリ。 - 【請求項１５】 前記パイプラインにおいて順次読出
し動作を開始するタイミング回路をさらに備えることを
特徴とする請求項１３に記載のメモリ。 - 【請求項１６】 メモリであって、 複数のパイプラインを備え、前記各パイプラインが、 不揮発性メモリセルのアレイと、 前記アレイにおける行ラインに接続される行デコーダ
と、 前記アレイにおける列ラインに接続される列デコーダ
と、 第１のサンプルアンドホールド回路と、 読出し動作中に、前記列ラインを介して選択されたメモ
リセルが属する選択行ラインに接続され、かつ前記第１
のサンプルアンドホールド回路のクロック端子に接続さ
れるセンス増幅器とを備え、 前記メモリがさらに、前記読出し動作中に、電圧範囲に
渡って移動する電圧を有する読出し信号を、前記パイプ
ラインの前記行デコーダに加えるために接続される電圧
昇降回路を備え、前記読出し動作中に、前記行デコーダ
が前記読出し信号を前記選択された行ラインに加え、ま
た前記センス増幅器が前記選択されたメモリセルの導電
率の変化を検出するのに応じて前記サンプルアンドホー
ルド回路にクロック供給することを特徴とするメモリ。 - 【請求項１７】 前記読出し動作中に、前記電圧昇降
回路が前記読出し信号を前記サンプルアンドホールド回
路の入力端子に加えるために接続され、前記センス増幅
器が前記第１のアンプルアンドホールド回路にクロック
供給するとき、前記第１のサンプルアンドホールド回路
が前記読出し信号をサンプリングするようになることを
特徴とする請求項１６に記載のメモリ。 - 【請求項１８】 各メモリセルがマルチビットデジタ
ル信号を格納することを特徴とする請求項１７に記載の
メモリ。 - 【請求項１９】 前記サンプルアンドホールド回路か
らのアナログ信号をマルチビットデジタル信号に変換す
るために接続されるアナログ／デジタル変換器をさらに
備えることを特徴とする請求項１８に記載のメモリ。 - 【請求項２０】 少なくともいくつかの前記パイプラ
インにおいて並行して読出し動作を開始するタイミング
回路をさらに備えることを特徴とする請求項１６に記載
のメモリ。 - 【請求項２１】 前記パイプラインにおいて順次読出
し動作を開始するタイミング回路をさらに備えることを
特徴とする請求項１６に記載のメモリ。 - 【請求項２２】 各メモリセルがマルチビットデジタ
ル値を格納することを特徴とする請求項１６に記載のメ
モリ。 - 【請求項２３】 各メモリセルがアナログ値を格納す
ることを特徴とする請求項１６に記載のメモリ。 - 【請求項２４】 各パイプラインがさらに、 第２のサンプルアンドホールド回路と、 前記第１及び第２のサンプルアンドホールド回路の出力
端子に接続される入力端子を備えるマルチプレクサと、 前記センス増幅器が前記選択されたメモリセルの導電率
の変化を検出するときに、前記センス増幅器が前記第１
のサンプルアンドホールド回路或いは前記第２のサンプ
ルアンドホールド回路のいずれにクロック供給するかを
選択するために接続される選択回路とを備えることを特
徴とする請求項１６に記載のメモリ。 - 【請求項２５】 前記センス増幅器が前記第２のサン
プルアンドホールド回路にクロック供給することを前記
選択回路が選択する際に、前記マルチプレクサが前記第
１のサンプルアンドホールド回路からの出力信号を供給
し、 前記センス増幅器が前記第１のサンプルアンドホールド
回路にクロック供給することを前記選択回路が選択する
際に、前記マルチプレクサが前記第２のサンプルアンド
ホールド回路からの出力信号を供給することを特徴とす
る請求項２４に記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/103,623 US5969986A (en) | 1998-06-23 | 1998-06-23 | High-bandwidth read and write architectures for non-volatile memories |
| US09/103623 | 1998-06-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082295A true JP2000082295A (ja) | 2000-03-21 |
| JP4368972B2 JP4368972B2 (ja) | 2009-11-18 |
Family
ID=22296145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16842699A Expired - Lifetime JP4368972B2 (ja) | 1998-06-23 | 1999-06-15 | 高帯域幅読出し及び書込みアーキテクチャを有する不揮発性メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5969986A (ja) |
| EP (1) | EP0969479B1 (ja) |
| JP (1) | JP4368972B2 (ja) |
| KR (1) | KR20000006338A (ja) |
| DE (1) | DE69920816T2 (ja) |
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