JPH06504156A - ソースフォロワー記憶素子および集積回路アナログ信号記録再生に関する反復書込みの改良された方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ソースフォロワ−記憶素子および集積回路アナログ信号記録再生に関する反復書 込みの改良された方法および装置発明の背景 １　発明の分野 本発明は、アナログ信号を記憶セルに対して直接書込みおよび読出しを行う不揮 発性集積回路アナログ信号記録再生の分野に関する。

２　従来技術 米国特許第４．８９０．２５９号は、アナログ入力信号を複数回サンプルし、次 いで別のサンプルを採取し且つ一時的に保持しながら、前の一組のアナログ信号 のサンプルを、各々が不揮発性浮動ゲート記憶素子、望ましくはＥＥＦＲＯＭ素 子から成る複数の記憶場所すなわち記憶素子に並列ロードする高密度集積回路ア ナログ信号記録再生システムを開示している。このシステムでは、サンプル群の それぞれの記憶素子への書込みは、書込みパルスを繰返して与え、続いてそれぞ れの素子に対する読取り動作を行い、各記憶素子に格納されている情報をそれぞ れのサンプルアンドホールド回路により保持されている情報と比較することによ り行われている。

連続する読み書きの動作中、書込みパルスの振幅は増大し、最後の読出し動作で 素子から読出された情報がそれぞれのサンプルアンドホールド回路に保持されて いる値に等しくなると素子への書込みパルスは停止するかまたは素子から減結合 される。連続読み書き動作の時間を設けるには、複数のサンプルアンドホールド 回路を設けて等しい複数の素子を一度にロードすなわち書込むことができるよう にする。それでもなお、設置することができるサンプルアンドホールド回路の数 に関する実際的限界および集積回路サンプルアンドホールド回路が一旦採取した 同じ値を正確に保持する時間の長さが限られていることのため、サンプル信号を 記憶素子にこの並列ロード様式で書込むのに利用できる時間の長さは限られてい る。したがって、各読み書きサイクルには有限量の時間がかかるため、同じ数の サンプルを再び採取し且つ同様にロードしなければならない前に完了することが できるこのようなサイクルの数は限られる。このため今度は、記憶範囲の両極端 にあることがあるサンプルを、特に温度変化やチップごとの処理の変動などを考 えて、正しく格納することを考慮しつつ、各書込みパルスにより達成することが できる記憶情報の分解能が制限される。

米国特許第４．６２７．０２７号は不揮性記憶素子を使用するアナログ記録再生 装置を開示している。ここに開示されている装置は、連続読み書き動作で所要ア ナログ信号の格納を行い、確認する反復書込みプロセスとは反対に、単一書込み 動作で各素子に書込む装置にソースフォロワ−型浮動ゲート記憶素子を利用して いる。この特許で使用している構成では、書込み回路は読出し回路とは完全に別 になっているので、読出し期間中、負荷の特性の変動があれば、対応して出力の 変動が生ずることになる。定電流負荷は、理想的であれば、ゆがみを生ずること はないが、現実にはどんな実際的構成でも成る撹乱を生ずるものである。他に、 読出しと書込みとの間の条件の違いから再生品位がかなり落ちる。

発明の概要 集積回路アナログ記録再生のためのソースフォロワ−記憶素子および反復書込み の改良された方法および装置でありて、記憶信号の分解能を増大し、記憶の精度 および安定度、および装置の読出し能力を増大する。記憶素子は電気的に変更し 得るＭＯＳ記憶装置がソースフォロワ−構成で接続されて構成されており、この 構成では浮動ゲート蓄積電荷の変動と出力電圧の変化、および高負荷抵抗の場合 には、負荷特性に対する相対不惑性との間に一対一の関係を生ずる。書込み工程 および回路は、一連の粗パルスが素子をほぼ所要の値までプログラムし、最後の 粗パルスを基準とする一連の精パルスを使用してそれぞれの素子を細かい増分で 所要の最終プログラミングレベルまでプログラムする複数反復プログラミング法 を行う。なお更に細かいレベルのプログラミングをも行うことができる。

図面の簡単な説明 図１は本発明によるアナログ記憶装置の記憶アレイおよび関連回路の一部概略回 路図である。

図２は本発明の代りのおよび好適の実施例によるアナログ記憶装置の記憶アレイ および関連回路の一部の概略プロ・アク図である。

図３は図２の図の詳細な概要図である。

発明の詳細な説明 最初に図１をＩＮ照すると、本発明の基本構成を見ることができる。この図は、 コンパレータＣＯＭＰ、ラッチ、高電圧（ＨＶ　）スイッチ、および列負荷から 成る１個の列ドライバ、スイッチＣＭＩ及至ＣＭｍから成る列マルチプレクサ、 および０行ｍ列のトランジスタ対ＳｎｍおよびＦｎｍから成る記憶アレイを備え た典型的な記憶アレイの一区画を表わしている。この図は勿論、たとえば、アレ イに多重化された（または多重化されていない）二つ以上の列ドライバが存在す ることができ、各列ドライバのアレイへの多重化のレベルは二つ以上存在するこ とができるなどの理由により一つの特定の実施例を表わすものである。また図は 一つの共通ノードＶＣＣＡを図示しているが、同等に異なるノードに分離するこ とができる。ここに開示する第１の実施列の説明の目的で、高電圧スイッチを単 純なスイフチとして図示しであるが、ここに開示した他の実施例では高電圧スイ ッチは、粗電圧に精調節電圧を重ねて記憶素子をそれを行うのに利用できる代表 的な時間内に一層正確にプログラムする手段と共に、二つのスイッチから構成さ れている。

記録は次の順序で行われる。書込む（プログラムする）べき素子をまず消去する （クリアする）。これは素子のドレインに低電圧をかけておきながらクリアゲ） ＣＧｎに高電圧を加えることにより行われる。好適実施例の回路では、各行には 記憶装置の他の部分に記録されているアナログサンプルを証さずに独立に各行を クリアしやすくするために独立な接続がある。低ドレイン電圧は低電圧をＶＣＣ Ａに加えることにより得られる。クリアゲートに高電圧がかかれば、浮動ゲート トランジスタが導通状聾になるから、低電圧はドレインに転換される。トレイン 電圧を列および選択ゲートを通して加えることも可能である。

書込むべき電圧をＡＮＡ［、ＯＧ　ＩＮに加え、ＳＥＴ信号を加えてラッチをセ ＩトしてＭＶスイッチをオンにし、ＣＬを低にし、すべてのＣＣ＠を低にし、所 要の列多重線（ＣＭｍ）および選択ゲート線（ＳＧｎ）を高にする。選択されな い行および列のＣＭおよびＳＧ線は低である。次に第１の高電圧パルスをＭＶに 、およびＣＭｍおよびＳＧｎ　）ランジスタを経由してアドレスされた素子のド レインに加える。ＣＭｍおよびＳＧｎのレベルは素子のドレインに所要レベルを 伝えるのに充分でなければならない。好適実施例では、ＣＭおよびＳＧはＨＶよ り高いので、調整済みの信号であるＨＶは電圧を少しも失わずにドレインに接続 される。所要レベルをドレインに伝えるためにＣＭおよび／またはＳＧを調整す 好適実施例では、ＶＣＣＡレベルは、手順のこの時点で、約７ボルトであり、こ れはＦｎｍトランジスタがその他の場合に７堵ロワ一作用によりＶＣＣＡを引張 り込む最大レベルより高い。（ＣＧｎはｖＳＳにあるが、浮動ゲートとの容量性 結合によりトランジスタはたとえ強くクリアされるＣとがあるとしても導通する ことに注目のこと。）その目的は列電圧がＶＣＣＡへの電流径路のため抑制され ることがないようにすることである。ＶＣＣＡが抑制されないようにするにはＶ ＣＣＡを浮かすことによっても達成することができ、これはキャパシタンス値の 小さいＶＣＣＡノードおよび源インピーダンス値の低い高電圧源にとっては充分 であろう。これらの値は一般に実際には生じない。素子はこの書込み状態にある ので、電子トンネル効果は浮動ゲートからドレインへ生ずることがあり、浮動ゲ ートに存在する正電荷が差引き増大する。一定期間後ＨＶ（およびＶＣＣＡ）は 低くなる一好適実施例では、放電割合は他の７−ドな不必要に妨害しないように 制御される。

素子を今度は読出しモードに構成する。ＣＬを高クシ（電流負荷をその列に接続 して）、ＣＭｍおよびＳＧｎを高いままにして同じ素子をアドレスされたままに しておき（必ずしも前と同じ高電圧にではないが）、ＶＣＣＡを正電圧にする。

この構成はＶＣＣＡノードが接地されるディジタル記憶装置とは逆であることに 注目。Ｓｎｍ）ランジスタおよび列多重トランジスタの線抵抗は負荷の実効抵抗 に比して小さくなければならない。クリアゲートＣＧｎ電圧を電圧記憶範囲を最 適にするため選定されている一定のレベルに取る一好適実施例の場合にはＶＣＣ ＡおよびＣＧｎは共に４ｖに接続されている。行に現在出力される電圧は、アナ ログ入力と比較される。ＥＮを高にし、アナログ出力がアナログ入力より大きけ れば、コンパレータの出力は高になり、ラッチをリセットする。このようにして ＨＶスイッチを開とし、後続のＨＶパルスを素子に接続しない。（典型的にはこ のような高電圧パルスは絶えず振幅を増大しているものである。）しかし、アナ ログ出力がアナログ入力より小さければ、ラッチはセットされたままであり、次 のＨＶパルスが素子に加えられ、素子は他のトンネル電流の増分を得る。素子は 比較が到達するまでまたは最大サイクル数に達するまで交互に書込みモードおよ び読出しモードに構成される。

記録を再生するには、回路を連続的に読出しモードに構成する。構成および素子 の動作状態は書込み比較の期間中と全（同じであり、したがって正確な再生が行 われる。

アナログ記録の分解能は各高電圧反復から生ずるＥＥＰＲＯＭ浮動ゲートの電圧 増加が可能な限り小さければ改善される。市場から入手できるスピーチ記録装置 の場合には、分解能は同等のディジタル分解能の６ビノトから１６ビツトまでの 範囲にある。ここに採用している記録方法は各高電圧パルスの期間中浮動ゲート にかかる電圧を増加させる。得られる分解能は、高電圧書込み）（ルスの幅によ っておよび各連続パルス間の電圧増加の量によっても変わる。分解能を良くする には（すなわち、電圧増分を小さくするには）狭いパルスを用いるか高電圧ｉｔ ルスの電圧増分を小さくする。しかし、このことは浮動ゲート電圧の同じ範囲を （すなわち、同じダイナミックレンジを）包含するには、印加高電圧７くルスの 数を大きくしなければならないということを意味する。所定の記録構造では、次 の行の書込みを始める前に１行の書込みを行うのに利用できる一定の時間量が存 在する。これにより加えることができるパルスの数が制限され、したがって達成 することができる分解能が制限される。高電圧パルスが完全な範囲にわたって直 線的に増大すれば、各増分は浮動ゲートにほぼ等しい増分を与える。最初の数パ ルス（これは一般に消去サイクルに続く）は恐らく後続パルスより大きい増分を 生ずるであろうが、これは大きな例外である。

図２の好適回路に使用している手法には電圧パルスの２バーストを使用している （この方法は更に多数のバーストに拡張することができる）。パルスの最初のバ ーストでは電圧レベルが単調に増大する（弱（プログラムされた素子を生ずるレ ベルで始まり、強くプログラムされた素子を生ずるレベルで終わる、すなわち、 ８ボルトから１８ボルトまで）。これらを粗パルスと呼ぶ。粗パルスは、別のパ ルスが所要レベルを超えるレベルに素子をプログラムすることになる点に素子が 到達するまで素子に加えられる。パルスの第２のバーストが次に加えられるがこ れでは隣接パルス間の電圧増分量が少なくなっている。これらを精パルスと言う 。

精バーストの第１のパルスの電圧レベルは素子に加えられた最後の粗パルスのレ ベルに関係している。それは同じレベル、わずかに高いレベル、またはわずかに 低いレベルになり得るが、重要なことはそれが最後の粗パルスの高さの関数であ るということである。精パルスは素子が所要レベルにプログラムされるまで素子 に加えられる。精パルスの電圧レベルの値も単調に増大するが、電圧増分は粗サ イクル中の増分よりはるかに小さい。精パルスは粗パルスより狭い幅のものとす ることもできる。

この機構では、浮動ゲート電圧の分解能は精サイクル中に達成される電圧増分に よって決まる。しかし、電圧範囲は粗サイクルによって決まる。

理想的な状況を考える。その場合 Ｖｒｘ電圧のダイナミックレンジ Ｖｃ＝粗パルス期間中の浮動ゲート電圧増分Ｖｆ＝精パルス期間中の浮動ゲート 電圧増分Ｎｃゴ粗パルスの数 Ｎｆ＝精パルスの数 しかるときは Ｎ　ｃ　＝　Ｖ　ｒ　／　Ｖ　ｃ Ｎ　ｆ　＝　Ｖ　ｃ　／　Ｖ　ｆ および Ｎ全数＝Ｎ　ｃ　ＩＮ　ｆ しかし、回路がこの二重（または多重）増分法を使用せずにしかも同じ分解能が 必要であれば、範囲をカバーするのに必要なパルスの全数は次のようになる。

Ｎ全数＝Ｖｒ／Ｖｆ＝Ｖｒ／　（Ｖｃ／Ｎｆ）＝Ｎｃ番Ｎｆ−例として、範囲が ｔＶであり、粗増分が０．１ｖであり、精増分が１０ｒｎＶであると考える。二 重増分法を使用すれば、振幅が一様に増大するパルスの１００パルスに対して全 体で２０の高電圧が必要である。

実際上は、必要なパルスの数は理想的な場合より多い。その理由は、ｌ）印加高 電圧信号と浮動ゲート上に得られる電圧との間の関係を変える（たとえば、トン ネル閾値の変動）製造公差を考慮するためには粗高電圧パルスを低いレベルから 始め、理悲的高レベルを過ぎて続けなければならない。これはいずれの手法を用 いるときも必要である。２）単−粗工程の完全な電圧スパンを包含するには充分 な数の精パルスが存在しなければならない。上端ではこれはｌ）と同様の問題で あるが、下端では、この手法を実施するのに使用される回路の実用性による。

二重増分（粗／精）法を利用する回路のブロック図を図２に示す。図１の構成要 素の他に、余分のスイッチＳＷ２、トランジスタＴｌ５Ｔ２、およびＴ３、コン デンサＣ１、および電圧加算接合点がある。回路を初期設定するには、パルスを ＣＬＳＥＴに加えてラッチをセットし、ＣＥＮを高にセットしてＳＷ２を閉じ、 パルスをＲＣＡＰＥＮに加えてＣＩを放電させる。次に粗パルスのバーストをＣ ＨＶに加え、前に記したように、ラッチがセットされたままで且つＳＷ＋が閉じ ていれば同時に素子にも加える。基本回路と比較してこの構成の場合の一つの１ １要な相違点はＣＨＶとＣ０ＬＮとの接続がトランジスタＴ１を介しているとい うことである。ＴＩはそのゲートに電圧がかかっていることを必要とするが、こ れはＳＷ２およびＴ２により与えられる。素子電圧を読取り、アナログ入力と比 較する期間中、電圧ＶｏｓをＣ０ＬＮにかかってる電圧に加算する。Ｖｏｓの値 は単−粗パルスから生ずる浮動ゲート電圧増分に等しいかわずかに大きい。アナ ログ入力との比較を行う前にＶｏｓを加算することにより、ラッチが確実に、そ の他の場合より１粗パルス早くリセットされる。このとき、ラッチがリセットさ れ、したがって素子が所要レベルより１粗増分以上低くないレベルにプログラム される。また比較前の最後の粗パルスに対応するＴ１にかかるゲート電圧が０１ に蓄積される。

次にパルスをＣ＋−Ｓ　Ｅ　Ｔに加えてラッチをもう一層セットし、ＣＥＮを低 にしてＳＷ２を開き、高電圧（精）パルスの第２バーストをＣＨＶに加える。こ れらパルスはすべて最大振幅のものであるが、Ｔ１を通してＣ０ＬＮに伝えられ る電圧はＣ１に蓄積されているレベルおよびＴ１のフォロワー作用によって変わ る。

Ｃ１に蓄積されているレベルは、好適実施例では、精サイクルの始めに低レベル （ＶＳＳ）で始まり、精サイクルの終りにそれより高いレベル（２■）まで上昇 するランプである信号ＦＶにより変調されている。精サイクル中に素子に接続さ れている高電圧パルスの振幅はそれ故、粗サイクル中に到達する最高値によって 決まり、ＦＶによって決まるような増大振幅になっている。粗サイクルの場合の ように、各高電圧パルスの後、素子電圧は読出されてアナログ入力と比較される 。

しかし、精サイクル中、ＶｏｓはＶｓｓに保持され、素子電圧は比較が行われる まで細かい増分で増大する。

図３は回路の詳細概要図を示す。Ｔ２、Ｔ３、Ｔ４、Ｔ６、Ｔ８はＣｔおよびＣ ２と共にオフセット相殺コンパレータを作っている。Ｔ５、Ｔ７、Ｔ９、Ｔｌ０ １Ｔｌｌ、Ｔ１２　、Ｔ１３　、およびＴ１４は別の利得段およびラッチを作っ ている。Ｔ１５、Ｔ１６、Ｔ１７　、Ｔ１８、Ｔ２３、およびＣ３は高電圧スイ ッチを作っている。Ｔ１９、Ｔ２０、Ｔ２１、Ｔ２２、Ｔ２４、およびＣ４は他 の高電圧スイッチを作っている。Ｃ５は保持コンデンサであり、Ｔ２９はンース フ堵ロワーとして働く。

書込みシーケンスは消去サイクルで始まる。以下の説明ではアドレスされる素子 は既に完全に消去されていると仮定する。読出すとき、素子は先に説明したよう に作られたソースフォロワ−として構成されている。信号ＶＣＬはＴ３０、Ｔ３ １．およびＴ３２がＶＳＳに対する負荷として働くように７３２にバイアスを加 える。（Ｔ３０はＣ０ＬＮノードでの電圧破壊を増大させるために設けられてい る。）この手法は素子が記憶アレイにとって一層伝統的である配列として構成さ れている場合に利用することもできるが、転換が必要となる（たとえば素子とＣ ０ＬＮとの間で）。

書込み（プログラミング）サイクルの始めに、負パルスがＣＬＳＥＴに加えられ 、正パルスがＲＣＡＰＥＮに加えられる。これによりラッチがセットされ（ＨＶ ＥＮが高になる）、Ｃ５がＯｖに放電する。ＶＣＯＭＰはバイアスを供給するの でＴ４およびＴ５は高インピーダンス負荷装置として働く。同様に、ｖＣＯＬＨ ＶはＴｌ８およびＴ２２を負荷装置として、この場合にはＶＳＳとして挙動させ る。Ｐ／πは低に保持され、再生期間中高になることができるだけである。

τＥＮは最初低に保持されている。ＣＬは書込み期間中低く、読出し期間中高い 。

Ｅ　Ｅ　Ｐ　ＲＯＭに書込みたい電圧をＡＳＡＭＰＮに加える。粗サイクルの最 初の高電圧パルスをＣＨＶに加える。それは典型的には振幅がＩＯＶで、有限の 立上り時間およびパルス接続時間を備えている。ＨＶＥＮは低であるから、Ｔ１ ７はオフであり、Ｔ２３のゲートにかかる電圧はＣ３にかかるＣＨＶランプの結 果上昇する。Ｔ２３のゲートに関する他のキャパシタンスはＣ３に対して小さく 、したがって容量性または電圧の分割は非常にわずかしか存在しない。Ｔ２３自 身のロ己ブートストラップ効果も存在するので、Ｔ２３のゲートの電圧はＣＨＶ にほとんど等しい量だけ増大する。Ｔ２３のゲートにかかる最初の電圧は（ｖｃ ｃ−ｖ【）すなわち約４■であったから、Ｖｔが典型的に約ＩＶの場合には、ト ランジスタＴ２３は完全に導通し、ＣＨＶはＣ４に伝わる。構成要素Ｔ１５、Ｔ １６、Ｔ１７、およびＴ１８、Ｔ２３、およびＣ３はＨＶＥＮにより使用可能と なる高電圧スイッチのように動作する（スイッチの他の構成が可能である）。同 様に、Ｔ２４を使用する他のスイッチも導通し、Ｃ５は（ＣＨＶ−Ｖｔ）まで充 電される、Ｖｔの降下はＴ２５による。Ｔ２９が今度は導通し、Ｃ０ＬＮを（Ｃ ＨＶ−ｖｔ−ｖｔｎ）まで上昇させる。Ｖｔは（Ｔ２５の）増強閾値であり、Ｖ ｔｎは生来のトランジスタＴ２９の閾値である。Ｔ２８のＶｔｌ！Ｔ２５より小 さいか等しいと仮定している。こうしてＣＨＶパルスをＣ０ＬＮに、続いて素子 に加えるが、この場合闇値による少量の電圧降下がある。ＣＨＶがその低レベル に戻ってから、素子から読出された電圧がＡＳＭＰＮと比較される。τでＫおよ びＣＣＫアドレスオフセットを相殺する。Ｔ７のゲートは（整合）Ｔｌ３と同じ 電圧を有し、そのソースはＶＳＳにあるので、インバータＴ５、Ｔ７、Ｔ９も直 線領域にある。

次にＣＣＫは低になり、ＣＣＫは高になる。素子はその読出しモードに構成され てしまっ”Ｃいるので、素子電圧はＣＩに結合されている。Ｃ１のＬＨ８にかか る電圧の変化はＴ８のゲートに結合される。（Ｔ６を通して電荷損失が確実に存 在しないためにはＣＣＫが高になる前にてτＫが低になることが重要である。） 同時に、正になる信号がＶｏｓ（好適実施例では、それは１．５Ｖであり、アナ ログ信号接地から得られる〉に加えられ、別の電荷をＴ８に結合する。コンデン サＣ２の値は各粗パルス期間中浮動ゲートに生ずる電圧増分よりわずかに大きい 電圧に等しい電荷を結合するように選定される。インバータはその線形領域にあ るから、Ｔ８のゲートにおける変化はＴ８のドレインに、インバータの利得が乗 ぜられた対応する変化を生ずる。Ｔ６の大きさはτてＫからインバータの入力へ の容量性結合を最小にするように小さくしておかれる。結合は等しいコンデンサ をＴ８のゲートに接続し、ただし信号の大きさを等しく且つ位相を反対にするこ とにより更に小さくすることができる。これはＴ６と同様の「ダミー」　トラン ジスタとすることができ、または、屡々行われるように、Ｔ６と並列にして反対 信号で駆動されるようにしたＰチャンネルトランジスタとすることができる。し かし、ここに入ってくるオフセットは、基準回路を含むすべての同様な回路で等 しい系統的オフセットであり、したがって相殺されてしまうから、これらのステ ップは取られない。コンパレータがトランジスタの差動入力対を用いるもののよ うな成る他の方法により実現される場合には、ランダムはオフセットが究極的に 記録素子電圧に重ねられる。フンパレータ回路はしたがって少数の構成要素で実 現される。インバータ（および次段の７７）の利得は高インピーダンス負荷装置 を使用して太き（することができる。この実施例の場合には、高インピーダンス は電流ミラー装置Ｔ４およびＴ５をその飽和領域で使用することにより得られて いる。

変化がτでＫおよびＣＣＫの状態である場合、増幅された差レベルがＴ７のゲー トに存在している。短い静定時間の後、ＣＯＭＰＥＮが低になる。Ｔ７のドレイ ンはＴＩＯにより先に低に保持されていたが、今は、この点で増幅された非反転 差レベルを発生する別の利得段として働くことが可能である。トランジスタＴｌ ｌ及至Ｔ１４はＣＭＯＳナントゲートを形成し、このゲートは相互結合ラッチ構 成を成して最後の利得段と接続されている。トランジスタＴ５、Ｔ７、Ｔ９、お よびＴＩＯは二重の機能、すなわち利得段およびラッチを行う。素子電圧にＶＯ Ｓにより生じた０゜２ｖのオフセットを加えたものがＡＳＡＭＰＮより少なけれ ばラッチはセットされたままである（ＨＶＥＮが高）。素子電圧に０．２ｖを加 えたものがＡＳＡＭＰＮより大きければラッチはＣＯＭＰＥＮにより使用可能に なったときリセットされる。コンパレータは約１ｍＶの入力差に敏感である。

Ｔ６結合による系統的オフセットは約１７ｍＶであり、これはチップを横断して きラッチは１マイクロ秒で最終論理状態に静定する。

信号ＨＶＥＮは高電圧径路にある第１のスイッチを使用可能にするのに使用され る。ラッチがセットされたままであるかぎり、スイッチは使用可能であり、絶え ず振幅が増大するＣ　ＨＶパルスが素子に加えられる。ラッチがリセットされて から、スイッチは使用不能になる。ＣＨＶパルスは供給され続けることができる が、スイッチトランジスタＴ２３を通過せず、更に粗パレスがＣ０ＬＮ（素子） に加えられることはない。Ｃ４にかかる電圧はＨＶＥＮが低かった各ＣＨＶパル スの期間中増大している。ＨＶＥＮが高になり、スイッチ７２３が開いていると き、到達した最高値がＴ２５　のダイオード作用により保持される（ＲＣＡＰＥ Ｎが低に保持される）。

ＣＨＶパルスはその電圧レベル（およびパルスの数）が素子を強くプログラムす るに充分になるまで続く。この好適の設計およびプロセスでは、最大ＣＨＶレベ ルは２１Ｖである。最後の粗ＣＨＶパルスの後、行ドライバ回路のすべてのラッ チはセットされているべきである（ただしすべてのＡＳＡＭＰＮ電圧レベルが信 号のダイナミックレンジ内にある場合とする）。

今度は精サイクルが始まる。で百πを高にし、第２のスイッチを使用不能にする 。ＣＬＳＥＴを低くしてから再び高くし、ラッチをリセットして第４のスイッチ を使用可能にする。ＣＨＶパルスの他のバーストを、今回は大きさく２１　Ｖ） は等しいが粗パルスの反復周期の半分で、供給する。パルスが短いことにより各 高電圧パルスの期間中少ない量の電荷を浮動ゲートに通すことができる他に、よ り小さい電圧増分の一層多数のパルスが可能になる。回路に入力されるＣＨＶパ ルスは最大振幅のものであるが、Ｃ０ＬＮに加えられる電圧はＴ２９のゲートお よび高電圧蓄積フンデンサに蓄えられている電圧によって決まる。Ｃ０ＬＮがＣ ＨＶと共に上昇するにつれて、ゲートに働く結合作用がゲート電圧を精密に最後 の粗パルスの期間中存在していた同じレベルに戻し、したがってＣ０ＬＮに加え られるレベルは最後の粗パルスの期間中に加えられたものと同じレベルになる。

回路には、しかし、Ｃ０ＬＮ電圧に調節を加える設備がある。Ｃ５の底板は他の 外部信号ＦＶにより駆動される。ＦＶが完全な書込み動作を通じて一定電圧のま まであれば回路は働くが、ＦＶを操作することにより性能を高めることができる 。

回路およびその支持回路の好適構成はランプをＦＶに加える。粗サイクル中、Ｆ Ｖは約２ｖの一定レベルに保持され、精サイクルの始めに０■にされる。ＦＶは 精サイクルの始めの０■から精サイクルの終りの２■まで直線的に上昇する。こ のランプはＣ５に蓄えられているものに、したがってＣ０ＬＮに加えられる高電 圧パルスの電圧振幅に重ねられる。

精サイクル中、Ｖｏｓは、粗サイクル中の場合にように、一定電圧に保持され、 脈動しない。したがって素子の浮動ゲートは読出し電圧がＡＳＡＭＰＮより大き くなるまで細かい電圧ステップで増加し続け、読出し電圧がＡＳＡＭＰＮより大 きくなった時点でラッチがセットされ、スイッチＴ２３は開いたままであり、素 子はそれ以上パルスを受取らない。

好適実施例では、粗および精のプログラミング特性は次のとおりである。

粗パルスの数　４５ 精パルスの数　９０ 最小粗ＣＨＶ電圧　１１Ｖ 最小粗Ｃ０ＬＮ電圧　９■ 最大粗Ｃ０ＬＮ電圧　１８Ｖ 粗ＣＨＶ上昇時間　４２０ｍＶ／μｓ　ｅ　ｃ精ＣＯＹ上昇時間　８４０ｍＶ／ μｓｅｃ粗ＣＨＶｚｆルＸ幅（＠ＩＶ）　１０（ｌ　μｓｅｃ精ＣＨＶパルス幅 （＠ＩＶ）　５０　ｕｓｅｃＦＶランプ　０〜２ｖ Ｖｏｓのパルス高さ　１．５Ｖ 今説明したばかりの本発明の実施例では、および二組のプログラミングパルスに ついては、読出し比較動作によりその一連のパルスに対する所要プログラミング レベルに達したことがわかれば、ラッチは、読出し比較動作が事実それぞれの一 連のプログラミングパルスの終りまで続いても、その一連のプログラミングパル スがそれ以上素子に伝えられるのを阻止する。読出し比較動作の継続は任意の設 計選択肢であるが、一旦所要比較が得られたらその一連のそれ以上のプログラミ ングパルスが素子に伝えられるのを阻止することは、こうしなければそれ以後の ノイズが後続の比較動作を妨害し、その一連のはるかに高い／（ルスを素子に伝 えさせ、所要プログラミングレベルを超えた単独ではあるが大きなプログラミン グ増分を生ずるので、重要である。

本発明の好適実施例をここに開示し、説明してきたが、当業者には本発明の精神 および範囲から逸脱することなく形態および細目について種々の変更をそれに対 して行うことができることが明らかであろう。

国際調査報告 噸ｆｉ１１４ＡＭ１１ｎ寝１＾””””ＡＮＯＰＣＴ／ＵＳ９１／（コ１９６６ ６

Claims (1)

1. 【特許請求の範囲】 １．集積回路アナログ記録およびその後の再生のため、信号サンプルをＭＯＳ記 憶素子に反復して書込む方法において、（ａ）振幅が増大する第１の一連のプロ グラミングパルスをＭＯＳ記憶セルに供給する過程と、 （ｂ）過程（８）の各プログラミングパルスの後に、ＭＯＳ記憶セルを読出し、 そこから読出した信号をそこに書込みたい信号サンプルと比較する過程と、（ｃ ）過程（ｂ）で記憶素子から読出した信号が記録すべき信号サンプルと所定の関 係になったとき第１の一連のプログラミングパルスをＭＯＳ記憶素子に加えるの を停止する過程と、 （ｄ）第１の一連のプログラミングパルスより小さい増分で振幅が増大する第２ の一連のプログラミングパルスをＭＯＳ記憶素子に供給する過程と、（ｅ）過程 （ｄ）の各プログラミングパルスの後、ＭＯＳ記憶素子を読出し、そこから読出 された信号をそこに書込みたい信号サンプルと比較する過程と、（ｆ）過程（ｅ ）で記憶素子から読出される信号が記録すべき信号サンプルと所定関係になった とき第２の一連のプログラミングパルスをＭＯＳ記憶素子に加えるのを停止する 過程と、 から成る前記方法。 ２．過程（ｃ）で第１の一連のプログラミングパルスをＭＯＳ記憶素子に加える のを停止したとき、ＭＯＳ記憶素子に加える第２の一連のプログラミングパルス を第１の一連のプログラミングパルスの大きさと比較する請求項１に記載の方法 。 ３．第２の一連のパルスの各パルスの持続時間は第１の一連のパルスの各パルス の持続時間より短い請求項２に記載の方法。 ４．第２の一連のパルスを加えるのに割当てられる最大時間は第１の一連のパル スを加えるのに割当てられる最大時間に実質上等しい請求項３に記載の方法。 ５．ＭＯＳ記憶素子はソースフォロワー読出し構成で接続し得る浮動ゲートＭＯ Ｓ記憶装置を備え、これにより素子の浮動ゲートＭＯＳ記憶装置にかかる電圧と 、そこから読出されるそれぞれの信号との間に実質上一対一の関係が存在してい る請求項１、２、３、または４に記載の方法。 ６．過程（ｂ）および（ｅ）のＭＯＳ記憶素子の読出しはＭＯＳ記憶素子に書込 まれた信号サンプルのその後の再生と同じように行われる請求項５の記載の方法 。 ７．集積回路アナログ記録およびその後の再生のための信号サンプルを記憶する 方法であり、 （ａ）ソースフォロワ−読出し構成で接続し得る浮動ゲートＭＯＳ記憶装置を備 えている記憶素子を設ける過程と、（ｂ）振幅が増大する第１の一連のプログラ ミングパルスをＭＯＳ記憶素子に供給する過程と、 （ｃ）過程（ｂ）の各プログラミングパルスの後、ＭＯＳ記憶素子を読出し、そ こから読出された信号をそこに書込みたい信号サンプルと比較する過程と、（ｄ ）過程（ｃ）で記憶素子から読出される信号が記録すべき信号サンプルと所定の 関係になったとき第１の一連のプログラミングパルスをＭＯＳ記憶素子に加える のを停止する過程と、 から成る前記方法。 ８．過程（ｃ）のＭＯＳ記憶素子の読出しはＭＯＳ記憶素子に書込まれた信号サ ンプルのその後の再生と同じようにして行われる請求項７に記載の方法。 ９．集積回路アナログ記録およびその後の再生のための、信号サンプルを記憶す る方法であり、 （８）各々がソースフォロワー読出し構成で接続し得る浮動ゲートＭＯＳ記憶装 置を備えている複数の記憶素子を設ける過程と、（ｂ）アナログ信号の複数のサ ンプルを採取し、これを等しい数のサンプルアンドホールド回路に一時的に保持 する過程と、（ｃ）振幅が増加する第１の一連のプログラミングパルスをＭＯＳ 記憶素子の各々に供給する過程と、 （ｄ）過程（ｃ）の各プログラミングパルスの後、ＭＯＳ記憶素子を読出し、そ こから読出された各信号をそれぞれのサンプルアンドホールド回路に一時的に保 持されている信号と比較する過程と、（ｅ）それぞれの各ＭＯＳ記憶素子につい て、過程（ｄ）でそれぞれの記憶素子から読出される信号がそれぞれのサンプル アンドホールド回路に保持されている信号と所定の関係になったとき第１の一連 のプログラミングパルスをそれぞれのＭＯＳ記憶素子に加えるのを停止する過程 と、から成る前記方法。 １０．更に （ｆ）振幅が増大する第２の一連のプログラミングパルスをＭＯＳ記憶素子の各 々に供給する過程と、 （ｇ）過程（ｆ）の各プログラミングパルスの後、ＭＯＳ記憶素子を読出し、そ こから読出される各信号をそれぞれのサンプルアンドホールド回路に一時的に保 持されている信号と比較する過程と、（ｈ）それぞれの各ＭＯＳ記憶素子につい て、過程（ｇ）でそれぞれの記憶素子から読取られる信号がそれぞれのサンプル アンドホールド回路に保持されている信号と所定の関係になったとき過程（ｆ） の第２の一連のプログラミングパルスをそれぞれのＭＯＳ記憶素子に加えるのを 停止する過程と、を有する方法。 １１．過程（ｄ）のＭＯＳ記憶素子の読出しはＭＯＳ記憶素子に書込まれた信号 サンプルのその後の再生と同じようにして行われる請求項９に記載の方法。 １２．集積回路アナログ記録再生システムのＭＯＳ記憶素子に信号サンプルを書 込む装置において、 振幅が増大する第１の一連のプログラミングパルスをＭＯＳ記憶素子に供給する 第１の手段と、 各プログラミングパルスの後ＭＯＳ記憶素子を読出し、そこから読出される信号 をそこに書込みたい信号サンプルと比較する第２の手段と、第２の手段により記 憶素子から続出される信号が記録すべき信号サンプルと所定の関係になったとき 第１の手段により第１の一連のプログラミングパルスをＭＯＳ記憶素子に加える のを停止する第３の手段と、第１の手段の第１の一連のプログラミングパルスよ り小さい増分で振幅が増大する第２の一連のプログラミングパルスをＭＯＳ記憶 セルに供給する第４の手段と、 を備え、 前記第２の手段は、ＭＯＳ記憶素子を読出し、そこから読出された信号を、第２ の一連の各プログラミングパルスの後、そこに書込みたい信号サンプルと比較す る手段でもあり、更に 記憶素子から読出される信号が記録すべき信号サンプルと所定の関係になったと き第２の一連のプログラミングパルスをＭＯＳ記憶セルに加えるのを停止する第 ５の手段と、 を有する前記装置。 １３．第２の一連のプログラミングパルスを供給する第４の手段は、第１の一連 のプログラミングがＭＯＳ記憶素子に加えられるのを停止されたとき第１の一連 のプログラミングパルスの大きさに参照する手段である請求項１２に記載の装置 。 １４．第２の一連のパルスの各パルスの持読時間は第１の一連のパルスの持続時 間より短い請求項１３に記載の装置。 １５．第２の一連のパルスの最大時間は第１の一連のパルスの最大時間と実質上 等しい請求項１４に記載の装置。 １６．ＭＯＳ記憶素子はソースフォロワー構成で接続し得る浮動ゲートＭＯＳ記 憶装置を備え、これにより素子の浮動ゲートＭＯＳ記憶装置にかかる電圧とそこ から読出されるそれぞれの信号との間に実質上一対一の関係が存在する請求項１ ２、１３、１４、または１５に記載の装置。 １７．前記第２の手段は再生のためＭＯＳ記憶素子を連続的に読出す手段でもあ り、これにより信号サンプルをＭＯＳ記憶素子に書込むときの読出し動作は再生 のための読出し動作と同じになっている請求項１６に記載の装置。 １８．アナログ記録し、その後再生する集積回路について信号サンプルを記憶す る装置であって、 ソースフォロワー読出し構成で接続し得る浮動ゲートＭＯＳ記憶装置を備えてい る記憶素子と、 振幅が増大する第１の一連のプログラミングパルスをＭＯＳ記憶素子に供給する 手段と、 各プログラミングパルスの後ＭＯＳ記憶素子を読出し、そこから読出される信号 をそこに書込みたい信号サンプルと比較する手段と、記憶素子から読出される信 号が記録すべき信号サンプルと所定の関係になったとき第１の一連のプログラミ ングパルスをＭＯＳ記憶素子に加えるのを停止する手段と を有する前記装置。 １９．各プログラミングパルスの後読出す前記手段は再生のためＭＯＳ記憶素子 を続いて読出す手段でもあり、これにより信号サンプルをＭＯＳ記憶素子に書込 むときの読出し動作は再生のための読出し動作と同じになっている請求項１８に 記載の装置。 ２０．アナログ記録し、続いて再生する集積回路について信号サンプルを記憶す る装置であって、 各々がソースフォロワー読出し構成で接続し得る浮動ゲートＭＯＳ記憶装置を備 えている複数の記憶素子と、 アナログ信号の等しい複数のサンプルを採取し、これを一時的に保持する複数の サンプルアンドホールド回路と、 振幅が増大する第１の一連のプログラミングパルスを各ＭＯＳ記憶素子に供給す る第１の手段と、 各プログラミングパルスの後ＭＯＳ記憶素子を読出し、そこから読取された各信 号をそれぞれのサンプルホールド回路に一時的に保持されている信号と比較する 第２の手段と、 第２の手段によりそれぞれの記憶素子から読出される信号がそれぞれのサンプル アンドホールド回路に保持されている信号と所定の関係になったとき第１の一連 のプログラミングパルスをそれぞれの各ＭＯＳ記憶素子のそれぞれの記憶素子に 加えるのを停止する第３の手段と、 を有する前記装置。 ２１．複数のＭＯＳ記憶素子がＭＯＳ記憶素子の二次元アレイから構成されてい る請求項２０に記載の装置。 ２２．更に、 振幅が増大する第２の一連のプログラミングパルスを各ＭＯＳ記憶素子に供給す る第４の手段を備え、 前記第２の手段は、第２の一連の各プログラミングパルスの後ＭＯＳ記憶素子を 読出し、そこから読出された各信号をそれぞれのサンプルアンドホールド回路に 一時的に保持されている信号と比較する手段でもあり、更に、前記第２の手段に よりそれぞれの記憶素子から読出された信号がそれぞれのサンプルアンドホール ド回路に保持されている信号と所定の関係になったとき第２の一連のプログラミ ングパルスをそれぞれのＭＯＳ記憶素子に加えることを停止する第５の手段と、 を備えている請求項２１に記載の装置。