KR100209978B1 - 아날로그 양의 기억 방법 및 판독 방법 및 반도체 기억장치 - Google Patents

Abstract

본 발명은 부유 게이트 및 제어 게이트로 이루어진 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터의 채널측에서 상기 부유 게이트에 일정량의 전하를 주입하여 축적한 후에, 기억해야 할 아날로그 양에 따라 상기 부유 게이트로부터 제어 게이트측으로 전하를 추출하고, 상기 부유 게이트에 축적되는 전하의 양에 상기 아날로그 양과 대응시키는 것을 특징으로 한다.

Description

아날로그 양의 기억 방법 및 판독 방법 및 반도체 기억 장치

제1도는 본 발명을 음성 기억 재생 장치에 구체화시킨 일실시예의 블럭 회로도.

제2도는 음성 기억 및 재생을 설명하는 파형도.

제3도는 메모리 제1의 구성을 설명하는 블럭 회로도.

제4도는 메모리 셀의 구조를 설명하는 단면도.

제5도는 소거 모드에서의 메모리 셀의 모식도.

제6도는 기억 모드에서의 메모리 셀의 모식도.

제7도는 재생 모드에서의 메모리 셀의 모식도.

제8도는 메모리 각부에서의 타이밍차트.

제9도는 메모리의 제2의 구성을 설명하는 블록 회로도.

제10도는 전류 검출 회로의 일에를 도시하는 회로도.

제11도는 전류 검출 회로의 다른 예를 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

3 : 메모리 7 : 모드 선택 회로

8 : 어드레서 카운터 9 : 클럭 생성 회로

본 발명은 아날로그 양의 기억 방법 및 판독 방법 및 반도체 기억 장치에 관한 것으로, 상세하게는 아날로그 양을 기억재생하는 것이 가능한 불휘발성 메모리(EEPROM : Electrically Erasable Programmable Read Only Memory)에 관한 것이다.

종래, 반도체 기억 장치(이하, 메모리라 함)에는 매트릭스형으로 배열된 메모리 셀이 설치되고, 각각의 메모리 셀에 대하여 0 또는 1의 정보를 기억시킬 수 있도록 되어 있다. 상기 메모리에 대하여 음성 신호 등의 시간 경과와 함께 변화하는 아날로그 양을 기억하도록 하는 경우가 있다. 이 경우, 음성 신호는 소정의 시간 간격으로 샘플링되고, 그 때의 샘플링된 음성 신호에 대하여 아날로그 양을 얻는다. 그리고, 아날로그 디지탈 변환기(이하, A/D 변환기라 함)을 이용하여 그 때의 아날로그 양은 분해능력에 따른 복수의 비트(예를 들면 8비트)로 이루어지는 디지탈 데이타로 변환된다. 그리고, 상기 디지탈 데이타의 각 비트가 메모리 셀에 각각 기억되는 것으로 음성 신호는 기억된다. 상기 기억된 디지탈 데이타는 디지탈 아날로그 변환기(이하, D/A 변환기라 함)을 이용하여 아날로그 양으로 변환시킴으로써 원래의 음성 신호로 재생할 수 있다.

그러나, 상기의 방법에서는 샘플링된 하나의 아날로그 양에 대하여 복수의 메모리 셀이 필요하다. 그 때문에, 장시간에 걸쳐 음성 신호를 기억하고자 하는 경우, 방대한 메모리가 필요하게 된다. 또, A/D 변환기, D/A 변환기가 필요해지므로, 회로 구성이 대규모화함과 동시에 복잡해진다.

그 때문에, 아날로그 양을 직접 기억하기 위하여 불휘발성 메모리를 이용하는 방법이 제안되고 있다. 상기 불휘발성 메모리는 부유 게이트를 갖는 MOS 트랜지스터로 이루어지는 메모리 셀로 구성되어 있다. 상기 MOS 트랜지스터는 부유 게이트에 전하를 출입하게 함으로써 임계값이 변화하고, 이것을 정보의 1 또는 0에 대응시켜 전기적 기록, 소거가 가능하게 되어 있다. 또, MOS 트랜지스터는 기록, 소거에 대응하여 부유 게이트에 축적되어 있는 축적 전하량이 가변함으로써 아날로그 양을 기억할 수 있도록 되어 있다.

즉, MOS 트랜지스터의 기록 전압을 변화시키면, 그 변화에 따라 전하가 부유 게이트에 대하여 출입되고, 그 전하에 따라 임계값이 변화한다. 그러면, 판독시에는 임계값에 따라 MOS 트랜지스터의 드레인 전류가 변화한다. 따라서, 불휘발성 메모리의 하나의 메모리 셀(MOS 트랜지스터)에 아날로그 양을 기억할 수 있으므로, 상기한 A/D 변환기를 이용한 방법에 비해 다수의 아날로그 양을 기억하는 것이 가능하다.

그러나, 상기 방법에서는 동일한 기록 전압을 인가해도 메모리 셀의 변이에 의해 부유 게이트에 축적되는 전하의 양이 각 메모리 셀마다 변화하므로, 높은 정밀도의 아날로그 양을 기억할 수 없다. 그 때문에, 기록 전압을 각 메모리 셀마다 조정하여 기록하는 방법이 제안되고 있다[일본국 특허 공개(소) 57-1077호 공보, 일본국 특허 공개(소) 57-25779호 공보].

상기 각 공보에 기재된 아날로그메모리 기록 회로는 메모리에 기록되어야 할 아날로그 양을 발생하는 회로와, 그 포락선이 톱니 모양의 파형으로 되는 기록 펄스열을 발생하는 회로를 구비하고 있다. 그리고, 아날로그 양을 기록하는 경우, 부유 게이트를 갖는 메모리 소자의 소오스를 개방하여 제어 게이트를 접지하고, 드레인에 소정의 파고치의 기록 펄스를 인가한다. 기록 펄스를 인가한 후에, 소오스를 접지하고, 제어 게이트, 드레인에 부의 전원을 공급하여 메모리 소자로부터 기록된 아날로그 양을 판독한다. 그 판독된 아날로그 양과 기록해야 할 아날로그 양을 비교하여, 판독된 아날로그 양과 기록해야 할 아날로그 양이 일치하지 않는 경우에는 파고치를 높게 한 새로운 기록 펄스를 메모리 소자에 인가한다. 즉, 기록과 판독을 복수회 반복하고, 메모리 소자로부터의 판독된 아날로그 양과 기록해야 할 아날로그 양이 일치했을 때, 메모리 셀의 새로운 기록 펄스 인가를 정지하도록 되어 있다.

그러나, 메모리에 대하여 기록판독을 복수회 반복해야만 하므로, 아날로그양에 따라서는 기록에 시간이 걸린다. 그 때문에, 샘플링 시간을 길게 해야만 하고, 음성 신호 등의 연속적으로 변화하는 아날로그 양을 기억하는데에는 적합하지 않게 된다. 그래서, 복수의 샘플링을 아날로그 양 그대로 축적되는 샘플 홀드 회로를 이용하여 복수의 아날로그 양을 일제히 기록하여 외관상의 기록 시간을 단축시키는 방법이 제안되고 있다.

그러나, 샘플 홀드 회로를 설치하는만큼 장치의 크기에 대하여 메모리 셀의 수가 적어지므로, 기억 시간이 짧아진다는 문제가 있다. 또, 샘플 홀드된 아날로그 양을 일제히 기록할 필요가 있으므로, 회로가 복잡해진다는 문제가 있다.

또, 기록판독을 반복할 필요가 있으므로, 기록판독을 교대로 전환하기 위한 회로가 필요하고, 역시 회로가 대규모화함과 동시에 복잡해진다.

본 발명에 따르면, 부유 게이트 및 제어 게이트로 이루어진 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터의 채널측으로부터 상기 부유 게이트로 일정량의 전하를 주입하여 축적한 후에, 기억해야 할 아날로그 양에 따라 상기 부유 게이트로부터 제어 게이트측으로 전하를 추출하고, 상기 부유 게이트에 축적되는 전하의 양을 상기 아날로그 양과 대응시키도록 했다.

이에 따라, 메모리 셀 트랜지스터의 부유 게이트에는 채널측으로부터 일정량의 전하가 주입되고 축적된다. 그 후에, 부유 게이트에 축적된 전하는 기억해야 할 아날로그 양에 따라 제어 게이트측으로 추출되고, 부유 게이트에 축적되는 전하의 양과 아날로그 양이 대응하게 된다.

또한, 본 발명에 따르면, 부유 게이트 및 제어 게이트로 이루어지는 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터의 드레인을 접지하고, 제어 게이트 및 소오스에 각각 제1 및 제2의 소거 전압을 인가하여 채널측으로부터 부유 게이트에 일정량의 전하를 주입하여 축적한 후에, 메모리 셀 트랜지스터의 소오스를 전류 제한 소자를 통하여 접지하고, 제어 게이트에 기록 전압을 인가함과 동시에, 드레인에 기억해야 할 아날로그 양에 따른 전압을 공급하여 상기 부유 게이트로부터 제어 게이트측으로 전하를 추출하고, 상기 부유 게이트에 축적되는 전하의 양을 상기 아날로그 양과 대응시키도록 했다.

이에 따라, 메모리 셀 트랜지스터의 드레인은 접지되고, 제어 게이트 및 소오스에 각각 제1 및 제2 소거 전압이 인가되며, 채널측으로부터 부유 게이트에 일정량의 전하가 주입되고 축적된다. 그 후에, 메모리 셀 트랜지스터의 소오스는 전류 제한 소자를 통하여 접지되고, 제어 게이트에 기록 전압이 인가됨과 동시에, 드레인에 기억해야 할 아날로그 양에 따른 전압이 공급되고, 부유 게이트로부터 제어 게이트측으로 전하가 추출되며, 부유 게이트에 축적되는 전하의 양과 아날로그 양이 대응된다.

또한, 본 발명에 따르면, 부유 게이트 및 제어 게이트로 이루어진 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀로부터 부유 게이트에 축적되는 전하의 양에 대응하여 기억되는 아날로그 양을 판독하는 판독 방법에 있어서, 메모리 셀 트랜지스터의 제어 게이트에 소정의 재생 전압을 인가했을 때 소오스 및 드레인 사이에 발생하는 저항치를 전압치 또는 전류치로서 취출하도록 했다.

이에 따라, 메모리 셀 트랜지스터의 제어 게이트에는 소정의 재생 전압이 인가되고, 소오스 및 드레인 사이에 발생하는 저항치가 전압치 또는 전류치로서 취출된다.

또한, 본 발명에 따르면, 부유 게이트 및 제어 게이트로 이루어지는 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀로부터 부유 게이트에 축적되는 전하의 양에 대응시켜 기억되는 아날로그 양을 판독하는 판독 방법에 있어서, 메모리 셀 트랜지스터의 제어 게이트에 제1 재생 전압을 인가하고, 소오스를 접지함과 동시에 드레인에 일정 저항치를 갖는 저항을 통하여 제2 재생 전압을 인가하며 드레인과 저항 사이에서 부유 게이트에 축적된 전하의 양에 따른 아날로그 양을 판독하도록 했다.

이에 따라, 메모리 셀 트랜지스터의 제어 게이트에 제1 재생 전압이 인가되고, 소오스는 접지됨과 동시에, 드레인에 일정한 저항치를 갖는 저항을 통하여 제2 재생 전압이 인가된다. 그리고, 드레인과 저항 사이에서 부유 게이트에 축적된 전하의 양에 따른 아날로그 양이 판독된다.

또한, 본 발명에 따르면 부유 게이트를 갖는 메모리 소자, 상기 메모리 소자의 제어 게이트에 미리 설정된 제1 소거 전압을 인가하는 제1 소거용 전압 공급 수단, 상기 메모리 소자의 소오스에 미리 실정된 제2 소거 전압을 인가하는 제2 소거용 전압 공급 수단, 상기 메모리 소자의 제어 게이트에 미리 설정된 기억 전압을 인가하는 전압 공급 수단 및 상기 메모리 소자의 드레인에 상기 메모리 소자에 기억해야 할 아날로그 양에 따른 아날로그 신호를 공급하는 데이타 입력 수단으로 구성된다.

이에 따라, 메모리 셀은 부유 게이트를 갖고 드레인은 접지된다. 제1 전압 수단은 메모리 셀의 제어 게이트에 미리 설정된 제1 소거 전압을 인가하고, 제2 전압 공급 수단은 메모리 셀의 소오스에 미리 설정된 제2 소거 전압을 인가하며, 부유 게이트에 전하를 축적한다. 전압 공급 수단은 메모리 셀의 제어 게이트에 미리 설정된 기억 전압을 인가하고, 데이타 입력 수단은 메모리 셀의 드레인에 그 메모리 셀에 기억해야 할 아날로그 양에 따른 아날로그 신호를 공급하고, 그 아날로그 양에 따른 전하를 부유 게이트에서 추출한다.

또한, 본 발명에 따르면, 반도체 기억 장치에 있어서, 상기 메모리 소자의 제어 게이트에 제1 재생 전압을 인가하는 제1 재생용 전압 공급 수단 및 상기 메모리 소자의 드레인에 저항을 통하여 제2 재생 전압을 인가하는 제2 재생용 전압 공급수단으로 구성된다.

이에 따라, 제1 전압 공급 수단은 메모리 셀의 제어 게이트에 제1 재생 전압을 인가하고, 제2 전압 공급 수단 메모리 셀의 드레인에 저항을 통하여 제2 재생 전압을 인가한다. 그리고, 드레인과 저항 사이에서 부유 게이트에 축적된 전하에 따른 아날로그 신호가 출력된다.

또한, 본 발명에 따르면, 부유 게이트를 갖고, 어레이 형태로 배치된 메모리 소자, 상기 메모리 소자를 선택하고 그 선택된 메모리 소자에 대하여 아날로그 양을 기억하는 경우에는 그 제어 게이트에 기억 전압을 인가하며, 기억된 아날로그 양을 판독하는 경우에는 그 제어 게이트에 제1 재생 전압을 인가하고, 기억된 아날로그 양을 소거하는 경우에는 그 제어 게이트에 제1 소거 전압을 인가하는 제1 전압 공급 수단과, 상기 메모리 소자를 선택하고 그 선택된 메모리 소자에 대하여 아날로그 양을 기억하는 경우에는 소오스를 저항을 통하여 접지함과 동시에 드레인에 기억해야 할 아날로그 양에 따른 아날로그 신호를 공급하고, 기억된 아날로그 양을 판독하는 경우에는 그 소오스를 접지함과 동시에 드레인에 저항을 통하여 제2 재생 전압을 인가하고, 기억된 아날로그 양을 소거하는 경우에는 그 드레인을 접지함과 동시에 소오스에 제2 소거 전압을 인가하는 제2 전압 공급 수단과, 상기 전압 공급 수단에 접속되고, 상기 기억 전압, 제1 및 제2 재생 전압, 제1 및 제2 소거 전압을 생성하는 전압 생성 회로로 구성된다.

이에 따라, 메모리 셀은 부유 게이트를 갖고, 어레이상으로 배치되어 있다. 제1 전압 공급 수단은 메모리 셀을 선택하고, 그 선택된 메모리 셀에 대하여 아날로그 양을 기억하는 경우에는 그 제어 게이트에 기억 전압을 인가한다. 또, 기억된 아날로그 양을 판독하는 경우에는 그 제어 게이트에 제1 재생 전압을 인가한다. 또한, 기억된 아날로그 양을 판독하는 경우에는 그 제어 게이트에 제1 재생 전압을 인가한다. 또한, 기억된 아날로그 양을 소거하는 경우에는 그 제어 게이트에 제1 소거 전압을 인가한다. 제2 전압 공급 수단은 메모리 셀을 선택하고, 그 선택된 메모리 셀에 대하여 아날로그 양을 기억하는 경우에는 소오스를 저항을 통하여 접지함과 동시에 드레인에 기억해야 할 아날로그 양에 따른 아날로그 신호를 공급한다. 또, 기억된 아날로그 양을 판독하는 경우에는 그 소오스를 접지함과 동시에 드레인에 저항을 통하여 제2 재생 전압을 인가한다. 또한, 기억된 아날로그 양을 소거하는 경우에는 그 드레인을 접지함과 동시에 소오스에 제2 소거 전압을 인가한다. 전압 생성 회로는 제1 및 제2 전압 공급 수단에 접속되고, 상기 기억 전압, 제1 및 제2 재생 전압, 제1 및 제2 소거 전압을 생성, 공급한다.

또한, 본 발명에 따르면, 부유 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터에 일정 레벨의 기억 전압을 공급하여 부유 게이트에 전하를 주입함과 동시에, 상기 부유 게이트로의 전하의 주입량에 따라 변화하는 메모리 셀 트랜지스터에 흐르는 전류가 기억해야 할 아날로그 양에 따른 전류와 일치할 때 상기 기억 전압의 공급을 정지하도록 했다.

이에 따라, 메모리 셀 트랜지스터에 일정 레벨의 기억 전압이 공급되고 부유 게이트에 전하가 주입된다. 상기 전하의 주입함과 동시에, 부유 게이트로의 전하의 주입량에 따라 변화하는 메모리 셀 트랜지스터에 흐르는 전류가 기억해야 할 아날로그 양에 따른 전류와 일치할 때 기억 전압이 공급이 정지된다.

또한, 본 발명에 따르면, 부유 게이트 및 제어 게이트로 이루어지는 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터의 제어 게이트와 소오스 사이에 일정 레벨의 기억 전압을 공급하여 채널측으로부터 부유 게이트에 전하를 주입함과 동시에, 상기 부유 게이트로의 전하의 주입량에 따라 변화하는 메모리 셀 트랜지스터의 채널에 흐르는 전류가 기억해야 할 아날로그 양에 따른 전류와 일치했을 때 상기 기억 전압의 공급을 정지하도록 했다.

이에 따라, 메모리 셀 트랜지스터의 제어 게이트 소오스 사이에 일정 레벨의 기억 전압이 공급되고 채널측으로부터 부유 게이트에 전하가 주입된다. 상기 전하의 주입함과 동시에, 부유 게이트로의 전하의 주입량에 따라 변화하는 메모리 셀 트랜지스터의 채널에 흐르는 전류가 기억해야 할 아날로그 양에 따른 전류와 일치했을 때 상기 기억 전압의 공급이 정지된다.

또한, 본 발명에 따르면, 부유 게이트 및 제어 게이트를 갖는 메모리 셀, 상기 메모리 셀의 제어 게이트에 미리 설정된 제1 기억 전압을 인가하고, 소오스에 미리 설정된 제2 기억 전압을 인가하는 기억 전압 공급 수단 및 상기 메모리 셀의 채널에 흐르는 전류를 검출하고, 그 검출된 전류가 기억해야 할 아날로그 양에 따른 전류와 일치할 때 상기 기억 전압 공급 수단의 전압 공급을 정지하는 전류 검출 수단으로 구성된다.

이에 따라, 메모리 셀은 부유 게이트 및 제어 게이트를 갖고 있다. 기억 전압 공급 수단은 메모리 셀의 제어 게이트에 미리 설정된 제1 기억 전압을 인가하고, 소오스에 미리 설정된 제2 기억 전압을 인가한다. 전류 검출 수단은 메모리 셀의 채널에 흐르는 전류를 검출하고, 그 검출된 전류가 기억해야 할 아날로그 양에 따른 전류와 일치할 때 기억 전압 공급 수단의 전압 공급을 정지시킨다.

또한, 본 발명에 따르면, 반도체 기억 장치에 있어서, 상기 전류 검출 수단은 상기 메모리 셀에 흐르는 전류를 검출하는 제1 전류 검출 수단, 상기 메모리 셀 기억해야 할 아날로그 양에 따른 아날로그 신호에 따른 전류를 검출하는 제2 전류 검출 수단, 상기 제1 및 제2 전류 검출 수단에 의해 검출된 전류를 서로 비교하는 비교 수단, 상기 비교 수단의 비교 결과를 기초로 하여 상기 메모리 셀에 흐르는 전류와 아날로그 신호에 따른 전류가 일치할 때 상기 기억 전압 공급 수단의 제2 기억 전압의 공급을 정지시키는 정지 수단으로 구성된다.

이에 따라, 본 발명에 따른 반도체 기억 장치에 있어서, 전류 검출 수단은 제1 및 제2 전류 검출 수단, 비교 수단, 정지 수단으로 구성된다. 제1 전류 검출 수단은 메모리 셀에 흐르는 전류를 검출하고, 제2 전류 검출 수단은 메모리 셀에 기억해야 할 아날로그 양에 따른 아날로그 신호에 따른 전류를 검출한다. 비교 수단은 제1 및 제2의 전류 검출 수단에 의해 검출된 전류를 서로 비교한다. 정지 수단은 비교 수단의 비교 결과를 기초로 하여 메모리 셀에 흐르는 전류와 아날로그 신호에 따른 전류가 일치할 때, 기억 전압 공급 수단의 제2 기억 전압 공급을 정지한다.

또한, 본 발명에 따르면, 반도체 기억 장치에 있어서, 상기 전류 검출 수단은 소오스가 상기 메모리 셀의 소오스에 접속된 제1 트랜지스터, 소오스에 상기 제2 기억 수단이 인가되고, 상기 제1 트랜지스터에 대하여 드레인 및 게이트가 서로 접속되는 제2 트랜지스터, 한 단이 상기 제1 트랜지스터의 드레인에 접속되고, 다른 단에 상기 제1 기억 전압이 인가된 제1 저항 및 한 단이 상기 제2 트랜지스터의 드레인에 접속되고, 다른 단에 상기 제1 기억 전압이 공급된 제2 저항으로 구성된다.

이에 따라, 본 발명에 따른 반도체 기억 장치에 있어서, 전류 검출 수단은 제1 및 제2 트랜지스터와 제1 및 제2 저항으로 구성된다. 제1 트랜지스터의 소오스는 메모리 셀의 소오스에 접속되고, 제2의 트랜지스터의 소오스에는 제2 기억 전압이 인가되며, 제1 트랜지스터에 대하여 드레인 및 게이트가 서로 접속된다. 제1 저항의 한단은 제1 트랜지스터의 드레인에 접속되고, 다른 단에는 제1 기억 전압이 인가된다. 제2 저항의 한 단은 제2 트랜지스터의 드레인에 접속되고, 다른 단에는 제1 기억 전압이 공급된다.

제1도는 본 발명을 음성 기억 재생 장치에 구체화한 일실시예를 도시하는 블록 회로도이다.

음성 기억 재생 장치에는 마이크로폰(1)이 설치되어 있다. 마이크로폰(1)은 음성을 입력하고, 그 음성을 전기 신호로 변환하여 출력한다. 마이크로폰(1)에는 앰프(2)가 접속되어 있다. 앰프(2)는 마이크로폰(1)로부터의 전기 신호를 입력하고, 그 전기 신호를 증폭하여 입력 데이타 Ain으로서 출력한다. 입력 데이타 Ain은 메모리(3)에 입력된다. 메모리(3)은 복수의 메모리 셀 C로 구성되고, 각 메모리 셀 C에 소정의 시간 간격(샘플링 간격)마다의 입력 데이타 Ain이 기억된다.

메모리(3)으로부터 판독된 전기 신호는 아날로그 신호로서 저역 필터(이하 LPF라 함;4)로 출력된다. LPF(4)는 메모리(3)으로부터 출력된 아날로그 신호를 입력한다. LPF(4)는 입력된 아날로그 신호 중의 고주파수 성분을 제거하고, 앰프(5)로 출력한다. 앰프(5)는 입력된 아날로그 신호를 증폭하고 스피커(6)으로 출력한다. 그리고, 스피커(6)은 입력된 아날로그 신호를 음성으로 변환시켜 출력한다.

또, 메모리(3)에는 모드 선택 회로(7)이 접속되어 있다. 모드 선택 회로(7)은 사용자의 조작에 따른 신호를 메모리(3)으로 출력하도록 되어 있다. 즉, 메모리(3)에 음성 신호를 기억시키도록 하면, 사용자는 기억 모드를 선택한다. 모드 선택 회로(7)은 기억 모드에 대응하여 기억 신호 WR을 생성하고 메모리(3)으로 출력한다. 메모리(3)은 기억 신호 WR을 입력하면, 앰프(2)로부터 입력된 입력 데이타 Ain을 아날로그 데이타로서 기억하도록 되어 있다. 예를 들면, 제2(a)도에 도시한 바와 같은 입력 데이타 Ain을 기억하고자 하는 경우 메모리(3)은 제2(b)도에 도시한 바와 같이 입력 데이타 Ain을 샘플링 간격마다 샘플링하고, 그 아날로그 샘플링 데이타 Sin을 메모리 셀 C에 기억한다.

한편, 메모리에 기억된 음성 신호를 재생하고자 하는 경우, 사용자는 재생 모드를 선택한다. 모드 선택 회로(7)은 재생 모드에 따른 재생 신호 RD를 생성하여 메모리(3)으로 출력한다. 메모리(3)은 재생 신호 RD를 입력하면 제2(c)도에 도시한 바와 같이 각 메모리 셀 C에 기억되어 있는 아날로그 샘플링 데이타 Sin을 출력 데이타 Aout로서 LPF(4)로 출력하도록 되어 있다. LPF(4)는 출력 데이타 Aout 중의 고주파수 성분을 제외하고, 제2(d)도에 도시한 바와 같은 출력 신호 Siut를 앰프(5)를 통하여 스피커(6)으로 출력한다. 스피커(6)은 출력 신호 Sout를 입력하고 음성 신호를 재생한다.

또, 메모리에 기억된 음성 신호를 소거하고자 하는 경우, 사용자는 소거 모드를 선택한다. 모드 선택 회로(7)은 소거 모드에 따른 소거 신호 ER을 생성하고 메모리(3)으로 출력한다. 메모리(3)은 소거 신호 ER을 입력하면 기억되어 있는 아날로그 샘플링 데이타 Sin을 소거하도록 되어 있다.

또, 메모리(3)에는 클럭 생성 회로(9), 어드레스 카운터(8)이 접속되어 있다. 클럭 생성 회로(9)는 소정의 펄스 간격의 클럭 신호 CK를 생성하고, 어드레스 카운터(8)은 입력된 클럭 신호 CK의 펄스를 카운트하고, 그 카운트에 따른 어드레스 신호 ADR을 생성하여 출력하도록 되어 있다. 메모리(3)에는 2차원 배열된 메모리 셀이 설치되고, 입력된 어드레스 신호 ADR을 기초로 하여 행 및 열을 지정하고 하나의 메모리 셀이 결정된다. 그리고, 어드레스 신호 ARD은 클럭 신호 CK의 펄스 카운트에 의해 생성된다. 즉, 각 메모리 셀은 클럭 신호 CK의 펄스마다에 순차 지정된다. 그리고, 메모리(3)은 클럭 신호 CK에 의한 샘플링 간격마다의 음성 신호 즉 입력 데이타 Ain을 메모리 셀에 순차 기억하도록 되어 있다.

제3도는 메모리(3)의 제1 구성을 도시하는 블록도이다.

메모리(3)에는 셀 어레이(11)이 설치되어 있다. 셀 어레이(11)에는 복수의 메모리 셀 C11C1n, C21C2n이 설치되어 있다. 각 메모리 셀 C11C1n, C21C2n은 부유 게이트를 갖는 MOS 트랜지스터에 있어서, 그 부유 게이트에 축적되는 전하의 양에 따라 아날로그 데이타를 기억할 수 있도록 되어 있다.

메모리 셀 C11C1n의 드레인은 드레인 라인 D에 접속되고, 소오스는 소오스 라인 S1에 접속되어 셀 열 L1을 구성하고 있다. 또, 메모리 셀 C21C2n의 드레인은 드레인 라인 D에 접속되고, 소오스는 소오스 라인 S2에 접속되어 셀 열 L2를 구성하고 있다. 메모리 셀 C11, C21 제어 게이트는 게이트 라인 G1에 접속되어 행을 구성하고 있다. 마찬가지로, 메모리 셀 C12, C22의 제어 게이트는 게이트 라인 G2에 접속되고, 메모리 셀 C13, C23의 제어 게이트는 게이트 라인 G3에 접속되고, 메모리 셀 C1n, C2n의 제어 게이트는 게이트 라인 Gn에 접속되어 각각 행을 구성하고 있다.

메모리(3)에는 로우 디코더(12)와 컬럼 디코더(13)이 설치되어 있다. 로우 디코더(12)에는 게이트 라인 G1Gn이 접속되고 컬럼 디코더(13)에는 소오스 라인 S1, S2와 드레인 라인 D가 접속도어 있다. 로우 디코더(12)는 어드레스 신호 ADR을 입력하고, 그 어드레스 신호 ADR에 따라 게이트 라인 G1Gn을 순차 선택한다. 마찬가지로, 컬럼 디코더(13)은 어드레스 신호 ADR을 입력하고 그 어드레스 신호 ADR에 따라 소오스 라인 S1, S2를 선택한다. 그리고, 선택된 게이트 라인 G1Gn과 소오스 라인 S1, S2와의 교점의 메모리 셀 C11C1n, C21C2n이 순차 선택된다. 즉, 최초에 메모리 셀 C11, C12, C13 순으로 선택된다. 그리고 메모리 셀 C1n이 선택된 후에 메모리 셀 C21이 선택된다. 그리고, 메모리 셀 C2n까지 선택된다. 따라서, 메모리 셀 C11C1n, C21C2n은 순차 연속하여 선택되게 된다.

또, 로우 디코더(12)에는 전압 발생 회로(14)가 접속되어 있다. 전압 발생 회로(14)는 기억, 재생, 소거의 각 모드에 따른 제어 신호를 입력하고, 그 제어신호를 기초로 하여 기억 전압 VW, 재생 전압 VR1, VR2, 소거 전압 VE1, VE2를 생성한다. 그리고, 전압 발생 회로(14)는 생성된 각 전압 VW, VR1, VE1을 로우 디코더(12)로 출력한다. 또, 전압 발생 회로(14)는 생성된 각 전압 VR2, VE2를 컬럼 디코더(13)으로 출력하도록 되어 있다. 상기 각 모드에 따른 제어 신호는 입력 회로(15)로부터 입력된다.

입력 회로(15)는 기억 신호 WR, 재생 신호 RD, 소거 신호 ER을 입력하고, 각 신호 WR, RD, ER에 따른 제어 신호를 출력한다. 기억 또는 재생 모드시, 즉 로우 디코더(12)는 그 때의 모드에 따른 제어 신호를 입력하고, 어드레스 신호 ADR을 기초로 하여 게이트 라인 G1Gn을 순차 선택한다. 그리고, 선택된 게이트 라인 G1Gn에 대하여 기억, 재생 모드에 따른 기억 전압 VW, 재생 전압 VR1을 인가하도록 되어 있다. 따라서, 메모리 셀 C11C1n, C21C2n의 제어 게이트에는 기억 전압 VW 또는 전압 VR1이 순차 인가되도록 되어 있다.

한편, 소거 모드시, 즉 로우 디코더(12)는 소거 신호 ER에 따른 제어 신호를 입력되면 모든 게이트 라인 G1Gn을 일괄하여 선택하도록 되어 있다. 따라서, 로우 디코더(12)는 모든 게이트 라인 G1Gn에 대하여 소거 전압 VE1을 인가하도록 되어 있다. 그 결과, 모든 메모리 셀 C11C1n, C21C2n의 제어 게이트에 대하여 동시에 소거 전압 VE1이 인가된다.

또, 컬럼 디코더(13)에는 입력 회로(15)가 접속되고, 로우 디코더(12)와 마찬가지로 기억 신호 WR, 재생 신호 RD, 소거 신호 ER에 따른 제어 신호를 입력하도록 되어 있다.

또, 컬럼 디코더(13)에는 저항 RR의 한 단에 접속되고, 저항 RR의 다른 단은 전압 발생 회로(14)에 접속되어 재생 전압 VR2가 공급된다. 또, 컬럼 디코더(13)에는 저항 RW의 한 단이 접속되고, 저항 RW의 다른 단이 접속되어 있다. 또한 컬럼 디코더(13)은 전압 발생 회로(14)에 직접 접속되고, 소거 전압 VE2를 입력하도록 되어 있다.

컬럼 디코더(13)은 기억 신호 WR을 입력하면, 입력된 어드레인 신호 ADR을 기초로 하여 소오스 라인 S1, S2를 순차 선택하고, 그 선택된 소오스 라인 S1, S2를 저항 RW를 통하여 접지하도록 되어 있다. 또, 컬럼 디코더(13)은 드레인 라인 D에 입력 데이타 Ain을 인가하도록 되어 있다.

컬럼 디코더(13)은 재생 신호 RD를 입력하면, 입력된 어드레인 신호 ADR을 기초로 하여 소오스 라인 S1, S2를 순차 선택하고, 그 선택된 소오스 라인 S1, S2를 접지하도록 되어 있다. 또, 컬럼 디코더(13)은 드레인 라인 D에 저항 RR을 통하여 재생 전압 VR2를 인가한다. 그리고, 컬럼 디코더(13)은 각 메모리 셀 C11C1n, C21C2n에 기억된 입력 데이타 Ain을 드레인 라인 D를 통하여 판독하고, 출력 데이타 Aout로서 출력하도록 되어 있다.

또한, 본 실시예에서 메모리(3)은 기억된 아날로그 신호를 소거하는 경우, 모든 메모리 셀 C11C1n, C21C2n이 선택되고, 아날로그 데이타가 일괄적으로 소거되는 일괄 소거형 구성으로 되어 있다. 즉, 메모리 셀 C11C1n, C21C2n은 기억 또는 재생 모드일 때에는 순차 선택되어 아날로그 데이타의 기억, 재생이 순차 행해지고, 소거 모드일 때에는 일괄적으로 선택되어 아날로그 데이타가 소거된다. 따라서, 각 메모리 셀 C12C1n, C21C2n을 순차 선택하여 소거하는 것에 비해 고속으로 소거 가능하도록 되어 있다.

다음으로, 메모리 셀 C11의 구성을 제4도에 따라 설명한다. 또한, 메모리 셀 C11C1n, C21C2n의 구조는 메모리 셀 C11과 같은 구조이므로, 그 설명을 생락한다.

제4도는 메모리 셀 C11의 단면도이다. 반도체 기판(21)은 N형의 반도체 기판으로서 그 반도체 기판(21) 위에는 P형 드레인 영역(22)와 소오스 영역(23)이 형성되어 있다. 드레인 영역(22)와 소오스 영역(23) 사이에는 채널이 형성되어 있다. 소오스 영역(23)과 채널의 위쪽에는 절연층을 통하여 부유 게이트(24)가 형성되어 있다. 부유 게이트(24)는 그 한 단이 소오스 영역(23) 위에 형성되고, 다른 단은 채널의 거의 반을 덮도록 형성되어 있다. 부유 게이트(24)는 그 단부가 중앙보다 높게 돌출되어 형성되어 있다.

드레인 영역(22)와 채널 위에는 절연층을 통하여 제어 게이트(25)가 형성되어 있다. 또 제어 게이트(25)는 부유 게이트(24)의 거의 반을 덮도록 형성되어 있다. 그리고, 메모리 셀 C11의 제어 게이트(25)는 메모리 셀 C21의 제어 게이트와 함께 형성되어 게이트 라인 G1을 구성하고 있다. 마찬가지로 각 메모리 셀 C12C1n, C22C2n의 제어 게이트가 함께 형성되어 각 게이트 라인 G2Gn을 구성하고 있다.

드레인 영역(22)와 소오스 영역(23)에는 컨택터(26)이 각각 형성되어 있다. 그리고, 각 메모리 셀 C11C2n의 드레인 영역에 형성된 컨택터가 서로 접속되어 드레인 라인 D를 구성하고 있다. 또, 메모리 셀 C11C1n의 소오스 영역(23)을 열 방향으로 연속되도록 하여 형성함으로써 소오스 라인 S1을 구성하고, 메모리 셀 C21C2n의 소오스 영역(23)을 열방향으로 연속되도록 하여 형성함으로써 소오스 라인 S2를 구성하고 있다.

다음으로, 소거, 기억, 재생 모드에서의 메모리 셀 C11C1n, C21C2n의 동작을 차례로 설명한다. 또한, 각 메모리 셀 C11C1n, C21C2n은 동일한 구조이므로, 각 모드에서 동일하게 동작한다. 따라서, 메모리 셀 C11에서의 동작을 설명하고, 메모리 셀 C12C1n, C21C2n의 동작의 설명을 생략한다.

우선, 소거 모드의 동작에 관해 설명한다.

제5도는 소거 모드에서의 동작을 설명하는 메모리 셀 C11의 모식도이다.

상기한 바와 같이, 메모리 셀 C11의 제어 게이트(25)에는 소거 전압 VE1이 인가되고, 소오스 영역(23)에는 소거 전압 VE2가 인가되어 있다. 또, 메모리 셀 C11의 드레인 영역(22)는 접지되어 있다. 이 때 인가되는 각 전압을 예를 들면 소거 전압 VE1(-2V), 소거 전압 VE2(=12V)로 하면, 부유 게이트(24)의 전위 VFG는 소거 전압 VE2에 따른 전위(본 실시예에서는 10V 정도가 된다고 예측된다)로 상승한다. 이 때, 부유 게이트(24)의 바로 아래의 채널은 온 상태, 제어 게이트(25)의 바로 아래의 채널은 겨우 온 상태가 된다. 그 결과, 양 게이트(24, 25) 사이의 바로 아래 채널 중앙부에만 고전계가 걸리고, 전하(핫 일렉트론)이 부유 게이트(24)에 주입되어 축적된다. 그 결과, 소오스 영역(23)과 드레인 영역(22) 사이에는 소정의 저항치로 된다. 또한, 본 실시예에서는 소거 모드에서 부유 게이트(24)에 전하가 주입되었을 때의 메모리 셀(C11)의 저항치를 저항치 RC로 하고, 예를 들면 그 저항치를 4KΩ로 한다.

다음으로, 기억 모드의 동작에 관해 설명한다.

제6도는 기억 모드에서의 동작을 설명하는 메모리 셀 C11의 모식도이다. 상기한 바와 같이, 메모리 셀 C11의 제어 게이트(25)에는 기억 전압 VW가 인가되고, 소오스 영역(23)은 저항 RW를 통하여 접지되어 있다. 그리고, 메모리 셀 C11의 드레인 영역(22)에는 기억해야 할 데이타 Ain이 입력되어 있다.

이 때, 소오스 영역(23)의 전위는 드레인 영역(22)에 인가된 입력 데이타 Ain의 전위를 메모리 셀 C11의 저항치 RC와 소오스 영역(23)에 접속된 저항 RW로 분압된 전위로 된다. 그 결과, 부유 게이트(24)의 전위 VFG는 그 소오스 영역(23)의 전위 Vs에 따라 비례한 값으로 된다.

예를 들면, 제어 게이트(25)에 인가되는 기억 VW=16V, 메모리 셀 C11의 저항치 RC=4KΩ, 저항 RW=1KΩ로 하고, 메모리 셀 C11에 기억해야 할 입력 데이타 Ain의 전위 Vd를 5V로 하면, 소오스 영역(23)의 전위 Vs는

이므로, Vs=1V가 된다. 그리고, 부유 게이트(24)의 전위 VFG는 소오스 영역(23)의 전위 VS에 비례하여,

가 된다. 여기서, K는 계수이고, 본 실시예에서는 K=2로 하면, 소오스 영역(23)의 전위 VS=1V이므로, 부유 게이트(24)의 전위 VFG=2V가 된다.

부유 게이트(24)에 축적된 전하는 제어 게이트(25)의 전위 VW와 부유 게이트(24)의 전위 VFG의 전위차 ΔV에 따라 제어 게이트(25) 쪽으로 추출된다. 즉, 전위차 ΔV가 소정의 전위차 이상인 경우, 전하의 추출이 행해지고, 메모리 셀 C11의 저항치 RC는 감소한다. 그리고, 전위차 ΔV가 소정의 전위로 되면 전하의 추출은 정지한다. 그리고, 상기 전하의 추출은 상기한 클럭 신호 CK의 펄스 간격보다도 짧은 시간에 종료하도록 되어 있다.

그리고, 이 경우, 상기 전하의 추출이 정지할 때의 전위차 ΔV를 예를 들면 13V로 하면, 전위차 ΔV는 14V로 되므로, 전하의 추출이 행해진다.

전하의 추출이 진행되어 메모리 셀 C11의 저항치 RC가 감소하면, 그 저항치 RC의 감소에 따라 소오스 영역(23)의 전위 VS, 즉 부유 게이트(24)의 전위 VFG가 상승한다. 그리고, 부유 게이트(24)와 제어 게이트(25)의 전위차 ΔV가 13V가 되면 전하의 추출은 정지한다. 이 때, 부유 게이트(24)와 제어 게이트(25)의 전위차 ΔV=13V이고, 제어 게이트(25)의 전위 VW=16V이므로, 부유 게이트 VFG=3V가 된다. 그러면, 식(2)에서 소오스 영역(23)의 전위 VS=1.5V로 된다.

이 때, 소오스 영역(23)의 전위 Vs=1.5V이므로, 메모리 셀 C11의 저항치 RC는,

이므로, 메모리 셀 C11의 저항치 RC≒2.3KΩ이 된다.

한편, 입력 데이타 Ain의 전위 Vd=3V일 때, 소오스 영역(23)의 전위 Vs는 식(1)에서 Vs=0.6V가 되고, 부유 게이트(24)의 전위 VFG는 식(2)에서 VFG=1.2V가 된다. 그 결과, 제어 게이트(25)의 전위 VW(=16V)와 부유 게이트(24)의 전위 VFG의 전위차 ΔV는 ΔV=14.8V가 된다. 따라서, 전위차 ΔV는 전하의 추출이 정지하는 전위차(=13V)보다 크기 때문에 전하의 추출이 행해진다.

그리고, 전하의 추출이 진행되어 메모리 셀 C11의 저항치 RC가 감소하면, 그 저항치 RC의 감소에 따라 소오스 영역(23)의 전위 VS는 상승한다. 그리고, 전위차 ΔV가 13V가 되면, 전하의 추출이 정지된다.

이 때, 부유 게이트(24)의 전위 VFG는 3V가 되므로, 소오스 영역(23)의 전위 VS는 1.5V가 된다. 그러면, 메모리 셀 C11의 저항치 RC는 식(3)에 의해 RC=1KΩ이 된다.

즉, 입력 데이타 Ain의 전위 Vd가 5V일 때, 메모리 셀 C11의 저항치 RC≒2.3KΩ이 되고, 전위 Vd가 3V일 때, 메모리 셀 C11의 저항치 RC는 1KΩ로 된다. 따라서, 메모리 셀 C11의 저항치 RC는 전위 Vd, 즉 입력 데이타 Ain에 따른 값으로 된다.

다음으로, 재생 모드의 동작에 관해 설명한다.

제7도는 재생 모드에서의 동작을 설명하는 메모리 셀 C11의 모식도이다. 상기한 바와 같이 메모리 셀 C11의 제어 게이트(25)에는 재생 전압 VR1(본 실시예에서 4V)가 인가되고, 소오스 영역(23)은 접지되어 있다. 그리고, 메모리 셀 C11의 드레인 영역(22)에는 저항 RR을 통하여 재생 전압 VR2(본 실시예에서는 2V)가 인가되고, 그 드레인 영역(22)와 저항 RR 사이에서 출력 데이타 Aout가 출력되도록 되어 있다.

즉, 기억된 아날로그 데이타에 따른 메모리 셀 C11의 저항치를 RC로 하면, 출력 데이타 Aout는 재생 전압 VR2를 저항 RR의 저항치와 저항치 RC로 분압된 전압이 되고, 저항치 RC에 따른 전압이 된다. 또, 저항치 RC는 기억 모드에 의해 입력 데이타 Ain에 따른 값으로 되어 있다. 따라서, 출력 데이타 Aout는 입력 데이타 Ain에 따른 전압으로 된다.

또, 각 메모리 셀 C11C1n, C21C2n의 저항치 RC는 각각에 기억된 입력 데이타 Ain에 대응하고 있으므로, 각 메모리 셀 C11C1n, C21C2n으로부터 각각 출력되는 출력 데이타 Aout는 입력 데이타 Ain에 대응하는 것으로 된다. 따라서, 각 메모리 셀 C11C1n, C21C2n의 변이에 관계없이 음성 신호를 기억, 재생할 수 있다.

다음으로, 상기와 같이 구성된 음성 기억 재생 장치의 작용을 제8도에 따라 설명한다.

우선, 사용자는 모드 선택 회로(7)을 조작하여 소거 모드를 선택한다. 그러면, 모드 선택 회로(7)은 제8도에 도시한 바와 같이 소거 모드에 따른 소거 신호 ER을 메모리(3)으로 출력한다. 메모리(3)은 소거 신호 ER을 입력하면, 모든 메모리 셀 C11C1n, C21C2n을 선택하고, 각 메모리 셀 C11C1n, C21C2n의 게이트 라인 G1Gn에 소거 전압 VE1을, 소오스 라인 S1, S2에 소거 전압 VE2를 인가하며, 드레인 라인 D를 접지한다. 그러면, 각 메모리 셀 C11C1n, C21C2n은 각각 부유 게이트(24)에 전하가 주입되어 온으로 되고, 소거 모드는 종료한다.

다음으로, 사용자는 음성 신호를 기억해야 하는 모드 선택 회로(7)을 조작하여 기억 모드를 선택한다. 그러면, 모드 선택 회로(7)은 제8도에 도시한 바와 같이 기억 신호 WR을 메모리(3)으로 출력한다. 이 때, 음성 신호는 마이크로폰(1)에 의해 전기 신호로 변환되고, 앰프(5)를 통해 입력 데이타 Ain으로서 메모리(3)에 입력된다.

메모리(3)은 기억 신호 WR을 입력하면, 어드레스 신호 ADR을 기초로 하여 게이트 라인 G1Gn, 소오스 라인 S1, S2를 선택한다. 이 때, 어드레스 신호 ADR은 클럭 생성 회로(9)로부터의 클럭 신호 CK를 기초로 하여 변화한다. 그리고, 우선 게이트 라인 G1과 소오스 라인 S1이 선택된다.

그러면 메모리(3)의 컬럼 디코더(13)은 선택된 소오스 라인 S1을 저항 RW를 통해 접지되고, 드레인 라인에 입력 데이타 Ain을 인가한다. 그리고, 로우 디코더(12)가 선택된 게이트 라인 G1을 통하여 메모리 셀 C11에 기억 전압 VW가 인가된다. 그러면, 메모리 셀 C11의 부유 게이트(24)으로부터 입력 데이타 Ain에 따라 전하가 추출되어 메모리 셀 C11은 입력 데이타 A11에 따른 저항치 RC로 된다. 그 결과, 그 때의 입력 데이타 A11에 따른 전하가 메모리 셀 C11의 부유 게이트(24)에 축적된다.

다음의 샘플링 타이밍에서는 새로운 어드레스 신호 ADR을 기초로 하여 게이트 라인 G2가 선택되고, 메모리 셀 C12의 제어 게이트(25)에 기억 전압 VW가 인가된다. 그러면, 메모리 셀 C11과 마찬가지로 메모리 셀 C12는 입력 데이타 A12에 따른 저항치 RC가 된다. 그 결과, 그 때의 입력 데이타 A12에 따른 전하가 메모리 셀 C12의 부유 게이트(24)에 축적된다.

그리고, 샘플링 타이밍마다 계속해서 게이트 라인 G3Gn이 선택되고, 그 때마다의 입력 데이타 A13A1n에 따른 전하가 메모리 셀 C13C1n에 축적된다.

메모리 셀 C1n에 입력 데이타 Ain이 기억되면, 컬럼 디코더(13)은 다음으로 소오스 라인 S2를 저항 RW를 통하여 접지한다. 그러면, 입력 데이타 Ain은 상기한 메모리 셀 C11C1n과 마찬가지로, 그 때마다의 입력 데이타 A21A2n에 따른 전하가 메모리 셀 C21C2n에 순차 축적된다. 그리고, 메모리 셀 C2n에 기억되면 기억 모드는 종료한다.

다음으로, 사용자는 음성 신호를 재생해야 하는 재생 모드를 선택한다. 그러면, 모드 선택 회로(7)은 재생 신호 RD를 메모리(3)으로 출력한다. 메모리(3)은 재생 신호를 입력하면 기억 모드와 같이 어드레스 신호 ADR을 기초로 하여 게이트 라인 G1Gn, 소오스 라인 S1, S2를 선택한다. 이 때, 어드레스 신호 ADR은 클럭 생성 회로(9)로부터의 클럭 신호 CK를 기초로 하여 변화한다. 그리고, 먼저 게이트 라인 G1과 소오스 라인 S1이 선택된다.

그러면, 메모리(3)의 컬럼 디코더(13)은 선택된 소오스 라인 S1을 접지하고, 드레인 라인에는 저항 RR을 통하여 재생 전압 VR2를 인가한다. 그리고, 로우 디코더(12)가 선택한 게이트 라인 G1에 재생 전압 VR2가 인가된다. 그러면, 메모리 셀 C11의 저항치 RC에 따른 전압이 드레인과 저항 RR 사이에서 출력 데이타 Aout로서 출력된다.

다음의 샘플링 타이밍에서는 새로운 어드레스 신호 ADR을 기초로 하여 게이트 라인 G2가 선택되고, 메모리 셀 C12의 제어 게이트(25)에 재생 전압 VR2가 인가된다. 그러면, 메모리 셀 C11과 마찬가지로 메모리 셀 C12의 저항치 RC에 따른 전압이 드레인과 저항 RR 사이에서 출력 데이타 Aout로서 출력된다. 그리고, 출력 데이타 Aout는 LPF(4), 앰프(5)를 통하여 스피커(6)으로 출력되어 음성으로 변환된다.

샘플링 타이밍마다 잇달아 게이트 라인 G3Gn이 선택되고, 메모리 셀 C13C1n의 저항치 RC가 판독되어 출력 데이타 Aout로서 출력된다. 그리고, 출력 데이타 Aout는 LPF(4), 앰프(5)를 통하여 스피커(6)으로 순차 출력되어 음성으로 변환된다.

그리고, 메모리 셀 C2n의 저항치 RC가 판독되어 출력 데이타 Aout로서 출력되면 재생 모드는 종료한다.

이와 같이 본 실시예에 따르면, 각 메모리 셀 C11C1n, C21C2n의 소오스를 저항 RW를 통하여 접지하고, 드레인에는 입력 데이타 Ain을 인가한다. 각 메모리 셀 C11C1n, C21C2n의 제어 게이트(25)에는 기억 전압 VW를 순차 인가하고, 각 메모리 셀 C11C1n, C21C2n의 부유 게이트(24)에 축적된 전하를 제어 게이트(25) 쪽으로 추출하도록 했다.

전하의 추출은 제어 게이트(25)의 전위 VW와 부유 게이트(24)의 전위 VFG의 전위차 ΔV가 소정의 값으로 되었을 때 정지하므로, 각 메모리 셀 C11C1n, C21C2n의 저항치 RC는 입력 데이타 Ain에 따른 값으로 된다. 따라서, 각 메모리 셀 C11C1n, C21C2n의 변이에 관게 없이 고정밀도로 입력 데이타 Ain을 기억할 수 있다.

또, 메모리 셀 C11C1n, C21C2n은 입력 데이타 Ain에 따른 저항치 RC로 되어 직접 아날로그 양을 기억할 수 있으므로, A/D 변환기가 불필요하게 되고, 간단한 구성으로, 또한 고정밀도로 음성 신호에 따른 입력 데이타 Ain을 기억할 수 있다. 또, 입력 데이타 Ain의 기록, 판독을 반복하지 않으므로, 고속으로 입력 데이타 Ain을 기억할 수 있다.

또, 샘플링 타이밍마다 게이트 라인 G1Gn과 소오스 라인 S1, S2를 선택하여 각 메모리 셀 C11C1n, C21C2n에 입력 데이타 Ain을 기억시키도록 했으므로, 샘플링을 위한 회로를 필요로 하지 않고, 간단한 회로 구성으로 할 수 있다.

또한, 본 발명은 상기 실시예에 한정되는 것이 아니라, 이하와 같이 실시해도 좋다.

1) 상기 실시예에서, 음성 기억 재생 장치로 구체화했으나, 음성 이외의 아날로그 양을 기억하는 기억 재생 장치로 구체화한다.

2) 상기 실시예에서, 셀 어레이(11)을 열 L1, L2로 구성했으나, 열수를 증가시킨다. 이 구성에 따라 메모리 셀의 수가 증가해도 기억할 수 있는 입력 데이타 Ain의 시간을 길게 할 수 있다.

3) 메모리 셀 C11C1n, C21C2n을 소오스 라인 S에 접속했으나, 소오스 라인을 별개로 설치하고, 컬럼 디코더(13)에 의해 어드레스 신호 ADR에 따라 선택한다.

4) 클럭 생성 회로(9)에서 생성하는 클럭 신호 CK의 펄스 간격을 기억하도록 하는 아날로그 양의 변화에 따라 적절하게 변경한다.

5) 상기 실시예에서는 사용자의 조작에 따라 각 모드의 선택을 행하였으나, 사용 목적에 따라 적절하게 변경한다. 예를 들면, 대기 전화의 메세지의 기억에 이용한 경우, 소거, 재생 모드는 사용자의 조작에 따라 선택된다. 그리고, 기억 모드는 외부로부터 걸려 온 전화를 기초로 하여 선택되고, 메시지가 입력 데이타 Ain으로서 기억된다.

또, 각 모드를 다른 장치에 의해 선택하도록 한다.

6) 상기 실시예에서는 음성 등의 연속된 아날로그 신호를 메모리 셀 C11C2n에 순차 기억하도록 했으나, 하나 또는 복수의 아날로그 신호를 메모리 셀 C11C2n을 선택하여 기억하도록 해도 된다.

7) 상기 실시예에서는 아날로그 신호를 소거하는 경우에 모든 메모리 셀 C1C2n을 선택하여 일괄적으로 소거하는 일괄 소거형 메모리(3)으로 했으나, 메모리 셀(11)을 복수의 블록으로 분할하여 블록 단위로 소거하는 분할 소거형으로 해도 된다.

8) 상기 실시예에서, 아날로그 신호의 기억시에 소오스 영역(23)에 접속하는 저항 RW는 통상의 저항 소자 외에 MOS 트랜지스터의 정전류 저항으로 하는 것도 가능하다. 그리고, 그 MOS 트랜지스터의 전류에 대한 저항치는 선형성을 갖고 있지 않아도 문제는 없다.

9) 상기 실시예에서, 아날로그 신호의 판독시에는 메모리 셀 C11C2n의 저항치 RC를 전압치 또는 전류치로서 취출하는 수단이면 좋고, 저항 분할에 의해 전압치를 판독하는 것에 한정되는 것은 아니다.

이상 상술한 바와 같이 본 발명에 따르면, 간단한 구성으로 고속이고 또한, 고정밀도로 아날로그 양을 기록할 수 있는 아날로그 양의 기억 방법을 제공할 수 있다. 또, 그와 같은 방법으로 기억된 아날로그 양의 판독 방법을 제공할 수 있다. 또한, 그와 같은 아날로그 양의 기억 방법 및 판독 방법을 이용한 반도체 기억 장치를 제공할 수 있다.

제9도는 메모리(3)의 제2 구성을 도시하는 블록도이다.

이 도면에서 셀 어레이(11), 로우 디코더(12) 및 컬럼 디코더(13)은 제3도와 동일하고, 메모리 셀 C11C1n, C21C2n이 순차 연속하여 선택되게 되어 있다.

로우 디코더(12)에는 전압 발생 회로(16)이 접속되어 있다. 전압 발생 회로(16)은 기억, 재생, 소거의 각 모드에 따른 제어 신호를 입력하고, 그 제어 신호를 기초로 하여 미리 설정된 전압을 생성한다. 즉, 전압 검출 회로(16)은 기억 모드일 때에 제1, 제2의 기억 전압 VW1, VW2를, 재생 모드일 때 제1, 제2의 재생 전압 VR1, VR2를, 소거 모드일 때 소거 전압 VE를 생성한다. 그리고, 전압 발생 회로(16)은 생성된 각 전압 VW1, VR1, VE를 로우 디코더(12)로 출력한다. 또, 전압 발생 회로(16)은 생성된 각 전압 VW2, VR2를 컬럼 디코더(13)으로 출력한다. 상기 각 모드에 따른 제어 신호는 입력 회로(17)로부터 입력된다.

입력 회로(17)은 기억 신호 WR, 재생 신호 RD, 소거 신호 ER을 입력하고, 각 신호 WR, RD, ER에 따른 제어 신호를 출력한다. 기억 또는 재생 모드일 때, 즉 로우 디코더(12)는 그 때의 모드에 따른 제어 신호를 입력하고, 어드레스 신호 ADR을 기초로 하여 게이트 라인 G1Gn을 순차 선택한다. 그리고, 선택된 게이트 라인 G1Gn에 대하여 기억, 재생 모드에 따른 제1 기억 전압 VW1, 재생 전압 VR1을 인가하도록 되어 있다. 따라서, 메모리 셀 C11C1n, C21C2n의 제어 게이트에는 제1 기억 전압 VW1 또는 제1 재생 전압 VR1이 순차 인가되도록 되어 있다.

한편, 소거 모드시, 즉 로우 디코더(12)는 소거 신호 ER에 따른 제어 신호를 입력하면 모든 게이트 라인 G1Gn을 일괄적으로 선택하도록 되어 있다. 따라서, 로우 디코더(12)는 모든 게이트 라인 G1Gn에 대하여 소거 전압 VE를 인가하도록 되어 있다. 그 결과, 모든 메모리 셀 C11C1n, C21C2n의 제어 게이트에 대하여 동시에 소거 전압 VE가 인가된다.

또, 컬럼 디코더(13)에는 입력 회로(17)이 접속되고, 로우 디코더(12)와 마찬가지로 기억 신호 WR, 재생 신호 RD, 소거 신호 ER에 따른 제어 신호를 입력하도록 되어 있다.

또, 컬럼 디코더(13)에는 저항 RR의 한 단이 접속되고, 저항 RR의 다른 단은 전압 발생 회로(16)에 접속되어 제2 재생 전압 VR2가 공급된다. 컬럼 디코더(13)은 재생 신호 RD를 입력하면, 입력된 어드레스 신호 ADR을 기초로 하여 소오스 라인 S1, S2를 순차 선택하고, 그 선택된 소오스 라인 S1, S2를 접지하도록 되어 있다. 또, 컬럼 디코더(13)은 드레인 라인 D에 저항 RR을 통하여 제2의 재생 전압 VR2를 인가하도록 되어 있다.

또, 컬럼 디코더(13)에는 전류 검출 회로(18)이 접속되어 있다. 전류 검출 회로(18)에는 입력 데이타 Ain이 입력되어 있다. 또, 전류 검출 회로(18)에는 전압 발생 회로(16)이 접속되고, 제2의 기억 전압 VW2를 입력하고 있다.

컬럼 디코더(13)은 기억 신호 WR에 따른 제어 신호를 입력하면 우선 드레인 라인 D를 접지한다. 다음으로, 컬럼 디코더(13)은 입력된 어드레스 신호 ADR을 기초로 하여 소오스 라인 S1, S2를 순차 선택하고, 그 선택된 소오스 라인 S1, S2를 전류 검출 회로(18)에 접속한다. 그리고, 선택된 소오스 라인 S1, S2에 기억 전압 VW2를 공급하고, 메모리 셀 C11C2n에 인가한다.

전류 검출 회로(18)은 인가된 기억 전압 VW2를 기초로 하여 메모리 셀 C11C2n에 흐르는 전류를 검출하고, 그 검출된 전류에 대응하는 전위와 입력 데이타 Ain의 전위를 비교한다. 상기 검출된 전위와 입력 데이타 Ain의 전위가 일치하지 않는 경우, 전류 검출 회로(18)은 기억 전압 VW2를 메모리 셀 C11C2n에 인가한다. 한편, 검출된 전위와 입력 데이타 Ain의 전위가 일치하는 경우 전류 검출 회로(18)은 기억 전압 VW2의 공급을 정지하도록 되어 있다.

또, 컬럼 디코더(13)은 소거 신호 ER에 따른 제어 신호를 입력하면, 소오스 라인 S1, S2 및 드레인 라인 D를 접지하도록 되어 있다.

또한, 본 실시예에서도 메모리(3)은 기억된 아날로그 신호를 소거하는 경우, 모든 메모리 셀 C11C1n, C21C2n이 선택되고, 아날로그 데이타가 일괄적으로 소거되는 일괄 소거형의 구성으로 되어 있다.

또, 각 메모리 셀 C11C1n, C21C2n은 제4도와 동일한 구조이므로, 설명은 생략한다.

제10도는 메모리(3)의 일부 회로도로서, 기억 모드에서의 접속을 도시하는 회로부이다. 또한, 설명을 알기 쉽게 하기 위해 메모리 셀 C11, C12 및 전류 검출 회로(18)만을 도시하고, 다른 구성을 생략하고 있다. 또, 컬럼 디코더(13)에 의해 소오스 라인 S1이 선택되고, 그 소오스 라인 S1에 전류 검출 회로(18)이 접속된 경우에 관해서 설명한다.

전류 검출 회로(18)은 P채널 MOS 트랜지스터(이하, PMOS트랜지스터 함) T1T3, N채널 MOS 트랜지스터(이하, NMOS 트랜지스터 함) T4T7, 인버터 회로(31, 32), 비교기(33)에 의해 구성되어 있다.

소오스 라인 S1은 PMOS 트랜지스터 T1의 드레인에 접속되어 있다. PMOS 트랜지스터 T1의 게이트는 접지되고, 소오스는 전압 발생 회로(14)에 접속되며, 그 전압 발생 회로(16)으로부터 제2 기억 전압 VW2가 공급된다. 또, PMOS 트랜지스터 T1의 드레인은 NMOS 트랜지스터 T4를 통하여 접지되어 있다.

NMOS 트랜지스터 T4의 게이트에는 어드레스 신호 ADR을 기초로 한 신호 ACH가 입력되어 있다. NMOS 트랜지스터 T4는 어드레스 신호 ADR을 기초로 하여 게이트 라인 G1Gn이 전환될 때 온으로 되고, 메모리 셀 C11C2n에 대하여 급격히 제2의 기억 전압 VW2가 인가되지 않도록 설치되어 있다. 그리고, NMOS 트랜지스터 T4가 온으로 되면 소오스 라인 S1에 대하여 제2의 기억 전압 VW2의 공급이 정지되게 된다.

입력 데이타 Ain은 PMOS 트랜지스터 T2의 소오스에 입력되고, PMOS 트랜지스터 T2의 드레인은 NMOS 트랜지스터 T6을 통하여 접지되어 있다. 또, PMOS 트랜지스터 T2는 그 소오스와 게이트가 인버터 회로(31)을 통하여 접속되어 있다. PMOS 트랜지스터 T2는 입력 데이타 Ain이 입력되면 온으로 되고, 소정의 온 저항치가 된다. NMOS 트랜지스터 T6의 게이트에는 전원 전압 Vcc가 인가되어 있다. 전원 전압 Vcc는 소정의 전압(예를 들면 5V)이고, 음성 기억 재생 장치의 구동 전원 전압이다. 따라서, NMOS 트랜지스터 T6은 항상 온으로 되고, 소정의 온 저항치로 된다. PMOS 트랜지스터 T2와 NMOS 트랜지스터 T6 사이의 노드 N1은 입력 데이타 Ain이 입력되면, 그 입력 데이타 Ain의 전위를 PMOS 트랜지스터 T2와 NMOS 트랜지스터 T6의 온 저항에 의해 분압된 전위로 된다.

드레인 라인 D는 PMOS 트랜지스터 T3의 소오스에 접속되고, PMOS 트랜지스터 T3의 드레인은 NMOS 트랜지스터 T7을 통하여 접지되어 있다. 또, PMOS 트랜지스터 T3은 그 소오스와 게이트가 인버터 회로(32)를 통하여 접속되어 있다. PMOS 트랜지스터 T3은 드레인 라인 D에 전류가 흐르면, 그 전류를 기초로 하여 PMOS 트랜지스터 T3이 온으로 되고, 소정의 온 저항치가 된다. NMOS 트랜지스터 T7의 게이트에는 NMOS 트랜지스터 T6과 마찬가지로 전원 전압 Vcc가 인가되어 있다. NMOS 트랜지스터 T7은 항상 온으로 되고, 소정의 온 저항치로 된다. 따라서, PMOS 트랜지스터 T3과 NMOS 트랜지스터 T7 사이의 노드 N2는 드레인 라인 D에 전류가 흐르면, 그 전류에 따른 전위로 된다.

또, PMOS 트랜지스터 T2, T3, NMOS 트랜지스터 T6, T7, 인버터 회로(31, 32)는 각각 인접하고, 그 크기는 동일하게 되어 있다. 따라서, PMOS 트랜지스터 T2, T3의 전기적 특성도 동일하게 되어 있다. 또, NMOS 트랜지스터 T6, T7의 전기적 특성도 동일하게 되어 있다. 또한, 인버터 회로(31, 32)의 전기적 특성은 동일하게 되어 있다. 따라서, 노드 N1과 노드 N2가 동일한 전위, 즉 입력 데이타 Ain의 전위와 메모리 셀 C11의 드레인의 전위가 동일한 전위인 경우, PMOS 트랜지스터 T2, T3에는 동일한 만큼 전류가 흐르게 된다.

비교기(33)의 플러스 입력 단자는 노드 N1에 접속되고, 마이너스 입력 단자는 노드 N2에 접속되어 있다. 비교기(33)의 출력 단자는 NMOS 트랜지스터 T5의 게이트에 접속되어 있다. NMOS 트랜지스터 T5의 소오스는 접지되고, 드레인은 PMOS 트랜지스터 T1의 드레인에 접속되어 있다. 비교기(33)은 노드 N1의 전위와 노드 N2의 전위를 비교하고, 그 비교 결과를 기초로 하여 NMOS 트랜지스터 T5를 온오프 제어하도록 되어 있다. 따라서, NMOS 트랜지스터 T5가 오프로 제어되면, 소오스 라인 S1로 제2의 기억 전압 VW2가 공급되고, NMOS 트랜지스터 T5가 온으로 제어되면 소오스 라인 S1로 제2 기억 전압 VW2의 공급이 정지된다.

현재, 어드레스 신호 ADR을 기초로 하여 메모리 셀 C11이 선택된 것으로 한다. 메모리 셀 C11의 제어 게이트(25)에는 제1 기억 전압 VW1이 인가되고, 소오스에는 PMOS 트랜지스터 T1을 통하여 제2 기억 전압 VW2가 인가되어 있다. 또, 메모리 셀 C11의 드레인은 PMOS 트랜지스터 T3 및 NMOS 트랜지스터 T7을 통하여 접지되어 있다. 이 때, 메모리 셀 C11은 온 상태이고 전류 I11이 흐른다.

인가된 각 전압을 예를 들면 제1 기억 전압 VW1(=2V), 제2 기억 전압 VW2(-12V)로 하면, 부유 게이트(24)의 전위 VFG는 제2 기억 전압 VW2에 따른 전위(본 실시예에서는 10V 정도로 추측된다)로 상승한다. 이 때, 부유 게이트(24)의 바로 아래의 채널은 온 상태, 제어 게이트(25)의 바로 아래의 채널은 겨우 온 상태로 된다. 그 결과, 양 게이트(24, 25) 사이의 바로 아래의 채널 중앙부에만 고전계가 걸리고, 전하(핫 일렉트론)이 부유 게이트(24)에 주입되고 축적된다. 그 부유 게이트(24)에 축적된 전하에 따라 소오스와 드레인 사이의 저항치는 상승한다. 상기 메모리 셀 C11의 저항치를 RC로 한다.

그러면, 저항치 RC의 상승에 따라 메모리 셀 C11에 흐르는 전류 I11은 감소한다. 상기 감소된 전류 I11에 따라 노드 N2의 전위는 하강한다. 즉, 제2의 기억 전압 VW2에 의해 메모리 셀 C11에 축적된 전하의 양을 동시에 판독하게 된다.

한편, 노드 N1의 전위는 입력 데이타 Ain의 전위에 따른 값으로 되어 있다. 그리고, 노드 N1의 전위와 노드 N2의 전위가 일치했을 때 메모리 셀 C11의 저항치 RC는 입력 데이타 Ain의 전위에 따른 저항치로 된다. 비교기는 상기 노드 N1의 전위와 노드 N2의 전위가 일치한 것을 검출하고, NMOS 트랜지스터 T5를 온으로 제어한다. 그 결과, 제2의 기억 전압 VW2의 공급은 정지된다.

이 때, 메모리 셀 C11의 저항치 RC는 입력 데이타 Ain에 따른 저항치로 되어 있다. 즉, 전류 검출 회로(18)은 메모리 셀 C11의 소오스에 제2의 기억 전압 VW2를 인가하여 입력 데이타 Ain을 기록함과 동시에 상기 제2의 기억 전압 VW2에 의해 드레인에 흐르는 전류 I11을 검출하여 메모리 셀 C11에 축적된 전하의 양, 즉 기억되어 있는 입력 데이타 Ain을 판독하게 된다.

다음으로, 재생 모드의 동작에 관해 설명한다.

상기한 바와 같이, 메모리 셀 C11의 제어 게이트(25) 재생 전압 VR1(=4V)가 인가되고, 소오스 영역(23)은 접지되어 있다. 그리고, 메모리 셀 C11의 드레인 영역(22)에는 저항 RR을 통하여 재생 전압 VR2(=2V)가 인가되고, 그 저항 RR과 드레인 영역(22) 사이에서 출력 데이타 Aout가 출력된다.

여기서, 상기 저항치 RC는 입력 데이타 Ain에 따른 값으로 되어 있으므로, 출력 데이타 Aout는 입력 데이타 Ain에 따른 전압으로 된다. 또, 각 메모리 셀 C11C1n, C21C2n의 저항치 RC는 각각에 기억된 입력 데이타 Ain에 대응하고 있으므로 각 메모리 셀 C11C1n, C21C2n으로부터 각각 출력되는 출력 데이타 Aout는 입력 데이타 Ain에 대응한 것으로 된다. 따라서, 각 메모리 셀 C11C1n, C21C2n의 변이에 관계없이 음성 신호를 기억, 재생할 수 있다.

다음으로, 소거 모드의 동작에 관해 설명한다.

상기한 바와 같이 메모리 셀 C11의 제어 게이트(25)에는 소거 전압 VE가 인가되고, 소오스 영역(23) 및 드레인 영역(22)는 각각 접지된다. 이 때 인가되는 전압을 예를 들면 소거 전압 VE(=16V)로 하면, 제어 게이트(25)로부터 부유 게이트(24)를 통하여 소오스 영역(23)으로 터널 전류가 흐른다. 그 결과, 부유 게이트(24)로부터 제어 게이트(25)쪽으로 전하가 추출되고, 소오스 영역(23)과 드레인 영역(22) 사이는 온으로 된다.

다음으로, 상기한 바와 같이 구성된 음성 기억 재생 장치의 작용을 제8도에 따라 설명한다.

우선, 사용자는 모드 선택 회로(7)을 조작하고, 소거 모드를 선택한다. 그러면, 모드 선택 회로(7)은 제8도에 도시한 바와 같이 소거 모드에 따른 소거 신호 ER을 메모리(3)으로 출력한다. 메모리(3)은 소거 신호 ER을 입력하면, 모든 메모리 셀 C11C1n, C21C2n을 선택하고, 각 메모리 셀 C11C1n, C21C2n의 게이트 라인 G1Gn에 소거 전압 VE를 인가하고, 소오스 라인 S1, S2 및 드레인 라인 D를 접지한다. 그러면, 각 메모리 셀 C11C1n, C21C2n은 각각 부유 게이트(24)로부터 전하가 추출되어 오프로 되고, 소거 모드는 종료한다.

다음으로, 사용자는 음성 신호를 기억해야 하는 모드 선택 회로(7)를 조작하여 기억 모드를 선택한다. 그러면, 모드 선택 회로(7)은 기억 신호 WR을 메모리(3)으로 출력한다. 이 때, 음성 신호는 마이크로폰(1)에 의해 전기 신호로 변환되고, 앰프(2)을 통하여 입력 데이타 Ain으로서 메모리(3)에 입력된다.

메모리(3)은 기억 신호 WR을 입력하면, 어드레스 신호 ADR을 기초로 하여 게이트 라인 G1Gn, 소오스 라인 S1, S2을 선택한다. 이 때, 어드레스 신호 ADR은 클럭 생성 회로(9)로부터의 클럭 신호 CK를 기초로 하여 변화한다. 그리고, 우선, 게이트 라인 G1과 소오스 라인 S1이 선택된다.

그러면, 메모리(3)의 컬럼 디코더(13)은 선택된 소오스 라인 S1과 드레인 라인 D를 전류 검출 회로(18)에 접속한다. 전류 검출 회로(18)은 소오스 라인 S1에 제2 기억 전압 VW2를 인가한다. 그리고, 로우 디코더(12)가 선택된 게이트 라인 G1에 제1 기억 전압 VW1이 인가된다. 그러면, 메모리 셀 C11의 부유 게이트(24)에 전하가 주입되고, 메모리 셀 C11은 입력 데이타 A11에 따른 저항치 RC로 된다. 그러면, 전류 검출 회로(18)은 제2의 기억 전압 VW2의 공급을 정지한다. 그 결과, 그 때의 입력 데이타 A11에 따른 전하가 메모리 셀 C11의 부유 게이트(24)에 축적된다.

다음의 샘플링 타이밍에서는 새로운 어드레스 신호 ADR을 기초로 하여 게이트 라인 G2가 선택되고, 메모리 셀 C12의 제어 게이트(25)에 제1 기억 전압 VW1이 인가된다. 그러면, 전류 검출 회로(18)은 메모리 셀 C11과 마찬가지로 메모리 셀 C12가 입력 데이타 A12에 따른 저항치 RC로 되었을 때 제2의 기억 전압 VW2의 공급을 정지한다. 그 결과, 그 때의 입력 데이타 A12에 따른 전하가 메모리 셀 C12의 부유 게이트(24)에 축적된다.

그리고, 샘플링 타이밍마다 잇달아 게이트 라인 G3Gn이 선택되고, 그때의 입력 데이타 A13A1n에 따른 전하가 메모리 셀 C13C1n에 축적된다.

메모리 셀 C1n에 입력 데이타 Ain이 기억되면, 컬럼 디코더(13)은 다음에 소오스 라인 S2를 저항 RW를 통하여 접지한다. 그러면, 입력 데이타 Ain은 상기한 메모리 셀 C11C1n과 마찬가지로 그 때의 입력 데이타 A21A2n에 따른 전하가 메모리 셀 C21C2n에 순차 축적된다. 그리고, 메모리 셀 C2n에 기억되면 기억 모드는 종료한다.

다음으로, 사용자는 음성 신호를 재생해야 하는 재생 모드를 선택한다. 그러면, 모드 선택 회로(7)은 재생 신호 RD를 메모리(3)으로 출력한다. 메모리(3)은 재생 신호를 입력하면, 기억 모드와 마찬가지로 어드레스 신호 ADR을 기초로 하여 게이트 라인 G1Gn, 소오스 라인 S1, S2를 선택한다. 이 때, 어드레스 신호 ADR은 클럭 생성 회로(9)로부터의 클럭 신호 CK를 기초로 하여 변화한다. 그리고, 먼저 게이트 라인 G1과 소오스 라인 S1이 선택된다.

그러면, 메모리(3)의 컬럼 디코더(13)은 선택된 소오스 라인 S1을 접지하고, 드레인 라인에는 저항 RR을 통하여 제2의 재생 전압 VR2를 인가한다. 그리고, 로우 디코더(12)가 선택한 게이트 라인 G1에 제1 재생 전압 VE1이 인가된다. 그러면, 메모리 셀 C11의 저항치 RC에 따른 전압이 드레인과 저항 RR 사이에서 출력 데이타 Aout로서 출력된다.

다음의 샘플링 타이밍에서는 새로운 어드레스 신호 ADR을 기초로 하여 게이트 라인 G2가 선택되고, 메모리 셀 C12의 제어 게이트(25)에 제1의 재생 전압 VR1이 인가된다. 그러면, 메모리 셀 C11과 마찬가지로 메모리 셀 C12의 저항치 RC에 다른 전압이 드레인과 저항 RR 사이에서 출력 데이타 Aout로서 출력된다. 그리고 출력 데이타 Aout LPF(4), 앰프(5)를 통하여 스피커(6)으로 출력되고 음성으로 변환된다.

샘플링 타이밍마다 잇달아 게이트 라인 G3Gn이 선택되고, 메모리 셀 C3C1n의 저항치 RC가 판독되어 출력 데이타 Aout로서 출력된다. 그리고, 출력 데이타 Aout는 LPF(4), 앰프(5)를 통하여 스피커(6)으로 순차 출력되고 음성으로 변환된다.

그리고, 메모리 셀 C2n의 저항치 RC가 판독되어 출력 데이타 Aout로서 출력되면 재생 모드는 종료한다.

이와 같이 본 실시예에 따르면, 각 메모리 셀 C11C1n, C21C2n의 소오스와 드레인에 전류 검출 회로(18)를 접속했다. 그 전류 검출 회로(18)은 PMOS 트랜지스터 T1을 통하여 제2의 기억 전압 VW2를 각 메모리 셀 C11C1n, C21C2n의 소오스에 인가한다. 전류 검출 회로(18)은 입력 데이타 Ain에 따른 노드 N1의 전위와, 각 메모리 셀 C11C1n, C21C2n에 흐르는 전류에 따른 노드 N2의 전위를 검출하고, 노드 N1의 전위와 노드 N2의 전위를 비교한다.

그리고, 입력 데이타 Ain에 따른 노드 N1의 전위와 제2의 기억 전압 VW2에 의해 메모리 셀 C11C1n, C21C2n에 흐르는 전류에 따른 노드 N2의 전위가 일치했을 때 제2의 기억 전압 VW2의 공급을 정지시키도록 했다. 그 결과 각 메모리 셀 C11C1n, C21C2n의 부유 게이트(24)에는 입력 데이타 Ain에 따른 전하가 축적되어 있으므로, 각 메모리 셀 C11C1n, C21C2n의 저항치 RC는 입력 데이타 Ain에 따른 값으로 된다. 따라서, 각 메모리 셀 C11C1n, C21C2n의 변이에 관계없이 고정밀도로 입력 데이타 Ain을 기억할 수 있다.

또, 각 메모리 셀 C11C1n, C21C2n은 입력 데이타 Ain에 따른 저항치 RC로 되어 직접 아날로그 양을 기억할 수 있으므로, A/D 변환기가 불필요하게 되어 간단한 구성이고, 또한 고정밀도로 음성 신호에 따른 입력 데이타 Ain을 기억할 수 있다. 또, 입력 데이타 Ain의 기록, 판독을 반복하지 않으므로 고속으로 입력 데이타 Ain을 기억할 수 있다.

또, 샘플링 데이타마다 게이트 라인 G1Gn과 소오스 라인 S1, S2를 선택하여 각 메모리 셀 C11C1n, C21C2n에 입력 데이타 Ain을 기억시키도록 했으므로, 샘플링을 위한 회로를 필요로 하지 않고, 간단한 회로 구성으로 할 수 있다.

제7도는 전류 검출 회로(18')의 다른 예를 도시하는 회로도이다. 또한, 설명을 알기 쉽게 하기 위해 제1 실시예와 마찬가지로 메모리 셀 C11, C12 및 전류 검출 회로(18')만을 도시하고, 다른 구성을 생략하고 있다.

전류 검출 회로(18')는 저항 R1, R2와 NMOS 트랜지스터 T11, T12로 구성되어 있다. NMOS 트랜지스터 T11의 드레인은 저항 R1의 한 단에 접속되고 NMOS 트랜지스터 T12의 드레인은 저항 R2의 한 단에 접속되어 있다. 저항 R1, R2의 다른 단은 서로 접속되고, 제2의 기억 전압 VW2가 공급되어 있다. NMOS 트랜지스터 T11의 소오스는 소오스 라인 S1에 접속되고, NMOS 트랜지스터 T12의 소오스에는 입력 데이타 Ain이 입력되어 있다. NMOS 트랜지스터 T11, T12의 게이트는 서로 다른쪽의 드레인에 접속되어 있다.

다음으로, 기억 모드에서의 전류 검출 회로(18')의 동작에 관해 설명한다.

현재 게이트 라인 G1이 선택되고, 그 게이트 라인 G1을 통하여 메모리 셀 C11의 게이트에는 제1의 기억 전압 VW1(본 실시예에서는 2V)가 인가되어 있다. 메모리 셀 C11은 상기 부유 게이트로부터 전하가 추출되어 온 상태로 되어 있다. 이 때의 메모리 셀 C11의 저항치를 RC(본 실시예에서는 3KΩ)로 한다.

입력 데이타 Ain이 인가되면, 그 입력 데이타 Ain을 기초로 하여 NMOS 트랜지스터 T11, T12에 전류 I1, I2가 각각 흐른다. 저항 R1, R2의 저항치를 각각 1KΩ, NMOS 트랜지스터 T11, T12의 온 저항치를 각각 1KΩ로 하고 제2의 기억 전압 VW2=12V로 한다.

이 때, 저항 R1과 NMOS 트랜지스터 T11과의 사이의 노드 N3의 전위는 기억 전압 VW2의 전위를 저항 R1, NMOS 트랜지스터 T11, 메모리 셀 C11에서 분압된 전위로 되어 8V로 된다. 또, 저항 R2와 NMOS 트랜지스터 T12 사이의 노드 N4의 전위는 기억 전압 VW2의 전위와 입력 데이타 Ain의 전위의 전위차를 저항 R2, NMOS 트랜지스터 T12에서 분압된 전위가 된다. 따라서, 입력 데이타 Ain의 전위를 8V로 하면, 노드 N4의 전위는 9V가 된다. 즉, 노드 N3의 전위는 메모리 셀 C11의 저항치 RC에 따른 값으로 되고, 상기 노드 N3의 전위에 따라 메모리 셀 C11의 소오스에 흐르는 전류를 검출하게 된다.

상기 노드 N3, N4의 전위는 각각 NMOS 트랜지스터 T12, T11의 게이트 전위로 된다. 그 결과, NMOS 트랜지스터 T11에 흐르는 전류 I1 쪽이 NMOS 트랜지스터 T12에 흐르는 전류 I2에 비해 많아진다. 따라서, 제2의 기억 전압 VW2는 주로 메모리 셀 C11의 소오스에 인가하게 된다. 상기한 바와 같이 메모리 셀 C11의 제어 게이트에는 제1 기억 전압 VW1이 인가되고, 드레인은 접지되어 있다. 그러면, 메모리 셀 C11의 부유 게이트와 제어 게이트 사이의 바로 아래의 채널에 전계가 집중하고, 부유 게이트에 전하가 주입된다. 그리고, 메모리 셀 C11은 부유 게이트에 주입된 전하에 따라 저항치 RC가 증가한다.

전규 I1에 의해 메모리 셀 C11의 소오스 전위가 높아지고, 그 소오스 전위에 따라 부유 게이트에 전하가 축적된다. 메모리 셀 C11의 저항치 RC는 그 축적된 전하에 따라 높아진다. 그러면, NMOS 트랜지스터 T11의 드레인 전압이 상승하고, 전류 I1이 감소한다.

메모리 셀 C11의 저항치 RC가 증가하면, 그 저항치 RC에 따라 노드 N3의 전위가 상승한다. 그리고, 노드 N3의 전위가 노드 N4의 전위보다 높아지면, 반대로 전류 I1이 전류 I2보다 작아진다. 제2의 기억 전압 VW2는 주로 저항 R2, NMOS 트랜지스터 T12를 통해 흐르게 되고, NMOS 트랜지스터 T11은 컷 오프된다. 그 결과, 메모리 셀 C11의 부유 게이트로의 전하의 주입은 정지되고, 메모리 셀 C11은 그 주입된 전하에 따른 저항치 RC로 된다. 이 때, 노드 N4의 전위는 입력 데이타 Ain에 대응하고 있다. 따라서, 메모리 셀 C11의 저항치 RC는 입력 데이타 Ain에 대응한 저항치로 된다.

또한, 메모리 셀 C12C2n에 대하여 입력 데이타 Ain을 기억시키는 동작은 동일하므로 그 설명을 생략한다.

이와 같이, 본 실시예에 따르면 전류 검출 회로(18')는 제2의 기억 전압 VW2를 메모리 셀 C11의 소오스에 공급하고, 메모리 셀 C11의 부유 게이트에 전하를 주입한다. 그리고, 전류 검출 회로(40)은 메모리 셀 C11의 저항치 RC에 따라 소오스에 흐르는 전류를 검출하고, 그 전류가 입력 데이타 Ain에 따른 전류보다 높아졌을 때에 제2의 기억 전압 VW2의 공급을 정지하도록 했다.

그 결과, 메모리 셀 C11의 저항치 RC는 입력 데이타 Ain의 전위에 따른 저항치로 되므로, 메모리 셀 C11의 저항치 RC는 입력 데이타 Ain에 따른 값으로 된다. 따라서, 각 메모리 셀 C11C1n, C21C2n의 변이에 관계없이 고정밀도로 입력 데이타 Ain을 기억할 수 있다.

또, 제1 실시예와 마찬가지로 입력 데이타 Ain의 기억에 A/D 변환기가 불필요해지고, 간단한 구성이고 또한 고정밀도로 음성 신호에 따른 입력 데이타 Ain을 기억할 수 있다. 또, 입력 데이타 Ain의 기록, 판독을 반복하지 않으므로 고속으로 입력 데이타 Ain을 기억할 수 있다. 또, 샘플링 데이타마다 게이트 라인 G1Gn과 소오스 라인 S1, S2를 선택하여 각 메모리 셀 C11C1n, C21C2n에 입력 데이타 Ain을 기억시키도록 했으므로, 샘플링을 위한 회로를 필요로 하지 않고, 간단한 회로 구성으로 할 수 있다.

또한, 본 발명은 상기 각 실시예에 한정되는 것이 아니라, 이하와 같이 실시해도 좋다.

1) 상기 각 실시예에서, 음성 기억 재생 장치로 구체화했으나, 음성 이외의 아날로그 양을 기억하는 기억 재생장치로 구체화한다.

2) 상기 각 실시예에서, 셀 어레이(11)을 열 L1, L2로 구성했으나, 열수를 증가시킨다. 이 구성에 따라 메모리 셀의 수가 증가하고, 기억할 수 있는 입력 데이타 Ain의 시간을 길게 할 수 있다.

3) 메모리 셀 C11C1n, C21C2n을 소오스 라인 S1, S2에 접속했으나, 소오스를 별도로 설치하고, 컬럼 디코더(13)에 의해 어드레스 신호 ADR에 따라 선택한다.

4) 클럭 생성 회로(9)에서 생성하는 클럭 신호 CK의 펄스 간격을 기억하도록 하는 아날로그 양의 변화에 따라 적절하게 변경한다.

5) 상기 각 실시예에서는 사용자의 조작에 따라 각 모드의 선택을 행하였으나, 사용 목적에 따라 적절하게 변경한다. 예를 들면, 대기 전화의 메세지 기억에 이용하는 경우, 소거, 재생 모드는 사용자의 조작에 따라 선택된다. 그리고, 기억 모드는 외부로부터 걸려 온 전화를 기초로 하여 선택되고, 메세지가 입력 데이타 Ain으로서 기억된다.

또, 각 모드를 다른 장치에 의해 선택하도록 한다.

6) 제1 실시예에서 PMOS 트랜지스터 T1을 적절한 저항치의 저항 대신에 실시한다. 또, PMOS 트랜지스터 T2, T3, NMOS 트랜지스터 T6, T7을 적절한 저항치의 저항 대신에 실시한다.

7) 제2 실시예에서, NMOS 트랜지스터 T11, T12를 PMOS 트랜지스터 대신에 실시한다.

8) 상기 각 실시예에서는 음성 등의 연속된 아날로그 신호를 메모리 셀 C1C2n에 순차 기억하도록 했으나, 하나 또는 복수의 아날로그 신호를 메모리 셀 C11C2n을 선택하여 기억하도록 해도 된다.

이상 상술한 바와 같이 본 발명에 따르면, 고속이고 또한 고정밀도 아날로그 양을 기록하는 것이 가능한 아날로그 양의 기억 방법을 제공할 수 있다. 또, 간단한 구성으로 고속이고 또한 고정밀도로 아날로그 양을 기록할 수 있는 반도체 기억 장치를 제공할 수 있다.

Claims (12)

1. 부유 게이트 및 제어 게이트로 이루어진 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터의 채널측으로부터 상기 부유 게이트로 핫 일렉트론 주입에 의해 일정량의 전하를 주입하여 축적한 후에, 기억해야 할 아날로그 양에 따라 상기 부유 게이트로부터 상기 제어 게이트측으로 전하를 추출하고, 상기 부유 게이트에 축적되는 전하의 양을 상기 아날로그 양과 대응시키는 것을 특징으로 하는 아날로그 양의 기억 방법.
2. 부유 게이트 및 제어 게이트로 이루어지는 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터의 드레인을 접지하고, 제어 게이트 및 소오스에 각각 제1 및 제2의 소거 전압을 인가하여 채널측으로부터 부유 게이트로 일정량의 전하를 주입하여 축적한 후에, 상기 메모리 셀 트랜지스터의 소오스를 전류 제한 소자를 통하여 접지하고, 상기 제어 게이트에 기록 전압을 인가함과 동시에, 드레인에 기억해야 할 아날로그 양에 따른 전압을 공급하여 상기 부유 게이트로부터 상기 제어 게이트측으로 전하를 추출하고, 상기 부유 게이트에 축적되는 전하의 양을 상기 아날로그 양과 대응시키는 것을 특징으로 하는 아날로그 양의 기억 방법.
3. 부유 게이트 및 제어 게이트로 이루어진 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀로부터 상기 부유 게이트에 축적되는 전하의 양에 대응하여 기억되는 아날로그 양을 판독하는 판독 방법에 있어서, 메모리 셀 트랜지스터의 제어 게이트에 소정의 재생 전압을 인가했을 때 소오스 및 드레인 사이에 발생하는 저항치를 전압치 또는 전류치로서 취출하는 것을 특징으로 하는 아날로그 양의 판독 방법.
4. 부유 게이트 및 제어 게이트로 이루어지는 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀로부터 부유 게이트에 축적되는 전하의 양에 대응시켜 기억되는 아날로그 양을 판독하는 판독 방법에 있어서, 메모리 셀 트랜지스터의 제어 게이트에 제1 재생 전압을 인가하고, 소오스를 접지함과 동시에 드레인에 일정한 저항치를 갖는 저항을 통하여 제2의 재생 전압을 인가하여 드레인과 저항 사이에서 상기 부유 게이트에 축적된 전하의 양에 따른 아날로그 양을 판독하는 것을 특징으로 하는 아날로그 양의 판독 방법.
5. 부유 게이트(24)를 갖는 메모리 셀(C11), 상기 메모리 셀(C11)의 제어 게이트(25)에 미리 설정된 제1 소거 전압(VE1)을 인가하는 제1 소거용 전압 공급 수단(12), 상기 메모리 셀(C11)의 소오스(23)에 미리 설정된 제2 소거 전압(VE2)를 인가하는 제2 소거용 전압 공급 수단(13), 상기 메모리 셀(C11)의 제어 게이트(25)에 미리 설정된 기억 전압(VW)를 인가하는 기억용 전압 공급 수단(12), 및 상기 메모리 셀(C11)의 드레인(22)에 상기 메모리 셀에 기억해야 할 아날로그 양에 따른 아날로그 신호(Ain)을 공급하는 데이타 입력 수단(13)으로 이루어진 것을 특징으로 하는 반도체 기억 장치.
6. 제5항에 있어서, 상기 메모리 셀(C11)의 제어 게이트(25)에 제1 재생 전압(VR1)을 인가하는 제1 재생용 전압 공급 수단(12), 및 상기 메모리 셀(C11)의 드레인(22)에 저항(RR)을 통하여 제2 재생 전압(VR2)를 인가하는 제2 재생용 전압 공급 수단(13)으로 이루어진 것을 특징으로 하는 반도체 기억 장치.
7. 부유 게이트(24)를 갖고, 어레이 형태로 배치된 메모리 셀(C11C1n, C21C2n), 상기 메모리 셀(C11C1n, C21C2n)의 행을 선택하고, 그 선택된 메모리 셀(C11Cln, C21C2n)에 대하여 아날로그 양을 기억하는 경우에는 그 제어 게이트에 기억 전압(VW)를 인가하고, 기억된 아날로그 양을 판독하는 경우에는 그 제어 게이트에 제1 재생 전압(VR1)을 인가하며, 기억된 아날로그 양을 소거하는 경우에는 그 제어 게이트에 제1 소거 전압(VE1)을 인가하는 로우 디코더(12), 상기 메모리 셀(C11C1n, C21C2n)의 열을 선택하고, 그 선택된 메모리 셀(C11C1n, C21C2n)에 대하여 아날로그 양을 기억하는 경우에는 소오스를 저항(RW)를 통하여 접지함과 동시에, 드레인에 기억해야 할 아날로그 양에 따른 아날로그 신호(Ain)을 공급하고, 기억된 아날로그 양을 판독하는 경우에는 그 소오스를 접지함과 동시에 드레인에 저항(RR)을 통하여 제2 재생 전압(VR2)를 인가하고, 기억된 아날로그 양을 소거하는 경우에는 그 드레인을 접지함과 동시에 소오스에 제2 소거 전압(VE2)를 인가하는 컬럼 디코더(13), 및 상기 로우 및 컬럼 디코더(12, 13)에 접속되고 상기 기억 전압(VW), 제1 및 제2 재생 전압(VE1, VR2), 제1 및 제2 소거 전압(VE1, VE2)를 생성하는 전압 생성 회로(14)를 구비한 것을 특징으로 하는 반도체 기억 장치.
8. 부유 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터에 일정 레벨의 기억 전압을 공급하여 부유 게이트에 전하를 주입함과 동시에, 상기 부유 게이트로의 전하의 주입량에 따라 변화하는 메모리 셀 트랜지스터에 흐르는 전류가 기억해야 할 아날로그 양에 따른 전류와 일치했을 때 상기 기억 전압의 공급을 정지하는 것을 특징으로 하는 아날로그 양의 기억 방법.
9. 부유 게이트 및 제어 게이트로 이루어지는 2중 게이트 구조를 갖는 트랜지스터로 구성되는 메모리 셀에 아날로그 양을 기억하는 기억 방법에 있어서, 메모리 셀 트랜지스터의 제어 게이트와 소오스 사이에 일정 레벨의 기억 전압을 공급하여 채널측으로부터 부유 게이트에 전하를 주입함과 동시에, 상기 부유 게이트로의 전하를 주입량에 따라 변화하는 메모리 셀 트랜지스터의 채널에 흐르는 전류가 기억해야 할 아날로그 양에 따른 전류와 일치했을 때 상기 기억 전압의 공급을 정지하는 것을 특징으로 하는 아날로그 양의 기억 방법.
10. 부유 게이트(24) 및 제어 게이트(25)를 갖는 메모리 셀(C11). 상기 메모리 셀(C11)의 제어 게이트(25)에 미리 설정된 제1 기억 전압(VW1)을 인가하고, 소오스에 미리 설정된 제2 기억 전압(VW2)를 인가하는 기억 전압 공급 수단(12, 13, 18, 18') 및 상기 메모리 셀(C11)의 채널에 흐르는 전류를 검출하고, 그 검출된 전류가 기억해야 할 아날로그 양에 따른 전류와 일치할 때 상기 기억 전압 공급 수단의 전압 공급을 정지하는 전류 검출 회로(18, 18')로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
11. 제10항에 있어서, 상기 전류 검출 회로(18)은 상기 메모리 셀(C11)에 흐르는 전류를 검출하는 제1 전류 검출 수단(T3, T7, 32), 상기 메모리 셀(C11)에 기억해야 할 아날로그 양에 따른 아날로그 신호(Ain)에 따른 전류를 검출하는 제2 전류 검출 수단(T2, T6, 31), 상기 제1 및 제2의 전류 검출 수단(T2, T3, T6, T7, 31, 32)에 의해 검출된 전류를 서로 비교하는 비교 수단(33), 및 상기 비교 수단(33)의 비교 결과를 기초로 하여 상기 메모리 셀(C11)에 흐르는 전류와 아날로그 신호(Ain)에 따른 전류가 일치할 때, 상기 기억 전압 공급 수단의 제2 기억 전압(VW2)의 공급을 정지하는 정지 수단(T5)으로 이루어진 것을 특징으로 하는 반도체 기억 장치.
12. 제10항에 있어서, 상기 전류 검출 회로(18')은 소오스가 상기 메모리 셀(C11)의 소오스에 접속되는 제1 트랜지스터(T11), 소오스에 상기 제2 기억 전압(VW2)가 인가되고, 상기 제1 트랜지스터(T11)에 대하여 드레인 및 게이트가 서로 접속되는 제2 트랜지스터(T12), 한 단이 상기 제1 트랜지스터(T11)의 드레인에 접속되고, 다른 단에 상기 제1 기억 전압(VW1)이 인가되는 제1 저항(R1), 및 한 단이 상기 제2 트랜지스터(T12)의 드레인에 접속되고, 다른 단에 상기 제1 기억 전압(VW1)이 공급되는 제2 저항(R2)으로 이루어진 것을 특징으로 하는 반도체 기억 장치.