KR100983295B1 - 부동 게이트 아날로그 회로 - Google Patents

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Abstract

부동 게이트 전계 효과 트랜지스터의 부동 게이트(566)에 결합되는 입력 신호에 대하여 계산 기능을 수행하도록 부동 게이트 트랜지스터 소자(520)를 구성하기 위한 시스템 및 방법을 제공하고, 여기에서 상기 계산 기능은 부동 게이트 전계 효과 트랜지스터의 부동 게이트에 프로그램되는 전하에 의존한다. 본 발명은 또한 계산 기능을 수행하기 위하여 부동 게이트 전계 효과 트랜지스터의 회로 파라메터를 구성하기 위해 사용되는 구성 회로(225)를 제공한다. 일 실시예에서, 부동 게이트 pFET(615)인 부동 게이트 트랜지스터는 아날로그 메모리 어레이의 일부이다.

Description

부동 게이트 아날로그 회로{FLOATING-GATE ANALOG CIRCUIT}
이 출원은 2002년 3월 22일에 출원한 미국 가특허 출원 번호 제60/366,714호의 이익을 주장하며, 이 문헌은 인용에 의해 그 전체 내용이 여기에 통합된다.
본 발명은 일반적으로 아날로그 회로 분야에 관한 것이다. 더 구체적으로, 본 발명은 트랜지스터 레벨에서 프로그램될 수 있는 프로그램 가능 아날로그 어레이에 관한 것이다.
디지털 논리 회로의 하드웨어 설계는 가끔 필드 프로그램 가능 게이트 어레이(FPGA) 또는 프로그램 가능 논리 소자(PLD)와 같은 재구성 가능한 소자에서 프로그램된 시제품 회로(prototype circuit)를 평가함으로써 시작된다. 이 설계 방법은 논리 요소의 비용 및 최적 사용과 관련된 특정의 핸디캡을 갖지만, 디지털 설계를 위해 프로그램 가능 소자들을 사용함으로써 얻어지는 장점들은 훨씬 더 매력적인 것으로 입증되었고 수 년 동안 엔지니어들이 사용해 왔다. 대부분, 프로그램 가능 소자의 장점들은 상호 접속 변화가 가끔은 NAND 또는 OR 게이트와 같은 논리 게이트의 레벨까지 아래로 연장하는 프리미티브(primitive) 레벨에서 실행되게 하는 융통성(flexibility)에 있다. 이 특징에 의해 엔지니어는 단일 FPGA를 이용하여 다양한 논리 회로를 설계하고 평가할 수 있다. 많은 상황에서, 이러한 설계 융통성의 레벨을 논리 게이트까지 낮추는 것은 불필요하다. 예를 들면, 플립플롭, 카운터 및 레지스터와 같은 특정의 표준 회로 구성은 FPGA로 미리 설계될 수 있고, 따라서, 설계자가 그러한 평범한 기능을 구현하기 위해 필요로 하는 태스크 및/또는 기술을 갖추지 않아도 된다. 이러한 미리 설계된 회로들은 전형적으로 매크로(macros)라고 부르고, 그러한 매크로는 가끔 디지털 설계자가 또한 이용할 수 있는 논리 게이트 프리미티브와 함께 몇가지 FPGA에 통합된다.
반드시 매크로라고 언급되는 것은 아니지만, 디지털 메모리는 시장의 수요 및 가격에 의해 정해지는 제한된 범위에도 불구하고 몇가지 FPGA에 또한 통합되었다. 자립형 소자로서의 디지털 메모리는 비교적 낮은 가격으로 큰 회로 밀도를 제공하는 것이 입증되었고, 따라서, 가끔은 FPGA 패키지의 외부에 위치된 독립 집적회로 패키지로서 사용된다.
디지털 하드웨어 설계와는 달리, 아날로그 하드웨어 설계는 아날로그 회로에 독특한 상이한 요구 사항 세트를 수반한다. 그러한 요구 사항은 최대 대역폭 응답을 얻도록 최소 기생 파라메터를 가진 회로를 형성하기 위해 트랜지스터, 저항기 및 커패시터와 같은 상호 접속하는 몇가지 별개의 구성 부품들을 포함한다. 이러한 별개의 구성 부품들은 다양한 구성 부품 값으로부터 선택되어야 한다. 예를 들어서, 하나의 회로에서 저항기의 값은 100 오옴(Ω)이고, 제2 회로에서는 1.45 ㏀일 수 있다. 프로그램 가능/재구성 가능한 집적 회로 내에서 아날로그 회로의 융통성있는 설계에 영합하기 위해 상기와 같은 다양한 별개의 구성 부품의 다양한 값들을 조정하는 것은 도전적인 작업이다. 이 조건은 아날로그 영역에서 프로그램 가능 소 자의 구현을 제한되게 한다. 그러한 하나의 소자는 필드 프로그램 가능 아날로그 어레이(FPAA)라고 부른다.
여러 제조자들은 FPGA 매크로와 유사한 FPAA 내부에 미리 구성된 회로를 제공함으로써 편리한 절충안(compromise)을 추구하였다. 그러한 미리 구성된 회로들은 연산 증폭기, 필터 및 발진기를 포함한다. 이 방법은 집적회로 내부의 공간을 최적화하고, 최적의 레이아웃에 의해 양호한 회로 성능을 제공하며, 아날로그 회로 설계에 비교적 덜 숙련된 엔지니어가 FPAA를 프로그래밍함으로써 구성될 수 있는 상호 접속을 사용함으로써 그들의 설계에 아날로그 회로를 통합할 수 있게 한다는 점에서 몇가지 장점을 갖는다.
반면에, 이 방법은 트랜지스터까지 아래로 연장하는 프리미티브 레벨에서 설계를 생성하기 위해 FPAA를 사용하고자 하는 아날로그 설계자를 매우 제한하는 것으로 입증되었다. 일부 제조자는 서로에 대하여 프로그램적으로 상호 접속될 수 있는 트랜지스터를, 가끔은 어레이 구성으로, FPAA에 역시 통합되는 저항기와 같은 일부 별개의 아날로그 요소와 함께 제공함으로써 상기 제한을 해결하려고 노력하였다. 트랜지스터의 유형 및 그들의 성능 파라메터의 선택은 시장에 의해 좌우되고 가끔은 반도체 집적 기술에 의해 속박되는 절충안이다.
디지털 메모리 소자는 매우 인기있고 폭넓게 이용할 수 있지만, 아날로그 메모리 소자는 비교적 인기가 없고 그들의 성능이 제한된다. 일부 제조자는 어레이로서 구성되는 커패시터와 같은 전하 축적 소자들을 사용하였다. 커패시터 내부의 전하 레벨은 가끔은 본래 디지털이고, 이 경우 특정의 전하 임계치가 이진값 뿐만 아 니라 멀티레벨 디지털 값을 나타내기 위해 사용된다. 전형적으로, 아날로그 메모리 소자는 자립형 소자로서 제조되었고, FPAA에 집적되는 경우 성능 특성이 제한되었다.
그러므로, 최대 상호 접속 융통성, 프로그램 가능한 설계 파라메터 및 최적의 회로 밀도를 가지면서, 아날로그 메모리 요소뿐만 아니라 별개의 아날로그 요소, 특히 트랜지스터를 통합하는 프로그램 가능한 아날로그 소자를 제공하는 것이 바람직하다. 트랜지스터 계산 기능과 함께 메모리 기능을 단일 공통 요소 내부에 집적하는 것이 더 바람직하다. 아날로그 기억 용량을 가진, 예를 들면 트랜지스터 요소인 상기 공통 요소가 독립적으로 사용되거나 또는 FPAA 내부의 다른 트랜지스터 요소와 상호 접속될 때, 그 결과로서 얻어진 구성은 컴팩트 패키지에 계산 기능뿐만 아니라 메모리 기능을 제공할 수 있다. 트랜지스터 요소의 각종 동작 파라메터, 예를 들면 전압 바이어스, 전류 흐름, 이득 및 아날로그 메모리 값들도 또한 프로그램 가능한 것이 또한 바람직하다. 이 특징은 설계 엔지니어가 전형적으로 FPAA 내부의 상호 접속을 프로그램하여 아날로그 회로를 생성하는 종래의 FPAA를 초과하여 연장하는 프로그램 가능성 레벨을 제공하지만, 아날로그 회로에 내포된 트랜지스터의 동작 파라메터와 같은 다른 회로 파라메터를 추가로 프로그램할 수 없다.
본 발명은 부동 게이트 전계 효과 트랜지스터의 부동 게이트에 결합되는 입력 신호에 대하여 계산 기능을 수행하도록 부동 게이트 트랜지스터 소자를 구성하 기 위한 방법 및 시스템을 제공하고, 여기에서 상기 계산 기능은 부동 게이트 전계 효과 트랜지스터의 부동 게이트에 프로그램되는 전하에 의존한다. 본 발명은 또한 계산 기능을 수행하기 위하여 부동 게이트 전계 효과 트랜지스터의 회로 파라메터를 구성하기 위해 사용되는 구성 회로를 제공한다.
다른 실시예는 계산 소자로서 부동 게이트 pFET를 사용하는 방법으로서 설명될 수 있고, 이 방법은 부동 게이트 pFET의 부동 게이트에 입력 신호를 결합하는 단계와, 부동 게이트의 전하에 비례하는 가중치(weight)와 입력 신호의 수학적 조합인 출력 신호를 생성하기 위해 부동 게이트 pFET의 부동 게이트에 전하를 제공하는 단계를 포함한다.
본 발명의 많은 양상들은 이하의 도면을 참조함으로써 더 잘 이해할 수 있다. 도면에서의 구성 요소들은 반드시 정확한 축척으로 그려진 것이 아니고, 그 대신에 본 발명의 원리를 명확히 나타내는 데에 중점을 두고 있다. 더욱이, 도면에 있어서 동일한 참조 번호들은 수 개의 도면을 통하여 대응하는 부분을 표시한다.
도 1은 하나 이상의 외부 프로그래밍 소자를 이용하여 프로그램할 수 있는 예시적인 집적회로 패키지에서 구현된, 본 발명을 통합한 필드 프로그램 가능 아날로그 어레이(FPAA)를 나타낸 도이다.
도 2는 도 1의 FPAA에 내장된 본 발명의 주요 기능 블록들을 나타낸 도이다.
도 3은 도 1의 주요 기능 블록들 중의 하나인 CAB 매트릭스 내부의 일부 기능 블록들을 나타낸 도이다.
도 4는 도 3의 CAB 매트릭스에 내포된 CAB 회로 내부의 일부 기능 블록들은 나타낸 도이다.
도 5는 도 4의 CAB 회로 내부에 포함된 매트릭스 블록을 형성하기 위해 사용할 수 있는 수 개의 MOSFET 중의 하나인 부동 게이트 pFET의 레이아웃, 단면, 및 회로 기호를 나타낸 도이다.
도 6은 도 5의 부동 게이트 pFET를 이용하여 형성된 매트릭스 회로를 나타낸 도이다.
도 7a와 도 7b는 도 1의 FPAA의 내부에 통합되는 상호 접속 하드웨어의 실시예들을 나타낸 도이다.
도 8은 도 1의 FPAA에서 사용되는 승산기 회로를 형성하기 위해 상호 접속된 부동 게이트 pFET를 나타낸 도이다.
도 9, 도 10 및 도 11은 도 1의 FPAA에 포함된 회로들을 이용하여 구현된 예시적인 변환 이미저 응용을 설명하기 위해, 계층적 방식으로 제공된 한 세트의 도면들이다.
도 12, 도 13 및 도 14는 도 1의 FPAA에 포함된 회로들을 이용하여 구현된, 음성 처리 응용을 위해 부동 게이트 트랜지스터를 이용하는 예시적인 케프스트룸 프로세서를 설명하기 위해, 계층적 방식으로 제공된 한 세트의 도면들이다.
도 15a, 15b, 15c, 15d, 15e 및 15f는 적응 이득과 결합된 아날로그 승산 기능을 제공하기 위하여 CAB 회로에 포함된 회로들에 통합되는 부동 게이트 pFET를 이용하는 회로를 나타낸 도면들이다.
도 16은 매트릭스를 프로그램하기 위한 예시적인 프로그래밍 절차를 설명하기 위해 사용되는, 수 개의 부동 게이트 pFET로 구성된 매트릭스 회로를 나타낸 도이다.
비록, 이하의 설명이 특정의 예시적인 실시예에 대하여 행하여지지만, 본 발명은 이들의 특수한 실시예에 한정되는 것이 아니라는 점을 이해하여야 한다. 그와 반대로, 본 발명은 첨부된 청구범위에서 한정하는 본 발명의 정신 및 범위 내에 포함되는 모든 변형물, 수정물 및 등가물을 포함하는 것으로 의도된다. 또한, 여기에서 사용하는 용어들은 단지 설명을 위한 것이고, 제한하는 의도는 없다.
본 발명의 일부 구성 요소의 설명은 계층적인 형태로 그려진 도면들을 사용하여 행하여지는데, 여기에서 각각의 점진적인 도면은 구성 요소를 그 이전의 도면에서 나타낸 것보다 더 구체적으로 제공한다.
도 1은 프로그래밍 소자(106, 107)와 같은 하나 이상의 외부 프로그래밍 소자를 이용하여 프로그램할 수 있는 예시적인 집적 회로 패키지에서 구현된, 본 발명을 통합한 필드 프로그램 가능 아날로그 어레이(FPAA)(105)를 도시하고 있다. 프로그래밍 소자(106)는, 예를 들면, 링크(110)를 통해 FPAA(105)와 통신할 수 있는 소프트웨어 또는 펌웨어 프로그램 형태의 FPAA 제어 및 구성 로직을 내포한 디지털 메모리 IC 등의 집적 회로이다. 프로그래밍 소자(107)는 링크(110)를 통해 FPAA(105)에 제어 및 구성 로직을 제공하기 위해 대안적으로 사용될 수 있는 PC, 마이크로컨트롤러 회로, 마이크로프로세서 회로, 또는 전용 제어 논리 회로와 같은 컴퓨팅 장치이다.
여기에서 사용하는 용어 FPAA 제어 및 구성 로직은 도식적 캡처(schematic capture), 부울 방정식 엔트리, 및 하드웨어 기술 언어와 같은 몇가지 제어 및 프로그래밍 파라메터를 포함한다. 하드웨어 기술 언어의 예는 베릴로그(Verilog) 및 초고속 집적 회로(VHSIC) 하드웨어 기술 언어(VHDL)를 포함한다.
FPAA(105)는 아날로그 및 디지털 신호일 수 있는 자신의 입력/출력(I/O) 신호를 소자(108, 109)와 같은 하나 이상의 외부 소자와 통신한다. 아날로그 신호는 링크(111) 내부에 포함된 아날로그 링크를 통해 전송되고, 디지털 신호는 링크(111) 내부에 포함된 디지털 링크를 통해 전송된다. 소자(108)는 FPAA(105)로부터 아날로그 및/또는 디지털 신호를 수신 및/또는 송신하고, 필요한 경우에는 이들 신호를 추가로 처리하는 집적 회로이다. 소자(108)(및 소자(106))는 FPAA(105)를 장착한 동일한 인쇄 회로 기판에 위치될 수 있다. 도 1에 도시한 것처럼 소자(109)의 기호적 표시는 다양한 디스플레이, 컴퓨팅, 및/또는 제어 소자를 포함하는 것으로 의도된다. 그러한 소자는, 예를 들면, 발광 다이오드, PC 모니터, 송신기, 수신기 및 전기 모터와 같은 출력 장치와, PC, 마이크로컨트롤러, 및 제어 회로와 같은 입력/출력 장치를 포함한다.
디지털 응용에 있어서, FPGA 또는 PLD와 같은 프로그램 가능 디지털 소자를 프로그래밍하는 처리는 전통적으로 소자 내부의 각종 논리 요소들간의 미리 정해진 상호 접속을 구현하기 위해 수행된다. 이 방법은 또한 종래의 FPAA를 프로그램하기 위해 아날로그 응용에서 전형적으로 사용된다. 프로그램 가능 소자 내부의 요소들 간 상호 접속의 구현을 제한하는 상기 전통적인 처리와는 달리, FPAA(105)는 요소들간 상호 접속의 설정을 가능하게 할 뿐만 아니라, 몇가지 대안적인 모드에서 아날로그 회로를 동작시키기 위해 FPAA(105) 내부의 하나 이상의 소자 및/또는 회로 파라메터를 추가적으로 프로그래밍할 수 있게 한다.
비록 도 1에는 FPAA(105)의 외부에 위치된 2개의 프로그래밍 소자(106, 107)와 링크(110)를 도시하고 있지만, 만일 필요하다면, 이러한 요소들의 많은 기능들이 FPAA(105)에 통합될 수 있다는 것을 이 기술에 통상의 지식을 가진 사람이라면 알 수 있을 것이다.
도 2는 도 1의 FPAA(105) 내부에 설치된 본 발명의 주요 기능 블록들을 도시하고 있다. 이 블록들은 구성 가능 아날로그 블록(CAB) 매트릭스(215), 아날로그 입력/출력 인터페이스 회로(220) 및 FPAA 제어 및 구성 회로(225)를 포함한다. 구성 가능 아날로그 블록(CAB) 매트릭스(215)는 링크(212)를 통하여 아날로그 입력/출력 인터페이스 회로(220)에 접속되고, 링크(206)를 통하여 FPAA 제어 및 구성 회로(225)에 접속된다. FPAA 제어 및 구성 회로(225)는 링크(207)를 통하여 아날로그 입력/출력 인터페이스 회로(220)에 접속되고, 링크(110)를 통하여 외부 프로그래밍 소자에 접속된다.
FPAA 제어 및 구성 회로(225)는 링크(206)를 사용하여 구성 가능 아날로그 블록(CAB) 매트릭스(215)에 내포된 아날로그 회로 요소들의 상호 접속을 프로그램할 뿐만 아니라 회로 파라메터를 구성한다. 구성 가능 아날로그 블록(CAB) 매트릭스(215)는 도 4 및 기타 도면들을 이용하여 더 자세하게 설명할 것이다.
특정의 응용에서, FPAA 제어 및 구성 회로(225)는 링크(207)를 이용하여 아날로그 입력/출력 회로(220) 내부에 포함된 I/O 소자의 상호 접속 및 동작 파라메터를 프로그램할 수 있다. 프로그래밍 상호 접속은, 예를 들면, 적당한 회선 구동기 및 적당한 출력 핀을 선택한 후에, 회선 구동기의 출력 단자와 FPAA(105)의 출력 핀 사이에 상호 접속을 설정하는 것을 포함한다. 회선 구동기 및 출력 핀의 선택은 운용자에 의해 수동으로 실행될 수도 있고, 또는 프로그램에 의해 자동으로 수행될 수도 있다. 동작 파라메터의 설정은, 예를 들면, I/O 핀에 접속된 수신기 또는 구동기로서 구성되는 연산 증폭기의 이득, 출력 구동 전류, 입력 민감도, 및/또는 대역폭을 설정하는 것을 포함한다.
FPAA 제어 및 구성 회로(225)로부터의 링크(208)는 FPAA(105)의 내부에 선택적으로 설치될 수 있는 디지털 논리 회로와 같은 다른 회로에 대한 상호 접속을 설정하기 위해 사용될 수 있다.
아날로그 입력/출력 인터페이스 회로(220)는 아날로그 연산 증폭기, 비교기, 입력 수신기, 및 아날로그 신호를 링크(211)에 결합하는 회선 구동기와 같은 몇가지 소자들을 통합할 수 있다. 링크(211)는 도 1에 도시된 링크(111) 내부에 포함된 아날로그 링크를 나타낸다. 아날로그 입력/출력 인터페이스 회로(220)는 또한 다른 인터페이스 소자, 예를 들면, FPAA(105)로부터 신호를 송신하기 위해 사용될 수 있는 아날로그-디지털 변환기 또는 FPAA(105)에서 신호를 수신하기 위해 사용될 수 있는 디지털-아날로그 변환기를 포함할 수 있다.
상호 접속 회로(320)는 몇가지 기능을 수행하는데, 그 중의 두가지는 점선으 로 표시한 블록에 의해 예시되어 있다. 이 블록들의 내용은 다른 도면을 이용하여 더 자세하게 설명하겠다. "회로 상호 접속을 구현하기 위한 프로그램 가능 하드웨어" 블록(301)은 각각의 개별적인 CAB 블록 내부에 위치된 요소들 사이에 상호 접속을 설정하기 위해 예를 들면 FPAA 제어 및 구성 회로(225; 도 2)로부터 신호들을 라우트(route)하기 위해 사용될 수 있다. 이 블록(301)은 또한, FPAA 제어 및 구성 회로(225)의 프로그램 제어하에, 하나 이상의 신호들을 링크(319, 320, 321, 322)를 통해 하나의 CAB로부터 다른 CAB로 상호 접속하기 위해 사용될 수 있다. "회로 파라메터를 설정하기 위한 프로그램 가능 하드웨어" 블록(302)은, FPAA 제어 및 구성 회로(225)의 프로그램 제어하에, 예를 들면, 하나 이상의 CAB 내부에 위치된 디지털 및 아날로그의 각종 요소의 회로 파라메터를 구성하기 위해 사용될 수 있다.
도 4는 도 3의 CAB 내부의 기능 블록들을 도시한다. 링크(419, 423, 421, 422)를 통해 상호 접속 회로(425)에 접속된 특정 용도 회로(415), 아날로그 계산 회로(420), 아날로그 메모리 회로(430) 및 디지털 제어 회로(435)는 CAB(315)에 내포될 수 있는 기능 블록들의 4개의 예이다. 비록 도면에는 별개의 기능 블록들로 도시되어 있지만, 계산 및 메모리와 같은 몇가지 기능들은 공통 요소에 의해 종합적으로 수행될 수 있고, 따라서 공통 블록으로 통합될 수 있다. 예를 들면, 블록 420과 430은 일부 예에서 2가지 기능을 동시에 수행하는 하나의 공통 블록으로 교체될 수 있다. 유사하게, 디지털 제어 회로 블록은 다른 블록에 또한 합병될 수 있고, 또는 특정의 경우에는 모두 함께 제거될 수 있다.
특정 용도 회로(415)는 CAB(315)의 다른 블록들 내부에 위치된 요소들과 독 립적으로 또는 함께 사용될 수 있는 아날로그 및/또는 디지털의 미리 구성된 회로들을 내포한다. 아날로그 계산 회로(420)는 컴퓨팅 요소들을 내포하고, 아날로그 메모리 회로(430)는 아날로그 메모리 요소들을 내포한다. 이 블록들은 둘 다 매트릭스 블록(630)을 포함하고 있는데, 이 매트릭스 블록(630)에 대해서는 다른 도면을 이용하여 자세히 설명하겠다.
디지털 제어 회로(435)는 특정 용도 회로(415) 내부에 위치된 디지털 회로와 함께 사용될 수 있는 선택적인 블록이다. 디지털 제어 회로(435)에 설치된 그러한 회로의 한가지 예는 특정 용도 회로(415)에 위치된 디지털 회로를 동작시키기 위한 상태 머신 프로그램이다.
상호 접속 회로(425)는 도 3의 상호 접속 회로(325)에 의해 수행되는 것과 유사한 방식으로 몇가지 기능을 수행한다. 예를 들면, 상호 접속 회로(425)는 링크(419, 423)를 이용하여 특정 용도 회로(415)로부터 아날로그 계산 회로(420)로 하나 이상의 신호에 대한 상호 접속을 제공할 수 있다. 유사한 상호 접속이 또한 링크(421, 422)를 이용하여 CAB(315)의 다른 블록들에 제공될 수 있다. 상호 접속 회로(425)는 또한 각종 블록들의 내부에서 요소들의 상호 접속을 구성하기 위해 사용되는 제어 신호의 라우팅을 가능하게 한다. 예를 들면, 상호 접속 회로(425)는 아날로그 계산 회로(420)에서 아날로그 요소들의 접속을 구성하기 위해 사용될 수 있다.
상호 접속 회로(425)는 또한 예를 들면 아날로그 메모리 회로(430) 내부의 아날로그 회로들의 동작 파라메터를 설정하기 위해 사용되는 신호들을 라우트하기 위해 사용된다. 그러한 신호들은, 예를 들면, 아날로그 전압 및/또는 아날로그 전류일 수 있다. 도 4의 상호 접속 회로(425) 및 도 3의 상호 접속 회로(320)는 단순히 설명을 위하여 2개의 별개의 블록으로 도시하였다는 것을 이해할 것이다. 많은 응용에 있어서, 상기 2개의 블록은 FPAA 내부의 미리 정해진 위치에서 집적 방식으로 구현될 것이다.
도 5는 도 4의 아날로그 계산 회로(420) 및 아날로그 메모리 회로(430) 내부에 도시된 매트릭스 블록(630)을 형성하기 위해 사용될 수 있는 몇가지 MOSFET 및 다른 유형의 부동 게이트 트랜지스터 중의 하나인 부동 게이트 pFET의 레이아웃, 단면, 및 회로 기호를 도시한다. 부동 게이트 트랜지스터는 SiO2로 포위된 폴리실리콘 게이트인 부동 게이트를 통합하고 있기 때문에 그렇게 부르는 것이다. 고유의 또는 외부에서 주입된 전하가 부동 게이트에 존재할 때, 그 전하는 부동 게이트가 절연체에 의해 완전히 포위되어 있기 때문에 영구적으로 저장된다. 부동 게이트 트랜지스터의 이러한 특성은 부동 게이트 트랜지스터를 아날로그 메모리 요소로서 사용할 수 있게 하고, 이 때, 상기 저장된 전하는 아날로그 메모리의 컨텐츠를 구성한다.
덧붙여서, 부동 게이트 상의 전하는, 부동 게이트 전하가 게이트 바이어스 전압으로서 작용하기 때문에, 부동 게이트 트랜지스터의 소스-드레인 전류 흐름을 제어하기 위해 또한 사용될 수 있다. 이 전류 제어 특성은 스위칭, 승산 및 가산과 같은 각종 계산 기능의 회로를 생성하는 데에 사용될 수 있다. 상기 특성은 또한 몇가지 응용에서 이용할 수 있는 부동 게이트 트랜지스터의 선형 및 비선형 신호 변환 특성을 제공한다.
도 5를 참조하면, pFET(520)의 소스 및 드레인 단자(561, 564) 뿐만 아니라 부동 게이트 단자(563) 상의 신호는 부동 게이트(566)에 의해 채널(567)에 용량적으로 결합한다. 채널(567)을 통하는 전류는 부동 게이트(566)에서의 전하에 의존한다. 전하를 부가하기 위해, 부동 게이트로부터 전자들을 터널링하기 위해 파울러-노드하임(Fowler-Nordheim) 터널링을 사용할 수 있다. 이 터널링은 터널링 커패시터(571)를 통해 실행된다. 전하를 제거하기 위해, 열전자 주입이 사용될 수 있다. 부동 게이트(566)에서 전하가 증가함에 따라서 채널 전류가 감소하고, 부동 게이트에서 전하가 감소함에 따라서 채널 전류가 증가한다.
부동 게이트(566)에 존재하는 전하량을 제어함으로써, 부동 게이트 pFET(520)는 스위치로서 동작하도록 구성될 수 있는데, 드레인과 소스 사이의 전류 흐름이 "포화"될 때 스위치가 온 상태로 되고, 드레인과 소스 사이의 전류 흐름이 차단될 때 스위치가 오프 상태로 된다. pFET(520)는 또한 부동 게이트(566)에 존재하는 전하량을 적절히 조절함으로써 부분적 전도 모드(partially-conducting mode)로 동작하도록 구성될 수 있다.
부동 게이트 pFET(520)를 노드 요소로서 통합하는 도 6을 참조하면, 부동 게이트 pFET가 매트릭스(630)의 형태로 배열될 수 있다는 것을 알 수 있다. 매트릭스(630)는 몇가지 모드에서 동작하도록 프로그램될 수 있다. 일부 모드의 예는 스위칭 매트릭스, 메모리 매트릭스 및 계산 매트릭스로서의 동작을 포함한다.
FPAA 제어 및 구성 회로(225; 도 2)는 상호 접속 회로(320; 도 3) 및 상호 접속 회로(425; 도 4)와 함께 사용되어 원하는 모드에서 동작하도록 매트릭스(630)를 프로그램하기 위한 구성 로직을 제공한다.
일반적으로, 프로그램 동작은 매트릭스(630)에서 상호 접속을 설정하고, 그 다음에 적당한 모드에서 동작하도록 각각의 노드 요소를 프로그램하는 것을 포함한다. 예를 들어서, 만일 매트릭스(630)가 스위칭 매트릭스로서 프로그램되어야 하면, 각종 pFET의 게이트, 소스 및 드레인 단자가 서로에 대해 적절히 상호 접속되고(상호 접속은 도시되지 않음), 그 다음에, 스위칭 요소로서 동작하도록 pFET(520)와 같은 각각의 노드 요소를 프로그램할 수 있다. 전형적으로, pFET(520)를 스위칭 요소로서 프로그래밍하는 것은 pFET가 온 상태 또는 오프 상태로 동작하도록 부동 게이트의 전하를 조절하는 것을 포함한다. 전하를 조절하는 데 필요한 아날로그 전압 및/또는 전류는 상호 접속 회로(320; 도 3) 및 상호 접속 회로(425; 도 4)와 함께 FPAA 제어 및 구성 회로(225; 도 2)에 의해 제공 및/또는 제어될 것이다. 전형적인 응용에서, 이 전하 조절은 각각의 pFET에 대하여 개별적으로 행하여져야 한다는 것을 이해할 것이다. 특정의 pFET를 온 스위치로 하고 다른 pFET를 오프 스위치로 하기 위해 행하여지는 전하 조절은 한 순간의 시간에서 실행될 수 있고, 또는 규칙적으로 또는 불규칙적으로 선택된 순간의 시간에서 실행될 수 있다.
도 7a는 도 3의 상호 접속 회로(320) 및 도 4의 상호 접속 회로(425) 내부에 통합된 프로그램 가능 하드웨어의 일 실시예를 나타낸다. FPAA(105)와 같은 FPAA를 프로그래밍할 때의 동작 순서는, 하나의 예시적인 동작에서, "회로 상호 접속을 구현하기 위한 프로그램 가능 하드웨어" 블록(301)을 이용하여 어레이(630; 도 6)의 부동 게이트 어레이와 같은 각종 요소들에 대한 상호 접속을 설정하는 것, 및 그 다음에, "회로 파라메터를 설정하기 위한 프로그램 가능 하드웨어" 블록(302)을 이용하여 부동 게이트 트랜지스터의 부동 게이트 전하를 조절하는 것과 같은 회로 파라메터를 설정하는 것을 수반할 것이다. 이 동작 순서는 만일 필요하다면 반복적으로 적용될 수 있다.
블록(301)은 직렬 접속 스위치 회로의 스위치들 중의 하나를 동작시킴으로써 단자(702, 703, 704, 705, 706)와 같은 수 개의 단자 중의 하나에 단자(701)를 접속하도록 프로그램될 수 있는 캐스케이드 접속 스위치 회로를 나타내고 있다. 캐스케이드 접속 스위치 회로의 스위치는 아날로그 스위치(예를 들면, MOSFET 스위치) 또는 디지털 스위치(예를 들면, 디코더 회로)로 구성될 수 있고, 그 스위치는, 아날로그 스위치를 동작시키기 위해 제어 전압을 사용하고 디지털 스위치를 동작시키기 위해 논리 레벨을 사용함으로써, FPAA 제어 및 구성 회로(225; 도 2)의 프로그램 제어 하에 동작할 수 있다. 스위치는 또한 용융성 링크로 구성될 수 있다. 용융성 링크는 그 용융성 링크를 용융시켜서 개방 회로를 제공하도록, 선택된 용융성 링크에 인가되는 프로그래밍 전압을 사용함으로써 FPAA 제어 및 구성 회로(225; 도 2)의 프로그램 제어 하에 동작할 수 있다. 용융된(절단된) 용융성 링크는 "오프" 접속을 구성하고, 절단되지 않은 용융성 링크는 "온" 접속을 구성한다.
블록(301)의 동작은 입력 단자(701)에서 제공되는 D2(도 6의 부동 게이트 트 랜지스터(520)의 드레인 단자)가 단자(702)에서 제공되는 D1(도 6의 부동 게이트 트랜지스터(615)의 드레인 단자)에 접속되는 것이 바람직한 예를 이용하여 더 설명될 수 있다. 이 동작을 수행하기 위해, FPAA 제어 및 구성 회로(225; 도 2)는 스위치(707)에 제어 신호를 공급하고, 이것에 의해 스위치(707)가 동작하여 D2와 D1 사이에 접속 경로를 제공하게 한다. 여기에서 사용하는 D2는 단지 일례이고, FPAA(105)에 포함된 회로의 다수의 노드/단자가 도 7a에 도시된 스위칭 회로와 같은 스위칭 회로와 관련된 다수의 입력 단자에 접속될 수 있다는 것을 이해할 것이다. 그러한 노드/단자는 전형적으로 전압/그라운드 버스, 트랜지스터 단자, 커패시터 단자뿐만 아니라 FPAA 집적 회로 패키지의 입력, 출력, 및 입력/출력 핀 단자를 포함한다.
블록(302)은 캐스케이드 접속 스위치 회로의 스위치들 중의 하나를 동작시킴으로써 수 개의 프로그래밍 소스 중의 하나에 입력 단자(711)의 S2(도 6의 부동 게이트 pFET(520)의 소스 단자)를 접속하도록 프로그램될 수 있는 캐스케이드 접속 스위치 회로를 나타내고 있다. 이들 프로그래밍 소스들의 예는, 제한적인 것은 아니지만, 고정 전압원, 가변 전압원, 고정/가변 전류원, AC 신호원, 및 그라운드 접속을 포함한다. 스위치는 FPAA 제어 및 구성 회로(225; 도 2)의 프로그램 제어 하에 동작될 수 있는 아날로그 스위치(예를 들면, MOSFET 스위치) 또는 용융성 링크로 구성될 수 있다. 이 프로그램 제어는 아날로그 스위치를 동작시키기 위해 제어 전압을 사용하고 용융성 링크를 구성하기 위해 프로그래밍 전압을 사용하는 것을 포함할 수 있다. 절단된 용융성 링크는 "오프" 접속을 구성하고, 절단되지 않은 용 융성 링크는 "온" 접속을 구성한다.
블록(301, 302)에 도시된 캐스케이드 접속 스위치 구성은 단지 예를 보이기 위한 것이라는 것을 이해할 것이다. 유사한 캐스케이드 접속 또는 다른 비 캐스케이드 스위치 접속으로 구성된 몇가지 다른 회로들이 FPAA(105) 내부에 포함된 다른 단자에 대한 상호 접속을 제공하기 위해 사용될 수 있다. 예를 들면, 블록(301, 302)은 PG2(도 6의 부동 게이트 pFET(520)의 프로그램 게이트 단자)를 PG1(도 6의 부동 게이트 트랜지스터(615)의 프로그램 게이트 단자)에 접속하기 위해서, 또는 PG2를 부동 게이트 pFET(520)의 부동 게이트를 충전하기 위한 가변 전압원에 접속하기 위해서 사용할 수 있는 제2 세트의 캐스케이드 접속 스위치 회로를 포함할 수 있다.
블록(301, 302)의 스위칭 기능을 제공하기 위해 많은 대안적인 회로들을 이용할 수 있다는 것을 또한 이해할 것이다. 예를 들면, 스위치(707, 708, 709, 712, 713)는 단극 이중 연결 스위치(single-pole-double-throw switch)의 직렬 접속 체인으로서 도시되고, 다중 스위치의 캐스케이드 시리즈는 다중 연결(multi-throw) 구성을 가진 단일 스위치에 의해 교체될 수 있다.
더 나아가서, 일부 응용예에서는 도 7a에 도시된 스위치들의 프로그램된 스위치 위치가 전원이 FPAA(105)에서 제거된 때 교란되지 않고(undisturbed) 남아있게 하지만, 다른 응용예에서 스위치 위치는 FPAA에 전원을 인가한 후 매번 새롭게 프로그램할 필요가 있을 수 있다. 도 7a를 참조하여 설명한 것과 같은 용융성 링크의 사용은 일반적으로 1회 프로그래밍 절차와 관련되고, 이러한 링크를 FPAA(105) 에서 사용하는 것은 FPAA(105)를 1회 프로그래밍 소자로서 특징지우기 위해 사용될 수 있다.
도 7b는 도 3의 상호 접속 회로 및 도 4의 상호 접속 회로에 통합된 프로그램 가능 하드웨어의 제2 실시예를 도시한 것이다. 스위칭 매트릭스 블록(301, 302)은 도 7a의 블록(301, 302)에서 수행된 것과 등가인 기능들을 수행한다. 이 등가물은 이 기술에 통상의 지식을 가진 사람이라면 알 수 있을 것이다.
도 8은 소스, 게이트 또는 드레인 단자들이 상호 접속되어 있고, 수학적 계산 기능, 이 특수한 예에서는 승산 기능을 수행하도록 (도 7a 및 도 7b에서 설명한 상호 접속 회로를 이용해서) 적절히 프로그램된 부동 게이트 pFET(615, 520)를 도시한다. 매트릭스(630; 도 6)에 배치된 다른 쌍의 부동 게이트 pFET들은 매트릭스(630)가 전체적으로 계산 매트릭스 모드에서 동작하게끔 구성되도록 적절히 프로그램될 수 있다. 승산 기능의 설명은 Paul D. Smith, Matt Kucic , Richard Ellis, Paul Hasler 및 David Anderson에 의한 "Mel-frequency cepstrum encoding in analog floating-gate circuitry"와, Matt Kucic , AiChen Low 및 Paul Hasler에 의한 "Programmable continuous-time floating-gate Fourier processor"의 문헌으로부터의 자료를 사용한다. 상기 문헌들은 인용에 의해 그 전체 내용이 여기에 통합된다.
도 8을 참조하면, pFET(615, 520)의 소스 단자는 2개의 트랜지스터(685, 695)에 접속되어 있다. 상기 2개의 소자(이것은 도 4의 특정 용도 회로(415)의 일부일 수 있다)는 드레인 유도 장벽 감소(drain-induced-barrier-lowering; DIBL) 소자로서 사용된다. DIBL 소자는 pFET(615, 520)의 소스 퇴화(source degeneration)에 의해 회로 선형성을 증가시키기 위해 사용된다. 만일 상기 퇴화가 불필요하면, DIBL 소자(685, 695)는 생략될 수 있다. DIBL 소자는 적당한 피드백 신호를 제공하여 pFET 부동 게이트 소자에서 안정된 연속적인 부동 게이트 전류가 흐르게 하고, 유용한 헤비안형 학습 규칙(Hebbian-type learning rule)의 구현을 가능하게 하기 위해 또한 사용될 수 있다.
DIBL 소자가 소스 단자에 접속된 부동 게이트 pFET를 정의하기 위한 일반식은 Is=IsoW exp(-ΔVin/Vy)로서 표시될 수 있고, 여기에서 I s는 FET 게이트 포화 전압의 변화에 대한 반임계(subthreshold) nFET 또는 pFET 채널 포화 전류이고,Iso는 바이어스 전류이며, W는 부동 게이트 전하의 소스 전류 측정치인 가중치이고, Vy는 용량성 입력과 채널 전류 사이에서 이 요소의 지수 기울기(exponential slope)이다.
도 8을 참조하면, 회로는 4 상한(four-quadrant) 승산기를 구성하는데, 이 때 차동 입력 신호(ΔVin)는 저장된 가중치에 의해 승산된다. 이 저장된 가중치는 pFET(615, 520)에서 설정된 부동 게이트 전하의 프로그램된 값들의 차이이다. 가중치 항은 부동 게이트의 크기, 충전 과정 및 부동 게이트에 존재하는 전하량과 같은 몇가지 인자(factor)에 따라 달라질 수 있다.
도 8의 회로는 공통 모드 응답을 감산하도록 2개의 부동 게이트 pFET(520, 615)를 결합하고, 출력 드레인 전류(Iout)는 입력 전압이 선형 범위(Vy) 내에 있다는 가정하에 방정식 Iout=Iso(W+exp(-ΔVin/Vy) + W -exp(-ΔVin/Vy))에 의해 정의될 수 있다. 이 방정식은 지수 항들을 선형 함수로서 근사시킴으로써 Iout≒Iso(W+ + W-) + Iso(W+ - W-)ΔVin/Vy 와 같이 간단히 될 수 있다. 여기에서 W+와 W-는 Vin+와 Vin- 전압이 공급된 pFET(520, 615)에 대응하는 가중치이다. 출력 전류는 가중치를 곱한 입력 전압의 4 상한 곱(four-quadrant product)을 반영한다.
이것은 도 8의 승산기 회로가 전형적으로 믹서 회로에서 수행되는 2개의 신호들간의 "혼합" 기능과는 달리, 신호와 가중치 사이의 "승산" 기능을 수행한다는 것을 지적하는 것과 관계가 있다. 승산 기능은 입력 신호를 저장된 값/가중치로 승산하는 것으로서 폭넓게 정의될 수 있다. 이 저장된 값은 이득 항으로 생각할 수 있다. 그래서, 만일 이득 항이 제로이고, 유입 신호가 이 제로값에 의해 승산되면, 승산기 회로의 출력 신호는 무시할만한 진폭을 가질 것이다.
도 9, 도 10 및 도 11은 FPAA(105)에 포함된 회로들을 이용하여 구현되는 예시적인 변환 이미저(transform imager) 응용을 설명하기 위하여 계층적 방식으로 제공된 한 세트의 도면들이다. 이 설명은 Paul Hasler , Abhishek Bandyopadhyay 및 Paul Smith에 의한 "A Matrix transform Imager allowing high-fill factor "의 문헌으로부터의 자료를 이용하며, 이 문헌은 인용에 의해 그 전체 내용이 여기에 통합된다.
도 9는 하나의 샘플 실시예에서 변환 이미저로서 구성된, 도 4에 도시된 기 능 블록들의 일부를 나타낸 것이고, 도 10과 도 11은 도 9의 회로를 더 자세히 나타낸 것이다. 도 9는 변환 이미저 응용에서 사용된 주요 기능 블록들, 및 상호 접속 회로(925)에서 프로그램된 관련 상호 접속들을 내포한 CAB(905)를 도시하고 있다. 도 10은 도 9의 CAB(905)를 더 자세히 도시한다.
도 10을 참조하면, 특정 용도 회로(915)는 시간축 요소(시간축 1...시간축 n)의 어레이(923) 및 광학 센서 요소의 어레이(924)를 포함한다. 각각의 시간축 요소들은 광학 센서 요소의 어레이(924)의 대응하는 열의 전체에서 이용할 수 있는 신호를 제공하는 함수 발생기로서 동작한다. 예를 들면, 시간축 2는 그 열의 센서 요소(2a, 2b, ..., 2m)에서 이용할 수 있는 신호를 제공한다. 시간축 요소들은 몇개의 회로들을 포함할 수 있고, 그 일부 예들은 발진기, 패턴 발생기, 또는 아날로그 메모리 요소를 포함한다. 이 요소들은 상호 접속 회로(925)를 통해 디지털 제어 회로(935; 도 9)에 의해 공급된 디지털 신호에 의해 선택적으로 구성 및 제어될 수 있다.
광학 센서 요소의 어레이(924)는 개개의 광학 센서들로 구성되고, 각각의 광학 센서는 그 바로 부근에서 최소의 추가 구성 요소를 사용하며, 그에 따라서, 최적의 광학적 채움 공간(fill-space)을 제공하는 광학 센서 매트릭스 어레이를 생성할 수 있다. 채움 공간은 전형적으로 채움 인수에 의해 설명되며, 채움 인수는 광학 처리 회로에 의해 사용되는 전체 면적에 대한 이용가능한 광학 이미지 센서의 비율로서 정의된다. 각각의 광학 센서는 시간축 신호와 포토센서 전류의 승산에 비례하는 전류를 출력하는 픽셀 처리 요소로서 사용될 수 있다.
아날로그 계산 회로(920)는 아날로그 계산 요소의 어레이(926)를 포함하는데, 상기 어레이의 크기는 광학 센서 요소의 어레이(924)의 크기와 일치하고, 각각의 아날로그 계산 요소(ACE)는 광학 센서 요소의 어레이(924)의 독특한 광학 센서 요소에 대응한다. ACE는 광학 센서 요소로부터 전류를 수신하고 그 전류를 승산, 스위칭 및 레벨 시프팅과 같은 각종 처리에 의해 변환하여 픽셀 레벨의 이미지 변환을 제공하는 하나 이상의 부동 게이트 트랜지스터로 구성된다.
도 11은 특정 용도 회로(915) 및 아날로그 계산 회로(920)에 위치된 어레이의 일부인 한 세트의 예시적인 요소들의 상세를 도시한다. 신호 발생기 회로(917)는 수 개의 신호를 발생하도록 프로그램될 수 있다. 예를 들면, 신호 발생기 회로(917)는 광학 센서 요소의 어레이(924)의 대응하는 열(column)에 공급되는 저주파주 사인파를 발생할 수 있다. 이 열의 일부이고 예시적인 요소로서 사용되는 광학 센서 요소(918)는 그 게이트 단자에서 상기 신호를 수신한다. 부동 게이트 pFET 또는 다른 유형의 트랜지스터일 수 있는 2개의 트랜지스터(931, 932)는 앞에서 설명한 바와 같이 FPAA(105)에 포함된 상호 접속 회로를 이용하여 광학 센서 다이오드(941)에 상호 접속된다. 이 예시적인 회로에서, 2개의 트랜지스터(931, 932)는 차동쌍으로서 접속된다.
광학 센서 다이오드(941)에 조사되는 입력 광학 신호는 2개의 트랜지스터 사이에 공유되는 광학 센서 다이오드 전류를 발생시킨다. 전류 공유는 임의의 주어진 순간에 2개의 트랜지스터의 개별적인 게이트에 나타나는 게이트 전압(V1, V2)에 의존하고, 만일 2개의 게이트가 부동 게이트 트랜지스터이면, 상기 2개의 게이트에서 개별적으로 프로그램될 수 있는 임의의 부동 게이트 전하와 결합된다.
반임계 바이어스 전류에 의해 동작하는 차동쌍 구성의 트랜지스터(931, 932)에 대하여(전형적으로 저레벨 이미지 센서 전류가 존재하기 때문에 이미징 응용에서 사용된다), 차동 출력 전류는 다음과 같이 표현된다.
Figure 112004043092220-pct00001
여기에서 k는 트랜지스터 표면 전위(전형적으로 0.6v 내지 0.8v)에 대한 게이트 결합 효율이고, UT는 k T/q 이다. 만일 V1-V2 입력이 트랜지스터를 그 선형 범위에서 동작하게 하는 값이면,
Figure 112004043092220-pct00002
로 되고, 이것은 센서 출력 전류와 차동 전압 입력의 곱이다.
차동 출력 전류는 합산되고 (도 10의 아날로그 계산 회로(920) 내에 위치된) 부동 게이트 트랜지스터인 아날로그 계산 요소(921)에서 추가로 처리된다. 부동 게이트 트랜지스터는 아날로그 메모리 요소로서, 또는 수학적 변환 동작을 수행하기 위한 비선형 계산 회로로서 구성될 수 있다.
도 9, 도 10 및 도 11을 이용하여 설명하는 변환 이미저 응용은 FPAA(105) 내부의 부동 게이트 트랜지스터를 이용하여 프로그램 가능한 각종 계산 파라메터에 의해, 모듈적으로 확장가능한 매트릭스 구성에서의 픽셀 레벨 이미지 처리를 제공한다. 이 구성은 아날로그 계산 요소(921)와 같은 추가 회로가 광학 센서 영역으로 부터 떨어져서 위치될 수 있기 때문에 조밀한 광학 센서 어레이를 형성할 수 있게 한다. 이러한 종류의 처리를 위한 일부 예시적인 응용예는 이미지 필터링, 공간 파생물 계산 및 이차원(2D) 공간 변환을 포함한다.
매트릭스 변환은 일반적으로 식 Y=ATPB에 의해 설명될 수 있고, 여기에서 P는 픽셀들의 행과 열 배열을 나타내고, A는 기초 함수(basis function)에 의해 이미지 평면에서 실행되는 변환에 대응하는 변환 매트릭스이며, B는 후속하여 실행되는 변환 매트릭스이다. 도 10에 도시된 회로를 이용한 예시적인 구현예로서, A의 값들은 시간축 회로(923)를 통해 인가될 수 있고, B의 값들은 아날로그 계산 회로(920)에 저장될 수 있다.
도 12, 도 13 및 도 14는 음성 처리 응용을 위해 부동 게이트 트랜지스터를 이용하는 예시적인 케프스트룸 프로세서의 계층적 방식으로 제공된 한 세트의 도면들이다. 이하에서 설명하는 프로세서는 FPAA(105)에 포함된 회로들을 사용하여 구현된다. 이 설명은 Paul D. Smith, Matt Kucic , Richard Ellis, Paul Hasler 및 David Anderson에 의한 "Mel-frequency cepstrum encoding in analog floating-gate circuitry"의 문헌으로부터의 자료를 사용하고, 이 문헌은 인용에 의해 그 전체 내용이 여기에 통합된다.
도 12는 하나의 샘플 실시예에서 케프스트룸 프로세서로서 구성되는, 도 4에 도시된 기능 블록들의 일부를 도시하고, 도 13과 도 14는 도 12의 회로를 더 자세하게 도시한 것이다. 도 13을 참조하면, 특정 용도 회로(125)는 프로그램 가능 대 역 통과 필터(126)(프로그램 가능 대역 통과 필터 1...n)의 어레이 및 프로그램 가능 피크 검출기(127)(프로그램 가능 피크 검출기 1...n)의 어레이를 포함한다. 각각의 프로그램 가능 대역 통과 필터는 모든 필터에 공통으로 제공되는 입력 신호를 수신하고, 대응하게 접속된 프로그램 가능 피크 검출기에 출력 신호를 제공한다. 예를 들면, 프로그램 가능 대역 통과 필터(151)는 프로그램 가능 피크 검출기(152)에 신호를 제공한다. 각각의 프로그램 가능 대역 통과 필터의 하이 엔드 및 로 엔드 코너 주파수는 다른 프로그램 가능 대역 필터의 설정에 관계없이 적절히 설정될 수 있다. 이 특징은 프로그램 가능 대역 통과 필터의 어레이가 선형, 비선형, 옥타브 지향 또는 대수(logarithmic)로 되도록 사용자가 선택할 수 있는 주파수 공간과 함께 동작하도록 프로그램되게 한다.
사용자 선택 가능 주파수 응답을 제공하도록 제어 전압을 사용하여 프로그램될 수 있는 각각의 프로그램 가능 피크 검출기는 아날로그 메모리 회로(135)의 프로그램 가능 아날로그 메모리 어레이(128)에 포함된 대응하게 접속된 프로그램 가능 아날로그 메모리에 신호를 제공한다. 예를 들면, 프로그램 가능 피크 검출기(152)는 프로그램 가능 아날로그 메모리(153)에 신호를 제공한다.
도 4의 상호 접속 회로(425)의 일 실시예인 상호 접속 회로(130)는, 예를 들면, 아날로그 메모리 회로(135)에서 상호 접속을 설정하고, 특정 용도 회로(125) 뿐만 아니라 아날로그 메모리 회로(135)에 포함된 부동 게이트 트랜지스터의 가중치와 같은 파라메터들을 프로그램하기 위해 사용된다. 상호 접속 및 프로그래밍은 상호 접속 회로(130) 내부에 통합될 수 있는 신호뿐만 아니라 디지털 제어 회로 (140)에서 발생한 신호를 시용하여 실행된다.
케프스트럴 분석(cepstral analysis)의 개념은 입력 신호를 특정 성분 파라메터로 분해하는 것을 수반한다. 그러나, 음성 신호는 시간 영역에서 비고정이다. 이것에 의해, 음성 신호의 시간-주파수 스펙트럼은 일정하지 않다. 케프스트럴 분석을 위한 종래의 방법은 이산 퓨리에 변환(DFT) 및 역 DFT를 이용하는 단기 퓨리에 분석의 사용을 포함한다. 케프스트룸 분석의 변형예인 멜 케프스트룸(Mel-cepstrum) 분석은 신호를 임계 대역 에너지로 분할하고, 그 다음에 임계 대역 에너지의 시퀀스에 이산 코사인 변환(DCT)을 수행함으로써 이산 영역에서 전통적으로 구현된다. 대역 분할 회로는 전형적으로 아날로그-디지털 변환 회로를 포함한다.
도 12, 도 13 및 도 14는 멜 케프스트룸 계산 블록으로서 부동 게이트 트랜지스터 어레이를 이용하는 아날로그 방법을 나타낸다. 순수 아날로그 방법을 이용함으로써, 아날로그-디지털 변환 중에 발생할 수 있는 디지털화 노이즈가 제거된다. 아날로그 처리는 또한 신호의 고차 특성의 처리를 가능하게 한다. 그러한 고차 특성의 일례는 마찰음 및/또는 복모음 중에서 음성 신호에 존재하는 고주파수 정보이다. 이러한 이행성 음향의 분광 내용(spectral content)은 시간 영역에서 스파이크로서 나타난다. 신호 영역에서의 신호 스파이크는 주파수 영역에서 광역 스펙트럼과 같다. 가치있는 음성 정보를 제공하는 그러한 스파이크를 포착하는 것은 시간 영역에서의 구현에 있어서 비교적 더 쉽다.
도 12, 도 13 및 도 14는 하나의 예시적인 응용을 설명하기 위해 단순히 사용되었다는 것을 알 것이다. 이 방법 및 그 변형예는 아날로그 케프스트룸, 아날로 그 히든 마코브 모델(hidden Markov model; HMM), 및 벡터 양자화(VQ) 회로를 통합하는 음성 인식 회로와 같은 몇가지 다른 응용에서 사용될 수 있다.
도 14는 프로그램 가능 대역 통과 필터의 어레이(126)에 포함된 프로그램 가능 대역 통과 필터(151)가, 프로그램 가능 피크 검출기의 어레이(127)에 포함된 프로그램 가능 피크 검출기(152)에 접속되어 있는 예시적인 회로를 도시하고 있다. 프로그램 가능 아날로그 메모리 어레이(128)에 포함된 프로그램 가능 아날로그 메모리(153)가 또한 도시되어 있다. 여기에서 사용하는 프로그램 가능 대역 통과 필터(151)는 하나 이상의 차동 스테이지를 통합하는 용량 결합 전류 컨베이어(Capacitively Coupled Current Conveyor: C4)이다. 간략히 하기 위해, 단지 절반의 차동 회로만이 프로그램 가능 대역 통과 필터(151)에 도시되어 있다. 차동 회로에서, 포지티브 입력 단자(154)는 대응하는 네가티브 입력 단자(도 14에 도시되지 않음)를 가질 것이라는 것을 이해할 것이다. 또한, 포지티브 출력 신호 라인(156)은 도시 생략한 대응하는 네가티브 출력 신호 라인을 가질 것이다. 하이 엔드 및 로 엔드 코너 주파수는 회로의 각종 트랜지스터에서 바이어스 전류를 조절함으로써 프로그램될 수 있다. Vrp1, Vrp2, Vrp3, Vrn1, Vrn2, 및 Vrn3 라고 표시된 전압 단자에 대한 바이어스 전압의 적당한 공급은 바이어스 전류를 조절하기 위해 사용되고, 그러한 바이어스 전압은 상호 접속 회로(130)를 통해 제공된다.
프로그램 가능 피크 검출기(152)는 커패시터(159)와 함께 정류기 요소, 예를 들면 다이오드로서 구성된 FET(157)를 포함한다. 커패시터(159)와 병렬 접속된 FET(158)는 저항값이 전압(Vrpeak)을 통해 프로그램될 수 있는 가변 저항기를 구성한다. 커패시터(159)와 FET(158)의 R-C 결합의 값은 프로그램 가능 피크 검출기(152)에서 신호의 컷오프를 위해 하이 엔드 코너 주파수를 설정하도록 프로그램될 수 있다.
프로그램 가능 아날로그 메모리(153)는, 이 예시적인 회로에서, 도 8을 참조하여 설명한 것처럼 승산기 기능을 제공하도록 접속된 것으로 도시된 2개의 부동 게이트 트랜지스터를 사용한다. 이 구성에 의해, 프로그램 가능 피크 검출기(152)의 출력 신호는 상호 접속 회로(130)를 이용하여 부동 게이트 트랜지스터에서 프로그램된 적당한 가중치로 승산될 수 있다.
도 15a, 15b, 15c, 15d, 15e 및 15f는 적응 이득과 함께 아날로그 승산 기능을 제공하도록 아날로그 계산 회로(420; 도 4)에 통합된 부동 게이트 pFET를 사용하는 회로를 도시한 것이다. 그러한 기능은 예를 들면 저전력 아날로그 적응 필터링 및 신경 회로망과 같은 많은 응용에서 유용하다.
이 설명은 Jeff Dugger와 Paul Hasler에 의한 "Improved correlation learning rule in continuously adapting floating-gate arrays using logarithmic pre-distortion of input and learning signals"의 문헌으로부터의 자료를 이용하며, 이 문헌은 인용에 의해 그 전체 내용이 여기에 통합된다.
도 15a는 반임계 모드에서 동작할 때 그 게이트 전압의 지수 함수와 가중 계수의 곱인 전류를 생성하는 소스 퇴화 pFET(170)를 도시한 것이다.
이 전류는 수학식 1에 의해 정의된다.
Figure 112004043092220-pct00003
여기에서 Ib는 바이어스 전류이고, w는 가중치 함수이며, Vga는 전압 조정률(scaling factor)이다.
만일 게이트 전압의 진폭이 충분히 작아지면, 상기 수학식 1은 선형 근사치로서 해석될 수 있고, 그에 따라서, pFET(170)는 적응 이득이 가중치 함수에 의해 제공되는 상호 콘덕턴스 증폭기로서 동작할 수 있다. 가중치 함수는 가중치 갱신 회로를 이용함으로써 pFET(170)의 게이트에 저장된 전하를 이용하여 조정될 수 있다. 이 가중치 갱신 회로는 pFET(170)의 게이트와 드레인 전압 사이의 상관성에 기초하는 합습 규칙을 통합할 수 있다. 그러한 학숩 규칙 중의 하나는 수학식 2에 의해 정의된다.
Figure 112004043092220-pct00004
여기에서 β, γ, Vgo, Vgl 및 Vinj는 소자 파라메터, 바이어스 조건, 및 회로 구성에 의존하는 상수이다.
순수하게 게이트 전압과 드레인 전압 사이의 상관성에 의존하는 학습 규칙을 얻는 것이 바람직하지만, 상기 학습 규칙 방정식에서의 가중치 함수는 드레인 전압 변화뿐만 아니라 게이트 전압 변화에 추가로 의존하는 게이트 전압 및 드레인 전압 의 지수 함수에 의해 영향을 받는 것을 알 수 있다.
pFET(170)의 게이트 전압은 상관성 행동을 나타내도록 충분히 크게 유지함과 동시에 선형 모델을 얻기 위하여 충분히 작게 하는 것이 또한 바람직하다. 이러한 모순되는 요구 조건을 만족시킬 수 있는 적당한 게이트 전압 설정의 결정은 가중치 함수에 역효과를 주는 고조파 왜곡을 야기할 수 있다.
상기 고조파 왜곡은 pFET(170)의 게이트에 접속된 선왜곡(pre-distortion) 회로를 사용함으로써 최소화될 수 있고, 한편, 가중치 함수에서 드레인 전압 변화 항의 효과는 pFET(170)의 드레인에 접속된 드레인 비선형 변환 회로를 통합함으로써 최소화될 수 있다. 샘플 선왜곡 회로는 다른 도면을 이용하여 추가로 설명하겠다.
도 15a를 참조하면, pFET(170)는 평형 상태에 있는 부동 게이트 전하와 함께 동작하도록 구성된다. 이 평형 상태는 전하를 부가하기 위한 터널링 및 부동 게이트로부터 전하를 제거하기 위한 열전자 주입을 수행하는 동안 달성된다. 전하의 부가 및 제거는 동시에, 완전히 동시에, 또는 순차적인 방식으로 발생할 수 있고, 그러한 동작은 pFET(170)가 배치되는 회로 구성에 의존한다. 각종 파라메터는 게이트의 총 전하에 기여한다. 이것은 도 15b를 참조하여 설명한다.
동시 방법으로 게이트 전하의 부가 및 제거를 실행하는 처리는 pFET(170)의 불안정 상태를 유도하고, 이 때, 게이트 전하는 소스-드레인 전류에 영향을 주어 포지티브 피드백을 발생시킨다. 이것은 pFET(170)가 pFET(171)와 같은 임의의 다른 소자로부터 독립적으로 동작하는 경우에 발생할 것이다. 그러므로, pFET(171)는 회 로 안정성을 제공하기 위해 pFET(170)에 접속된다. 특정의 회로 구성에서, pFET(171)는 소스 폴로워 회로를 제공하기 위해 사용되는 MOSFET를 포함하고, 일부 다른 응용예에서, 도 15a의 pFET(171)와 같은 부동 게이트 MOSFET는 퇴화 부동 게이트 회로를 제공하기 위해 사용될 수 있다.
전하 평형 중의 주입 전류(Iinj)는 pFET(170)의 소스, 드레인 및 게이트 단자에 존재하는 전압에 대해 비선형 의존성을 갖는다. 이 비선형 의존성은 회로를 승산기로서 이용할 수 있게 하고, 이것은 계산 응용에서 나타날 수 있는 몇가지 계산 기능 중의 하나이다. 이러한 계산 응용은, 예를 들면, 가중치가 적절히 조종될 수 있는 게이트 전하의 함수인 가중치 적응, 및 가변 전하가 가변성의 저장된 아날로그 값과 같게 되는 아날로그 메모리를 포함한다.
도 15b는 도 15a의 pFET(170)에서 부동 게이트 전하의 특성을 나타내는 것이다. 총 전하(Qfg)는 커패시터(Cg)를 통하여 게이트에 공급된 전하와 터널링 및 열전자 주입에 의해 설정된 부동 게이트 전하와 같다. 이것은 Vfg가 게이트의 저장된 전하와 관련된 2개의 항 및 Cg를 통해 입력 신호에 의해 공급된 전하와 관련된 제3 항을 포함하는 부동 게이트 전압 방정식에 의해 더욱 정교하게 된다.
선왜곡 회로를 언급했던 도 15a의 설명을 다시 참조해서, 도 15c는 게이트 선왜곡 회로(191), 드레인 비선형 변환 회로(192) 및 소스 비선형 변환 회로(193)와 함께 pFET(170)를 도시하고 있다. 이 회로들은 도 15d와 도 15e를 참조하여 더 자세하게 설명한다.
도 15d는 pFET(170)의 게이트에 접속된 게이트 선왜곡 회로의 하나의 예시적인 실시예를 도시한다. 선왜곡 회로는 pFET(170)의 게이트에 전압 입력을 공급하는 전류 미러 기능을 포함한다. 이 게이트 전압은 수학식 3에 의해 정의된다.
Figure 112004043092220-pct00005
여기에서, Vmg는 수학식 1에서 설명한 바와 같이, 입력 신호에서 출력 전류(I)의 지수 의존성을 제거하기 위해 VgA에 따라 선택된다.
도 15e는 가중치에 영향을 주는 드레인 전압 변화 항목을 최소화하기 위해 pFET(170)의 드레인에 접속된 드레인 비선형 변환 회로의 하나의 예시적인 실시예를 도시한다. 드레인 선왜곡 회로는 트랜지스터(176, 177, 178)를 포함한다. 드레인 전압(Vd)의 방정식은 수학식 4와 같이 정의될 수 있다.
Figure 112004043092220-pct00006
여기에서,
Figure 112004043092220-pct00007
이다.
I e = I eo (1+e)로 설정되는 것이 바람직하고, 여기에서, e는 학습을 구동하기 위해 사용되는 에러 신호이며, 수학식 4는 수학식 5와 같이 대응하게 해석될 수 있다.
V d = - V md ln(1+e)
이 때, 도 15c의 회로에 통합될 수 있는 선왜곡률를 결정하기 위해 전류치 대 각종 왜곡률에 대응하는 드레인 전압 진폭의 차트가 사용된다.
도 15f는 몇가지 응용에서 사용될 수 있는, 도 15a, 15b, 15c, 15d 및 15e를 참조하여 설명한 회로를 이용하는 계산 회로를 나타낸 블록도이다. 비선형 승산기(193)로 구성된 가중치 적응 회로는 비선형 승산 기능을 생성하기 위해 사용될 수 있다. 승산기 기능은 하나의 예시적인 회로인 도 15c의 pFET(170)의 동작에 고유한 것이다.
승산기(193)는 제1 입력 신호와 제2 입력 신호에 관계된 곱셈 항(product term)들을 포함하는 비선형 출력 신호를 생성한다. 만일, 예를 들어서, 제1 신호가 입력 신호(x)이고, 제2 입력 신호가 에러 신호(e)이면, 비선형 출력 신호는 예시적인 방정식 f(x) = a x 2 + b xe +c e 2 으로 표시될 수 있다. 알 수 있는 바와 같이, 이 방정식은 1차항(b xe)과 2차항(a x 2 , c e 2 )의 곱셈 항을 가지고 있다. "n"(예시적인 방정식에서와 같이 1과 2가 아닌 것) 제곱까지 상승하는 추가의 고차항, 예를 들면 x3의 몇가지 다른 방정식이 비선형 기능을 제공하기 위해 사용될 수 있다는 것을 이해할 것이다.
따라서, 승산기(193)는, 부동 게이트 pFET(170)에서 주입 전류의 비선형 기 능 때문에, 입력 신호와 에러 신호의 시간에 따른 각종 다항식 함수들을 얻기 위해 사용될 수 있다는 것을 이해할 수 있다.
만일, 입력 신호와 에러 신호간의 상기 비선형 관계가 오로지 bxe 항으로 감소되는 것이 바람직하면, 다른 다항식 항들은 제거되어야 한다. 이 제거는 앞에서 설명한 드레인 비선형 변환 회로(192)와 소스 선형 변환 회로(193)를 통합함으로써 수행될 수 있고, 그에 따라서 입력 신호와 에러 신호의 순수한 승산을 발생한다.
적분기(194)는 승산기(193)의 결과에 평균화 연산을 수행하여, 승산기(193)에 공급된 입력 신호와 에러 신호의 각종 통계적 함수들을 발생한다. 승산기(196)는 자신에게 공급되는 입력 신호와 가중치 적응 회로의 적분기(194)로부터 유도된 제2 신호의 곱인 출력 신호를 생성한다. 이 승산 함수는, 적응 및 신경 신호 처리 시스템 모두에 공통인 핵심적 특징인 유입 신호와 신호 의존성 적응 파라메터의 필요한 승산을 제공하기 때문에, 적응 필터 함수에서 사용하기 위한 탭 가중치(tap-weight) 또는 신경 회로망 구조에서 사용하기 위한 시냅스(synapse)로서 또한 불리어진다.
도 16은 매트릭스를 프로그램하기 위한 예시적인 프로그램 가능 절차를 설명하기 위해 사용될 수 있는 몇가지 부동 게이트 pFET를 구성하는 매트릭스 회로(160)를 도시한다. 이들 부동 게이트 pFET의 개개의 단자들은 서로에 대해, 또는 소스 바이어스 전압과 같은 전압원에 대해 일부 상호 접속되도록 미리 구성된다는 것을 알 수 있다. 도 16은 매트릭스 회로의 상호 접속이 반드시 "회로 상호 접속을 구현하기 위한 프로그램 가능 하드웨어" 블록(301; 도 7a)을 이용하여 구성될 필요 가 없는 하나의 예를 제공한다. 블록(301) 및 "회로 파라메터를 설정하기 위한 프로그램 가능 하드웨어" 블록(302; 도 7a)은 뒤에서 설명하는 바와 같이 다른 동작을 수행하기 위해 선택적인 방식으로 사용될 수 있다.
도 16의 예시적인 회로에서, 스위치(161, 162)는 "회로 상호 접속을 구현하기 위한 프로그램 가능 하드웨어" 블록(301)의 일부이고, 스위치(163, 164, 165, 166, 167, 168, 169)는 "회로 파라메터를 설정하기 위한 프로그램 가능 하드웨어" 블록(302)의 일부일 수 있다. 기능이 유사한 스위치(161, 162)를 살펴보면, 각 스위치는 2개의 극(pole)의 위치가 서로 상보적인 쌍극 구성을 갖는다. 이 구성은 D1과 같은 드레인 접속이 디폴트에 의해 "행 1의 신호 출력"으로서 라우트되게 한다. 필요하다면, 스위치(161)는 "행 1의 신호 출력" 단자로의 경로를 분리시키도록 동작할 수 있고, D1은 그 대신에 스위치(163)에 접속될 수 있다.
부동 게이트 pFET를 프로그램하는 것은 몇가지 동작을 포함한다. 제1 단계는 프로그램할 특수 pFET를 선택하는 단계이다. 이 선택 처리는 예로서 pFET(615)를 이용하여 설명한다. 스위치(161)는 D1이 스위치(163)에 접속되도록 작동된다. 스위치(163)는 pFET(615)가 부동 게이트의 프로그래밍을 가능하게 하는 전도 상태로 되게 하는 전압 레벨을 포함한 "행 1의 드레인 프로그래밍 소스"로 D1을 접속시키도록 작동된다. "행 1의 드레인 프로그래밍 소스"는 각종 전압원을 포함할 수 있다. 하나의 예시적인 전압원은 열전자 주입이 발생하도록 폭(width)이 변화하는 및/또는 진폭(amplitude)이 변화하는 펄스들을 발생할 수 있다.
스위치(162), 및 드레인 행 1 외의 드레인 행들과 관련된 다른 유사한 스위 치들은 행들을 그들 각각의 신호 출력 라인으로부터 분리하도록 작동된다. 스위치(164)(및 다른 행들의 드레인 접속과 관련된 다른 스위치들)는 교란되지 않은 상태로 유지되고, 따라서 드레인 행 1 외의 모든 드레인 행들이 전압원(Vy)에 접속된다. Vy의 값은 각각의 pFET(pFET(615) 이외의 것)가 비전도 상태에서 유지되도록 선택된다.
그 다음에, 스위치(165)는 pFET(615)의 게이트(및 열 1의 다른 pFET의 게이트들)를 DC 저전압원을 포함할 수 있는 "열 1의 게이트 프로그래밍 소스"에 접속하도록 작동된다. 이 DC 저전압원은 pFET(615)를 프로그램하기 위해 최적의 주입 전압으로 설정될 수 있다. 다른 스위치들, 예를 들면 스위치(166, 167)는 교란되지 않은 상태로 유지되고, 따라서, 게이트 열 1 외의 모든 게이트 열들은 pFET(615) 외의 모든 pFET를 프로그램 불능 상태로 두는 적당한 전압원(Vz)에 접속된다.
pFET(615)의 부동 게이트로부터 전자들을 제거하기 위해 터널링이 수행되어야 할 때, 스위치(168)는 pFET(615)와 관련된 부동 게이트 행이 적당한 프로그래밍 전압 레벨을 발생하는 "행 1의 부동 게이트 프로그래밍 소스"에 접속되도록 작동한다. 스위치(165), 및 다른 부동 게이트 행들과 관련된 다른 스위치들은 모든 게이트 행들을 터널링이 발생하게 하는 전압원에 접속시키도록 설정된다.
정확한 부동 게이트 프로그래밍의 검증은 몇가지 방법으로 수행될 수 있다. 하나의 방법은 프로그래밍을 위해 선택된 pFET의 드레인 전류를 감시하는 것을 포함한다. 예를 들면, pFET(615)의 드레인 전류는 "행 1의 드레인 프로그래밍 소스"에 통합된 감시 회로에서 감시될 수 있다. 대안적으로, pFET(615)의 드레인 전류는 드레인 전류를 "행 1의 신호 출력" 접속을 통하여 라우트시키도록 스위치(161)를 설정함으로써 감시될 수 있다. 만일 감시 회로가 부적절한 레벨의 부동 게이트 전하를 표시하면, 프로그래밍 절차는 원하는 전하 레벨이 달성될 때까지 순환적으로 반복된다.
비록 상기 설명한 예가 단일의 pFET를 프로그래밍하는 원리들을 설명하였지만, 이 기술에 통상의 지식을 가진 사람이라면 다른 프로그래밍 방법에서 수 개의 pFET가 동시에 프로그래밍 하기 위해 선택될 수 있다는 것을 알 것이다. 그 선택은 전체 행, 전체 열, 다중 행, 또는 다중 열에 인가된 적당한 제어 신호에 의해 수행될 수 있다. 예를 들면, 제1의 경우로서, 선택 제어 신호는 열 8에 동시에 인가되는 제2 선택 신호와 함께 행 3에 인가될 수 있다. 제2의 경우로서, 선택 제어 신호는 행 2, 3, 4 및 6에 동시에 인가되고, 제2의 선택 제어 신호가 열 3에 인가될 수 있다. 이 유형의 프로그래밍은 어레이의 다수의 소자들이 동시에 프로그램될 수 있게 하고, 특히, 리셋 상태와 같은 파라메터의 "글로벌" 프로그래밍 또는 프리세트 상태가 어레이의 다수 소자들을 동일한 동작 상태로 두기 위해 사용될 때 적용가능하다. 리셋 상태의 예는 선택된 소자에서 부동 게이트 전하를 제거하기 위해 수 개의 pFET의 터널링을 포함할 수 있다.
전술한 본 발명의 실시예들은 단순히 실행 가능한 구현예를 나타낸 것이고, 본 발명의 원리를 명확히 이해할 수 있게 하기 위한 설명에 불과하다. 본 발명의 정신 및 원리에서 실질적으로 벗어나지 않고 전술한 본 발명의 실시예에 대하여 많은 변형 및 수정이 이루어질 수 있다. 예를 들면, FPAA는 상기 설명에서 본 발명의 원리를 설명하기 위한 편리한 방법으로서 사용되었지만, 이 기술에 숙련된 사람이라면 본 발명이 그러한 집적 회로 외의 회로에서 구현될 수 있다는 것을 알 것이다. 이것은 부동 게이트 pFET 및 그 관련 회로(만일 있다면)를 인쇄 회로 기판에 조립하는 것을 포함할 수 있다. 이 부동 게이트 pFET는 집적 회로의 기판상에서 제조되지 않고 이산 소자로서 조립될 수 있다.
본 발명은 또한 전통적으로 프로그램 가능 소자로서 언급되지 않는 집적 회로에서 구현될 수 있다. 예를 들면, 본 발명은 다른 프로그램 가능 회로를 내장한 특정 용도 IC(ASIC), 또는 표준 IC에 통합될 수 있다. 이러한 변형예 및 수정예는 모두 본 발명의 범위 내에 포함되고 첨부된 청구범위에 의해 보호되는 것으로 의도된다.

Claims (29)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 시간에 기초한 신호를 발생하도록 구성된 신호 발생기;
    트랜지스터들의 차등쌍 및 광학 센서 다이오드를 포함하는 광학 센서 요소로서, 상기 시간에 기초한 신호 및 입력 광학 신호를 수신하도록 구성되고, 시간 내에 제1 인스턴스에서 상기 시간에 기초한 신호의 진폭과 시간 내의 상기 제1 인스턴스에서의 상기 입력 광학 신호의 진폭의 곱에 비례하는 차등 출력 전기 신호를 발생하도록 더 구성되는 상기 광학 센서 요소;
    시간 내의 상기 제1 인스턴스에서 상기 광학 센서 요소로부터 상기 차등 출력 전기 신호 상에서 수학적 변환 동작(mathmatical transform operation)을 수행하도록 구성된 부동 게이트 pFET를 포함하는 아날로그 컴퓨팅 요소; 및
    상기 트랜지스터들의 차등쌍과 상기 광학 센서 다이오드 간의 상호접속을 제공하도록 프로그램가능한 상호접속 회로로서, 상기 트랜지스터들의 차동쌍과 상기 부동 게이트 pFET의 게이트 단자 간에 상호접속을 제공하도록 프로그램가능하고, 상기 아날로그 컴퓨팅 요소의 부동 게이트 pFET에서 플로팅 변화를 제공하도록 더 프로그램가능한 상호접속 회로
    를 포함하는 이미지 처리 회로.
  12. 제11항에 있어서 상기 아날로그 컴퓨팅 요소는 부동 게이트 pFET들의 어레이를 포함하고, 상기 부동 게이트 pFET는 상기 부동 게이트 pFET들의 어레이의 일부인 것인 이미지 처리 회로.
  13. 제12항에 있어서, 상기 부동 게이트 pFET는, 상기 부동 게이트 pFET의 부동 게이트로 부동 전하를 제공할 때 아날로그 메모리 요소로서 동작하도록 구성되는 것인 이미지 처리 회로.
  14. 제12항에 있어서, 상기 수학적 변환 동작은 상기 광학 센서 요소로부터의 출력 전기 신호를 가중치로 곱하는 것을 포함하며, 상기 가중치는 상기 부동 게이트 pFET의 부동 게이트로 프로그래밍되는 부동 전하에 비례하는 것인 이미지 처리 회로.
  15. 프로그램가능한 대역 통과 필터에 결합되는 입력 신호에 응답하는 프로그램가능한 주파수를 제공하도록 구성된 상기 프로그램가능 대역 통과 필터;
    사용자 선택가능한 주파수 응답을 제공하기 위해 제어 전압을 사용하여 프로그래밍되는 프로그램가능 피크 검출기;
    프로그램가능한 아날로그 메모리 값을 제공하도록 구성된 부동 게이트 pFET를 포함하고, 상기 프로그램가능한 대역 통과 필터에 통신가능하게 결합된 프로그램가능한 아날로그 메모리; 및
    상기 프로그램가능한 아날로그 메모리와 상기 프로그램가능한 대역 통과 필터 간에 통신 결합을 제공하도록 프로그래밍가능하고, 상기 부동 게이트 pFET에서 부동 전하를 제공하도록 더 프로그램가능한 상호접속 회로로서, 상기 부동 전하는 상기 프로그램가능한 아날로그 메모리 값이 되는 것인 상기 상호접속 회로
    를 포함하는 케프스트럴(cepstral) 프로세서.
  16. 제15항에 있어서, 상기 프로그램가능한 아날로그 메모리는 부동 게이트 pFET들의 어레이를 포함하고, 상기 부동 게이트 pFET는 상기 부동 게이트 pFET들의 어레이의 일부인 것인, 케프스트럴 프로세서.
  17. 제16항에 있어서, 상기 부동 게이트 pEFT는 전하를 상기 부동 게이트 pFET의 부동 게이트로 프로그래밍하는 것에 의해 아날로그 컴퓨팅 요소로서 동작하도록 구성되는 것인, 케프스트럴 프로세서.
  18. 제16항에 있어서, 상기 프로그램가능한 대역 통과 필터는 용량 결합 전류 컨베이어(Capacitively Coupled Current Conveyor) 회로인 것인, 케프스트럴 프로세서.
  19. 제1 부동 게이트 FET(field effect transistor)와 제2 부동 게이트 FET를 가지는 구성가능 아날로그 매트릭스(configurable analog matrix)로서, 복수의 매트릭스 모드들 중 하나의 모드로 동작하도록 구성가능한 상기 구성가능 아날로그 매트릭스; 및
    상기 구성가능 아날로그 매트릭스를 복수의 매트릭스 모드들 중 하나의 모드로 동작하도록 구성하게 프로그램가능하고, 상기 제1 및 제2 부동 게이트 FET들 중 적어도 하나에 부동 전하를 제공하도록 더 프로그램가능한 상호접속 회로를 포함하는 프로그램가능한 아날로그 어레이(PAA).
  20. 제19항에 있어서, 상기 복수의 매트릭스 모드들은 스위칭 매트릭스 모드, 메모리 매트릭스 모드, 및 컴퓨팅 매트릭스 모드 중 하나를 포함하는 것인, 프로그램가능한 아날로그 어레이.
  21. 제20항에 있어서, 상기 상호접속 회로는 제1 부동 게이트 FET의 제1 단자를, 상기 제2 부동-게이트 FET의 제1 단자, 상기 프로그램가능한 아날로그 어레이의 입력 핀, 상기 프로그램가능한 아날로그 어레이의 출력 핀, 전압 공급, 및 그라운드 접속(ground connection) 중 적어도 하나에 상호접속하도록 더 프로그램가능한 것인, 프로그램가능한 아날로그 어레이.
  22. 제21항에 있어서, 상기 상호접속 회로는, 상기 제1 부동 게이트 FET 상의 부동 게이트 전하를 설정하기 위해 고정된 전압 소스 및 그라운드 접속 중 하나에 상기 제1 부동 게이트 FET의 게이트 단자를 상호접속하도록 더 프로그램가능한 것인, 프로그램가능한 아날로그 어레이.
  23. 제20항에 있어서, 상기 스위칭 매트릭스 모드는 구성가능한 아날로그 매트릭스의 아날로그 스위칭 요소로서 동작하는 상기 제1 및 제2 부동 게이트 FET들 중 적어도 하나를 포함하는 것인, 프로그램가능한 아날로그 어레이.
  24. 제20항에 있어서, 상기 메모리 매트릭스 모드는 상기 구성가능한 아날로그 매트릭스의 아날로그 메모리 요소로서 동작하는 상기 제1 및 제2 부동 게이트 FET들 중 적어도 하나를 포함하는 것인, 프로그램가능한 아날로그 어레이.
  25. 제20항에 있어서, 상기 컴퓨팅 매트릭스 모드는 상기 구성가능한 아날로그 매트릭스의 아날로그 컴퓨팅 요소로서 동작하는 상기 제1 및 제2 부동 게이트 FET들 중 적어도 하나를 포함하는 것인, 프로그램가능한 아날로그 어레이.
  26. 제25항에 있어서, 상기 아날로그 컴퓨팅 요소는, 상기 제1 및 제2 부동 게이트 FET들 중 적어도 하나로 프로그램된 부동 게이트 전하에 의해 곱해진 입력 신호를 포함하는 아날로그 승산 함수(analog multiplication function)를 제공하는 것인, 프로그램가능한 아날로그 어레이.
  27. 제19항에 있어서, 상기 상호접속 회로는 아날로그 스위치, 디지털 스위치, 및 용융성 링크(fusible link) 중 적어도 하나를 포함하는 것인, 프로그램가능한 아날로그 어레이.
  28. 프로그램가능한 아날로그 어레이에서 제1 부동 게이트 FET 및 제2 부동 게이트 FET를 가지는 구성가능한 아날로그 매트릭스 - 상기 구성가능한 아날로그 매트릭스는 복수의 매트릭스 모드들 중 적어도 하나의 모드로 동작하도록 구성가능함 - 를 제공하는 단계;
    상기 제1 부동 게이트 FET의 제1 단자와, 상기 제2 부동 게이트 FET의 제1 단자, 상기 프로그램가능한 아날로그 어레이의 입력 핀, 상기 프로그램가능한 아날로그 어레이의 출력 핀, 전압 공급, 및 그라운드 접속 중 적어도 하나 간의 상호접속을 프로그래밍하는 단계; 및
    상기 제1 부동 게이트 FET와, 상기 제1 부동 게이트 FET의 부동 게이트 전하를 설정하기 위한 상기 그라운드 접속과 고정된 전압 소스 중 적어도 하나 간의 상호접속을 프로그래밍하는 단계
    를 포함하는 프로그램가능한 아날로그 어레이(PAA)를 구성하는 방법.
  29. 제28항에 있어서, 스위칭 매트릭스 모드, 메모리 매트릭스 모드, 및 컴퓨팅 매트릭스 모드 중 적어도 하나를 포함하는 매트릭스 모드로 상기 프로그램가능한 아날로그 어레이를 동작시키는 단계를 더 포함하는 프로그램가능한 아날로그 어레이(PAA)를 구성하는 방법.
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