JP7123860B2 - 演算装置 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1実施形態に係る演算装置を例示する模式図である。
図1に示すように、実施形態に係る演算装置110は、演算回路10Uを含む。演算回路10Uは、例えば、演算ユニットである。演算回路10Uは、記憶部10及び演算部20を含む。記憶部10は、複数の記憶領域10Rを含む。
図2は、複数の記憶領域10Rの1つを例示している。図2に示すように、複数の記憶領域10Rの1つは、キャパシタンス50及び第1電気回路40Aを含む。キャパシタンス50は、第1端子50A及び第2端子50Bを含む。第2端子50Bは、例えば、基準電位(例えばグランド電位)に設定される。第1電気回路40Aは、第1端子50Aと電気的に接続される。
図3に示すように、キャパシタンス50は、第1半導体層50a、第2半導体層50b及び第3半導体層50cを含む。第1半導体層50aは、第1導電形である。第2半導体層50bは、第1導電形である。第3半導体層50cは、第1半導体層50aと第2半導体層50bとの間に設けられる。第3半導体層50cは、第2導電形である。この例では、第1導電形はp形であり、第2導電形はn形である。第1導電形がn形であり、第2導電形がp形でも良い。例えば、第1端子50Aは、第2半導体層50bと電気的に接続される。
図4は、複数の記憶領域10Rの1つを例示している。図4に示すように、演算装置111において、複数の記憶領域10Rの1つは、キャパシタンス50、及び、第1~第5トランジスタ41~45を含む。第1~第4トランジスタ41~44については、図2に関して説明した構成が適用できる。この例では、第1~第6配線L1~L6が設けられている。第1~第4配線L1~L4については、図2に関して説明した構成が適用できる。以下、第5トランジスタ45、第5配線L5及び第6配線L6の例について説明する。
図5及び図6に示すように、演算装置112及び113においては、演算回路10Uは、光減衰部材30を含む。演算装置112におけるこれ以外の構成は、例えば、演算装置111または110と同様で良い。以下、光減衰部材30の例について説明する。
図7に示すように、演算装置114は、演算回路10U及び光減衰部材30を含む。光減衰部材30は、例えば、演算回路10Uの周りに設けられる。光減衰部材30は、例えば、演算回路10Uを覆う。より安定した演算動作が得られる。
これらの図は、複数の記憶領域10Rの1つに設けられるトランジスタを例示している。
図9は、第2実施形態に係る演算装置の一部を例示する模式図である。
演算装置120も、演算回路10Uは、記憶部10及び演算部20を含む演算回路10Uを含む(図1参照)。図9は、演算装置120の演算部20に含まれる積和演算回路20Aを例示している。
図10に示すように、演算部20は、記憶部10に記憶された第1変数群xj及び第2変数群wijを取得する(ステップS110)。演算部20は、第1変数群xj及び第2変数群wijの積和演算を行う(ステップS120)。演算部20は、積和演算の結果を非線形処理(非線形変換)する(ステップS130)。演算回路10Uは、非線形変換の結果を記憶部10に格納する(ステップS140)。このような処理が繰り返し実行されても良い。例えば、ニューロ・モルフィック・コンピュータの動作が得られる。例えば、演算回路10Uは、学習機能を有する。演算回路10Uは、スパイキング・ニューラル・ネットワークである。
(構成1)
複数の記憶領域を含む記憶部と、
演算部と、
を含む演算回路を備え、
前記複数の記憶領域の1つは、
第1端子を含むキャパシタンスと、
前記第1端子と電気的に接続され、前記第1端子の電位に応じた電圧信号を出力可能な第1電気回路と、
を含む、演算装置。
前記キャパシタンスは、
第1導電形の第1半導体層と、
前記第1導電形の第2半導体層と、
前記第1半導体層と前記第2半導体層との間に設けられ第2導電形の第3半導体層と、
を含み、
前記第2半導体層における前記第1導電形の不純物の濃度は、前記第1半導体層における前記第1導電形の前記不純物の濃度よりも高い、構成1記載の演算装置。
前記第1端子は、前記第2半導体層と電気的に接続されている、構成2記載の演算装置。
前記記憶部は第1配線を含み、
前記複数の記憶領域の前記1つは、第1トランジスタをさらに含み、
前記第1トランジスタは、第1ゲート、第1端部及び第2端部を含み、
前記第1ゲートは、前記第1配線と電気的に接続され、
前記第1端部は、前記第1端子と電気的に接続され、
前記第2端部は、前記第1電気回路と電気的に接続された、構成1~3のいずれか1つに記載の演算装置。
前記第1トランジスタは、第1半導体領域を含み、
前記第1半導体領域は、In、Ga及びZnの少なくともいずれかと、酸素と、を含む、構成4記載の演算装置。
前記第1電気回路は、第2トランジスタをさらに含み、
前記第2トランジスタは、第2半導体領域を含み、
前記第2半導体領域は、シリコンを含む、構成5記載の演算装置。
前記記憶部は、第2配線及び第3配線をさらに含み、
前記第1電気回路は、第2トランジスタ及び第3トランジスタを含み、
前記第2トランジスタは、第2ゲート、第3端部及び第4端部を含み、
前記第3トランジスタは、第3ゲート、第5端部及び第6端部を含み、
前記第2ゲートは、前記第2端部と電気的に接続され、
前記第3端部は、前記第5端部と電気的に接続され、
前記第4端部は、第1電位に設定され、
前記第3ゲートは、前記第2配線と電気的に接続され、
前記第6端部は、前記第3配線と電気的に接続された、構成4記載の演算装置。
前記第1トランジスタは、第1半導体領域を含み、
前記第2トランジスタは、第2半導体領域を含み、
前記第3トランジスタは、第3半導体領域を含み、
前記第1半導体領域は、In、Ga及びZnの少なくともいずれかと、酸素と、を含み、
前記第2半導体領域及び前記第3半導体領域の少なくともいずれかは、シリコンを含む、構成7記載の演算装置。
前記記憶部は第4配線を含み、
前記複数の記憶領域の前記1つは、第4トランジスタをさらに含み、
前記第4トランジスタは、第4ゲート、第7端部及び第8端部を含み、
前記第4ゲートは、前記第4配線と電気的に接続され、
前記第7端部は、前記第2端部と電気的に接続され、
前記第8端部は、前記第4端部と電気的に接続された、構成7記載の演算装置。
前記第1トランジスタは、第1半導体領域を含み、
前記第2トランジスタは、第2半導体領域を含み、
前記第3トランジスタは、第3半導体領域を含み、
前記第4トランジスタは、第4半導体領域を含み、
前記第1半導体領域は、In、Ga及びZnの少なくともいずれかと、酸素と、を含み、
前記第2半導体領域、前記第3半導体領域及び前記第4半導体領域の少なくともいずれかは、シリコンを含む、構成9記載の演算装置。
前記記憶部は第5配線及び第6配線を含み、
前記複数の記憶領域の前記1つは、第5トランジスタをさらに含み、
前記第5トランジスタは、第5ゲート、第9端部及び第10端部を含み、
前記第5ゲートは、前記第5配線と電気的に接続され、
前記第9端部は、前記第6配線と電気的に接続され、
前記第10端部は、前記第1端子と電気的に接続された、構成9記載の演算装置。
前記第1トランジスタは、第1半導体領域を含み、
前記第2トランジスタは、第2半導体領域を含み、
前記第3トランジスタは、第3半導体領域を含み、
前記第4トランジスタは、第4半導体領域を含み、
前記第5トランジスタは、第5半導体領域を含み、
前記第1半導体領域及び前記第5半導体領域は、In、Ga及びZnの少なくともいずれかと、酸素と、を含み、
前記第2半導体領域、前記第3半導体領域及び前記第4半導体領域の少なくともいずれかは、シリコンを含む、構成11記載の演算装置。
前記演算回路は、前記キャパシタンスと重なる光減衰部材を含み、
前記光減衰部材の光透過率は、前記第1半導体領域の光透過率よりも低い、構成5、8、10または12に記載の演算装置。
前記演算回路は、前記キャパシタンスと重なる光減衰部材を含み、
前記光減衰部材の光透過率は、前記第1半導体層の光透過率よりも低い、構成2記載の演算装置。
前記演算部は、
前記記憶部に記憶された第1変数群及び第2変数群を積和演算する積和演算回路と、
前記積和演算回路の出力を非線形変換する非線形変換回路と、
を含む、構成1~14のいずれか1つに記載の演算装置。
前記積和演算回路は、アナログ演算器を含む、構成15記載の演算装置。
前記積和演算回路は、
複数の差動増幅回路と、
前記複数の差動増幅回路のそれぞれの出力と電気的に接続された抵抗と、
を含む、構成15記載の演算装置。
前記演算部は、
前記記憶部に記憶された第1変数群及び第2変数群を取得し、
第1変数群及び第2変数群の積和演算を行い、
前記積和演算の結果を非線形変換し、
前記演算回路は、非線形変換の結果を前記記憶部に格納する、構成1~17のいずれか1つに記載の演算装置。
前記演算回路は、学習機能を有する、構成1~18のいずれか1つに記載の演算装置。
前記演算回路は、スパイキング・ニューラル・ネットワークである、構成1~19のいずれか1ついに記載の演算装置。
Claims (5)
- 複数の記憶領域を含む記憶部と、
演算部と、
を含む演算回路を備え、
前記複数の記憶領域の1つは、
第1端子を含むキャパシタンスと、
前記第1端子と電気的に接続され前記第1端子の電位に応じた電圧信号を出力可能な第1電気回路と、
を含み、
前記記憶部は第1配線、第2配線及び第3配線を含み、
前記複数の記憶領域の前記1つは、第1トランジスタをさらに含み、
前記第1トランジスタは、第1ゲート、第1端部及び第2端部を含み、
前記第1ゲートは、前記第1配線と電気的に接続され、
前記第1端部は、前記第1端子と電気的に接続され、
前記第2端部は、前記第1電気回路と電気的に接続され、
前記第1トランジスタは、第1半導体領域を含み、
前記第1半導体領域は、In、Ga及びZnの少なくともいずれかと、酸素と、を含み、
前記第1電気回路は、第2トランジスタ及び第3トランジスタを含み、
前記第2トランジスタは、第2ゲート、第3端部及び第4端部を含み、
前記第3トランジスタは、第3ゲート、第5端部及び第6端部を含み、
前記第2ゲートは、前記第2端部と電気的に接続され、
前記第3端部は、前記第5端部と電気的に接続され、
前記第3ゲートは、前記第2配線と電気的に接続され、
前記第6端部は、前記第3配線と電気的に接続され、
前記第2トランジスタは、第2半導体領域を含み、
前記第3トランジスタは、第3半導体領域を含み、
前記第2半導体領域及び前記第3半導体領域は、シリコンを含み、
前記演算回路は、前記キャパシタンスと重なる光減衰部材を含み、
前記光減衰部材の光透過率は、前記第1半導体領域の光透過率よりも低く、
前記光減衰部材は、前記キャパシタンスと前記第1半導体領域との間、前記第2半導体領域と前記第1半導体領域との間、及び、前記第3半導体領域と前記第1半導体領域との間にある、演算装置。 - 前記キャパシタンスは、
第1導電形の第1半導体層と、
前記第1導電形の第2半導体層と、
前記第1半導体層と前記第2半導体層との間に設けられ第2導電形の第3半導体層と、
を含み、
前記第2半導体層における前記第1導電形の不純物の濃度は、前記第1半導体層における前記第1導電形の前記不純物の濃度よりも高い、請求項1記載の演算装置。 - 前記第4端部は、第1電位に設定された、請求項1または2記載の演算装置。
- 前記演算部は、
前記記憶部に記憶された第1変数群及び第2変数群を積和演算する積和演算回路と、
前記積和演算回路の出力を非線形変換する非線形変換回路と、
を含む、請求項1~3のいずれか1つに記載の演算装置。 - 前記積和演算回路は、アナログ演算器を含む、請求項4記載の演算装置。
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