JP6668282B2 - 半導体記憶装置 - Google Patents

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Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置としてニューロンモデルを利用した構成が検討されている。
特開２００９−８０８９２号公報
高品質な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１制御電極、第１絶縁膜、及び第１酸化物半導体からなる第１トランジスタ、前記第１制御電極から独立している第２制御電極、第２絶縁膜、及び第２酸化物半導体からなる第２トランジスタ、及び入力データとニューロンモデルの結合荷重との積に基づく電荷を蓄積する容量素子を備え、前記第１トランジスタのソースまたはドレインの一方、前記第２トランジスタのドレインまたはソースの一方、及び前記容量素子の一端が接続されるメモリセルと、前記容量素子に前記電荷が書き込まれる場合、前記第１トランジスタをオン状態にし、前記容量素子から前記電荷が読み出される場合、前記第２トランジスタをオン状態にする制御回路と、を備える。
図１は、単一ニューロンモデルを模式的に示す図である。 図２は、第１実施形態に係るメモリデバイスの構成を示すブロック図である。 図３は、第１実施形態に係るメモリデバイスのメモリセルを示す回路図である。 図４は、第１実施形態に係るメモリデバイスの選択トランジスタの断面図である。 図５は、第１実施形態に係るメモリデバイスの制御回路を示す回路図である。 図６は、第１実施形態に係るメモリデバイスの書込み動作を示すフロー図である。 図７は、第１実施形態に係るメモリデバイスの読出し動作を示すフロー図である。 図８は、第１実施形態の変形例１に係るメモリデバイスのメモリセルと、制御回路の判定部を示す回路図である。 図９は、第１実施形態の変形例２に係るメモリデバイスのメモリセルと、制御回路の判定部を示す回路図である。 図１０は、第２実施形態に係るメモリデバイスの書込み動作時における、ソース線電圧、ワード線電圧、ビット線電圧、及び容量素子に蓄積される電荷の関係を示した図である。 図１１は、第２実施形態に係るメモリデバイスの書込み動作時における、ソース線電圧、ワード線電圧、ビット線電圧、及び容量素子に蓄積される電荷の関係を示した図である。 図１２は、第３実施形態に係るメモリデバイスのメモリを示す回路図である。 図１３は、第３実施形態に係るメモリデバイスの動作を示すフロー図である。 図１４は、第３実施形態に係るメモリデバイスの書込み動作時における、ワード線電圧、ビット線電圧、ソース線電圧、及び判定部からの出力電圧の関係を示した図である。 図１５は、第３実施形態の変形例１に係るメモリデバイスのメモリセルと、制御回路の判定部を示す回路図である。 図１６は、第３実施形態の変形例２に係るメモリデバイスのメモリセルを示す回路図である。 図１７は、第３実施形態の変形例３に係るメモリデバイスのメモリセルと、制御回路の判定部を示す回路図である。 図１８は、第３実施形態の変形例４に係るメモリデバイスのメモリセルと、制御回路の判定部を示す回路図である。
以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
＜１＞第１実施形態
＜１−１＞原理
まず、図１を用いて第１実施形態に係る基本原理について説明する。図１は、単一ニューロンモデルを模式的に示す図である。
多入力一出力されるニューラルネットワークは、基本的には、脳に代表される神経系を人工的に作製したものである。ニューロンの基本構造としては、細胞体と呼ばれる本体の部分、本体から樹状に突き出た多数の樹状突起と呼ばれる部分、軸索と呼ばれる一本の長い線維の部分である。ニューロンモデルとは、これを模したモデルであり、例えば図１に
示すように表される。
ここで、細胞体は情報処理素子であり、樹状突起は、一本一本が他の細胞体の軸索突起にシナプスと呼ばれる結合部分を介して結びついている。即ち、細胞体部分に複数の入力信号が入ってくることになる。そして、軸索突起からは、一つの出力を出していることになる。
より具体的には、細胞体では入力ｘiと結合荷重ｗiとの積の総和であるｓ（図１参照）が演算される。そして、軸索突起からｙ（図１参照）が出力される。但し、θ はしきい値である。
このような多入力一出力を行う情報処理素子を複数接続することによって、ニューラルネットワークを構成することが可能となる。また、細胞体の部分は、入力信号に対してシグモイド関数的な出力を行っており、簡単には、あるしきい値θ レベル以上の入力信号に対しては出力を行い、それ以下の入力信号に対しては出力をしないという非線形的な振る舞いをしていることが、もう一つの大きな特徴である。よって、情報処理素子は、入力信号に対して非線形的な振る舞いをしていることも必須である。以下では、図１ に示すようなニューロンモデルを構成するメモリデバイス（シナプス模倣回路）について説明する。
＜１−２＞構成
＜１−２−１＞メモリデバイス
図２を用いて、第１実施形態に係るメモリデバイスの概要について説明する。図２は、第１実施形態に係るメモリデバイスの構成を示すブロック図である。
図２に示すように、メモリデバイス１は、メモリ２と、制御回路３とを備えている。
メモリ２は、複数のメモリセル備えている記憶領域である。
制御回路３は、メモリ２へ各種信号を供給し、またメモリ２から受信した信号を処理する。
＜１−２−２＞メモリセル
図３を用いて、第１実施形態に係るメモリデバイスのメモリセルについて説明する。図３は、第１実施形態に係るメモリデバイスのメモリセルを示す回路図である。ここでは、簡単のため、１つのメモリセルに焦点を絞って説明する。
図３に示すように、メモリセルＭＣは、選択トランジスタ１０と、容量（容量素子）１１を備えている。
選択トランジスタ１０の一端はビット線ＢＬに接続され、他端は容量１１に接続され、ゲート電極はワード線ＷＬが接続される。選択トランジスタ１０は例えばＮＭＯＳトランジスタである。
容量１１の第１電極１１ａは選択トランジスタ１０の他端に接続され、第２電極１１ｂは、ソース線ＳＬに接続される。
メモリセルＭＣは、容量１１の第１電極１１ａに電荷が蓄積される電荷の量により、多値データを記憶可能である。そのため、メモリセルＭＣは、制御回路３を介して、複数のデータｘ（ｘ１〜ｘｎ）が入力される。つまり、１つのメモリセルＭＣに対して多入力が可能となっている。このように、メモリセルＭＣは、はシナプスの役割を担っており、容量１１に蓄積される電荷量が結合荷重ｗに対応する。
図４を用いて選択トランジスタ１０を説明する。図４は、第１実施形態に係るメモリデバイスの選択トランジスタの断面図である。
図４に示すように、選択トランジスタ１０は、酸化物半導体１００と、酸化物半導体１００の表面領域に設けられた二つのソース／ドレイン領域１０１と、酸化物半導体１００の表面領域且つ二つのソース／ドレイン領域１０１に挟まれるチャネル領域ＣＨＮと、酸化物半導体１００のチャネル領域ＣＨＮ上に設けられた絶縁膜１０２と、絶縁膜１０２上に設けられた制御電極１０３を備えている。
酸化物半導体１００は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）等から構成されるＩｎＧａＺｎＯ等である。勿論、酸化物半導体として機能するものであれば、この構成以外でも良い。
なお、絶縁膜１０２は、任意の絶縁材料を適用することができる。
また、制御電極１０３は、任意の導電性の材料を適用することができる。
ところで、基板に酸化物半導体を適用するトランジスタは、基板にシリコンを適用するトランジスタと比較して、リークが低いという特性を持っている。そのため、メモリデバイスは、容量１１の第１電極１１ａに、任意の量の電荷を蓄積することができ、１つのメモリセルＭＣが多値データを記憶することが可能となる。また、基板に酸化物半導体を適用するトランジスタを採用しているので、メモリデバイスは、ゲート電極に任意の電圧を印加することで、リークを任意にコントロールすることが可能となる。
＜１−２−３＞制御回路
図５を用いて第１実施形態に係るメモリデバイスの制御回路３について説明する。図５は、第１実施形態に係るメモリデバイスの制御回路を示す回路図である。
図５に示すように、制御回路３は、判定部２０を備えている。判定部２０は、選択トランジスタ２１，出力トランジスタ２２，及び抵抗２３などから構成されている。メモリ２のメモリセルＭＣのソース線ＳＬは、選択トランジスタ２１の一端に接続される。選択トランジスタ２１の他端は出力トランジスタ２２のゲート電極に接続されている。選択トランジスタ２１をオンすることにより、メモリセルＭＣの記憶しているデータが出力トランジスタ２２のゲートに印加される。出力トランジスタ２２のしきい値が、図１に示すニューロンモデルにおけるしきい値θに対応する。メモリセルＭＣに記憶されているデータが、しきい値θを超えた場合、出力トランジスタ２２のドレインから出力される。つまり、出力トランジスタ２２は、メモリセルの入力データと結合荷重との積の総和として信号を出力する。この判定部２０をニューロンと考えることができる。
＜１−３＞動作
第１実施形態に係るメモリデバイスの動作について説明する。
＜１−３−１＞書込み動作
図６を用いて、第１実施形態に係るメモリデバイスの書込み動作について説明する。図６は、第１実施形態に係るメモリデバイスの書込み動作を示すフロー図である。
[ステップＳ１００１]
制御回路３は、外部からデータが入力される。
[ステップＳ１００２]
制御回路３は、データに基づいて結合荷重ｗ（ｗ１〜ｗｎ）を設定している。そして、制御回路３は、入力されたデータに基づいて、結合荷重ｗを決定する。
[ステップＳ１００３]
制御回路３は、決定した結合荷重ｗに基づいて、ワード線ＷＬに印加する電圧を決定し、メモリセルＭＣに対して書込みを行う。
＜１−３−２＞読出し動作
図７を用いて、第１実施形態に係るメモリデバイスの読出し動作について説明する。図７は、第１実施形態に係るメモリデバイスの読出し動作を示すフロー図である。ここでは簡単のため、一つのメモリセルからデータを読み出す場合について説明する。
[ステップＳ２００１]
制御回路３は、選択されたメモリセルＭＣが接続されているソース線ＳＬからデータを読み出す。
[ステップＳ２００２]
制御回路３は、選択されたソース線ＳＬが接続される選択トランジスタ２１をオン状態にする。出力トランジスタ２２は、選択されたメモリセルＭＣに記憶されたデータが、しきい値θを超えたか否かを判定する。
[ステップＳ２００３]
出力トランジスタ２２がオン状態となる場合、制御回路３は、選択されたメモリセルＭＣに記憶されたデータが、しきい値θを超えたと判定する。この場合、制御回路３は、“１”データを出力する。
[ステップＳ２００４]
出力トランジスタ２２がオフ状態となる場合、制御回路３は、選択されたメモリセルＭＣに記憶されたデータが、しきい値θを超えていないと判定する。この場合、制御回路３は、“０”データを出力する。
＜１−４＞効果
上述した実施形態によれば、メモリセルの選択トランジスタは、基板に酸化物半導体を適用している。基板にシリコンを適用するトランジスタに比べて、メモリセルＭＣのリークが少ない。そのため、１つのメモリセルに、複数のデータを記憶させることが可能である。
ここで、上述した実施形態の効果を説明するために、比較例について説明する。
基板にシリコンを適用するトランジスタを用いた、比較例に係るシナプス模倣回路では、低リテンション特性のため、一つのメモリセルＭＣに多値データを記憶させることが難しい。また、比較例に係るシナプス模倣回路では、１つのメモリセルＭＣに対して１つのデータを記憶する回路となり回路面積も大きくなる。
しかしながら、上述したようなシナプス模倣回路では、メモリセルＭＣが多値データを記憶することができる。そのため、メモリ２の回路面積の増大を抑制することができる。また、メモリセルＭＣのリテンション特性が高いため、高品質なメモリデバイスを提供することができる。
＜１−５＞変形例１
図８を用いて、第１実施形態の変形例１について説明する。図８は、第１実施形態の変形例１に係るメモリデバイス２のメモリセルと、制御回路３の判定部を示す回路図である。
上述したメモリセルＭＣは、ＤＲＡＭと同様のアレイ構造にも適用可能である。
判定部としては、比較器２４を適用することが可能である。比較器２４の第１入力端子に、メモリセルＭＣに蓄えられた電圧が入力され、第２入力端子に、参照電圧Ｖｔｈが入力される。
また、制御回路３は、容量２５及び抵抗２６を備えている。
本例では、メモリセルＭＣの容量１１にアナログ的な値を記憶させることで、結合荷重ｗとする。データの読出しについて簡単に説明する。制御回路３は、読み出しの際、選択トランジスタ１０をオンする。比較器２４は、読み出し開始時のメモリセルＭＣの容量と、放電による電位低下分を判定することでデータを判定する。
＜１−５＞変形例２
図９を用いて、第１実施形態の変形例２について説明する。図９は、第１実施形態の変形例２に係るメモリデバイスのメモリセルと、制御回路３の判定部を示す回路図である。
本例では、一つのメモリセルに二つの選択トランジスタ１０ａ及び１０ｂが設けられる構成でも良い。選択トランジスタ１０ａ及び１０は、選択トランジスタ１０と同様に基板に酸化物半導体を適用する選択トランジスタである。選択トランジスタ１０ａは、容量１１にデータを書込む際にオンされる選択トランジスタである。選択トランジスタ１０ｂは、容量１１からデータを読み出す際にオンされるトランジスタである。
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、メモリデバイスにＳＴＭ（Short term memory）データまたはＬＴＭ（Long term memory）データを記憶させる場合について説明する。尚、第２実施形態に係るメモリデバイスの基本的な構成及び基本的な動作は、上述した第１実施形態に係るメモリデバイスと同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
＜２−１＞ＳＴＭ
図１０を用いて、メモリデバイスにＳＴＭ（Short term memory）データを記憶させる場合について説明する。図１０は、第２実施形態に係るメモリデバイスの書込み動作時における、ソース線電圧、ワード線電圧、ビット線電圧、及び容量素子に蓄積される電荷の関係を示した図である。ここでは、簡単のため、制御回路３が、記憶させるデータがＳＴＭデータであるとわかっている例について説明する。
制御回路３は、メモリ２にＳＴＭデータを記憶させる場合、ソース線ＳＬの電圧をＶＳＬに設定し、ワード線ＷＬの電圧をＶＷＬに設定する。このワード線ＷＬの電圧ＶＷＬは、上述した結合荷重ｗに基づいて変動してもよい。ここでは、簡単のため、電圧ＶＷＬは選択トランジスタ１０がオンする電圧であるとする。
そして、時刻Ｔ０〜時刻Ｔ１において、制御回路３は、ビット線ＢＬの電圧をＶＢＬにする。電圧ＶＢＬは、上述した結合荷重ｗに基づいて変動してもよい。この時点では、容量１１の第１電極１１ａに貯まる電荷は、しきい値（Ｃｔｈ）に達しない。
そして、時刻Ｔ１〜時刻Ｔ２の間、制御回路３は、ビット線ＢＬの電圧ＶＳＳにする。この間、ワード線ＷＬの電圧はＶＷＬが印加されているため、選択トランジスタ１０はオン状態である。そのため、容量１１の第１電極１１ａから、電荷が抜けていく。
そして、容量１１の第１電極１１ａから、電荷が抜けきった時刻Ｔ２において、制御回路３は、ビット線ＢＬの電圧をＶＢＬにする。
このように、制御回路３は、ワード線ＷＬに印加する電圧と、ビット線ＢＬに書込み電圧（ＶＢＬ）を印加するタイミングを制御することで、メモリ２にＳＴＭデータを記憶させることができる。具体的には、制御回路３は、容量１１の第１電極１１ａから、電荷が抜けきってから、閾値Ｃｔｈに達しないようにデータを書込むことで、メモリ２にＳＴＭデータを記憶させることができる。
なお、制御回路３は、各種電圧を制御することで、容量１１の第１電極１１ａの電荷の抜け具合（忘却レート、または容量放電の時定数）を制御することができる。ここでは、容量１１の第１電極１１ａから電荷が抜けることを忘却とも記載する。
制御回路３は、メモリ２にＳＴＭデータを読み出す場合は、例えば読み出し動作時において、選択トランジスタ１０をオン状態にさせておく。
このように、制御回路３は、メモリ２にＳＴＭデータを記憶させる場合は、一定の期間で容量１１の第１電極１１ａから、電荷を抜くように動作する。
＜２−２＞ＬＴＭ
図１１を用いて、メモリデバイスにＬＴＭ（Long term memory）データを記憶させる場合について説明する。図１１は、第２実施形態に係るメモリデバイスの書込み動作時における、ソース線電圧、ワード線電圧、ビット線電圧、及び容量素子に蓄積される電荷の関係を示した図である。ここでは、簡単のため、制御回路３が、記憶させるデータがＬＴＭデータであるとわかっている例について説明する。
制御回路３は、メモリ２にＬＴＭデータを記憶させる場合、ソース線ＳＬの電圧をＶＳＬに設定し、ワード線ＷＬの電圧をＶＷＬに設定する。このワード線ＷＬの電圧ＶＷＬは、上述した結合荷重ｗに基づいて変動しても良い。ここでは、簡単のため、電圧ＶＷＬは選択トランジスタ１０がオンする電圧であるとする。
そして、時刻Ｔ１０〜時刻Ｔ１１において、制御回路３は、ビット線ＢＬの電圧をＶＢＬにする。電圧ＶＢＬは、上述した結合荷重ｗに基づいて変動してもよい。この時点では、容量１１の第１電極１１ａに貯まる電荷は、しきい値（Ｃｔｈ）に達しない。
そして、時刻Ｔ１１〜時刻Ｔ１２の間、制御回路３は、ビット線ＢＬの電圧ＶＳＳにする。この間、ワード線ＷＬの電圧はＶＷＬが印加されているため、選択トランジスタ１０はオン状態である。そのため、容量１１の第１電極１１ａから、電荷が抜けていく。
そして、容量１１の第１電極１１ａから、電荷が抜けきる前の時刻Ｔ１２において、制御回路３は、ビット線ＢＬの電圧をＶＢＬにする。
制御回路３は、このように、容量１１の第１電極１１ａから、電荷が抜けきる前に書込みを繰り返すことで、容量１１の第１電極１１ａに貯まる電荷はしきい値Ｃｔｈを超える。容量１１の第１電極１１ａに貯まる電荷はしきい値Ｃｔｈを超える場合は、制御回路３は、メモリセルにＬＴＭデータが記憶されているものとして取り扱う。
このように、制御回路３は、ワード線ＷＬに印加する電圧と、ビット線ＢＬに書込み電圧（ＶＢＬ）を印加するタイミングを制御することで、メモリ２にＬＴＭデータを記憶させることができる。具体的には、制御回路３は、容量１１の第１電極１１ａから、電荷が抜けえる前に、閾値Ｃｔｈに達するようにデータを書込むことで、メモリ２にＬＴＭデータを記憶させることができる。
制御回路３は、メモリ２にＬＴＭデータを記憶させる場合は、容量１１の第１電極１１ａから、電荷を抜かないように動作する。
第１実施形態で説明したように、選択トランジスタ１０はリークが少ないため、リテンション特性に優れており、適切にＬＴＭデータを記憶することができる。
なお、上記では、制御回路３が、メモリ２に記憶するデータがＳＴＭデータ、またはＬＴＭデータか知っている例について説明した。しかし、制御回路３が、メモリ２に記憶するデータがＳＴＭデータなのかＬＴＭデータなのか知らなくても良い。この場合、制御回路３は、ＤＲＡＭのリフレッシュ動作（読み出し/再書込）を行う事で、メモリセルＭＣに記憶されているデータがＳＴＭかＬＴＭかを判定しても良い。制御回路３が、メモリセルＭＣに記憶されているデータがＳＴＭデータであると判定する場合は、容量１１の第１電極１１ａから、電荷を抜く。また、制御回路３が、メモリセルＭＣに記憶されているデータがＬＴＭデータであると判定する場合は、容量１１の第１電極１１ａから、電荷を抜かないように制御する。制御回路３は、ＳＴＭデータからＬＴＭデータの遷移確率を各種電圧で制御することができる。
＜２−３＞効果
上述した実施形態によれば、制御回路は、各種の電圧を制御することで、効率的にＳＴＭデータ、またはＬＴＭデータを管理することができる。
ここで、上述した実施形態の効果を説明するために、比較例について説明する。
シナプス模倣回路として、フィラメント型ＲｅＲＡＭを利用した構成が考えられている。比較例に係るシナプス模倣回路では、学習に相当する動作はＲｅＲＡＭへの書込み電圧パルス入力の振幅、時間、回数によってＡｇ原子フィラメントの高さと太り具合を制御することにより実現している。比較例に係るシナプス模倣回路において、忘却に相当する動作は媒質中でのＡｇ原子拡散によってフィラメントが消失する現象により模擬している。そのため、比較例に係るシナプス模倣回路においては、記憶の忘却レート（リテンション）は材料系で一意に決まってしまう。
しかしながら、上述した実施形態によれば、制御回路３が各種電圧を制御することで、材料の特性に依存せず、任意の特性（例えばリテンション特性）を持ったシナプス模倣回路を再現することが可能となる。
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、メモリデバイスにスパイキングニューロンモデルを適用させる場合について説明する。尚、第３実施形態に係るメモリデバイスの基本的な構成及び基本的な動作は、上述した第１、第２実施形態に係るメモリデバイスと同様である。従って、上述した第１、第２実施形態で説明した事項及び上述した第１、第２実施形態から容易に類推可能な事項についての説明は省略する。
＜３−１＞メモリ
図１２を用いて、第３実施形態に係るメモリデバイスのメモリについて説明する。図１２は、第３実施形態に係るメモリデバイスのメモリを示す回路図である。
図１２に示すように、メモリセルＭＣは、アレイ状に配置されている。それぞれのメモリセルＭＣについては、図３で説明した構成と同様である。
そして、各ソース線ＳＬの端部には制御回路３の判定部３０が接続されている。判定部２０では、決まったタイミングでデータの判定を行っていたが、判定部３０は、常にソース線ＳＬのデータを判定している。
＜３−２＞動作
図１３を用いて、第３実施形態に係るメモリデバイスの動作について説明する。図１３は、第３実施形態に係るメモリデバイスの動作を示すフロー図である。ここでは、メモリデバイスにスパイキングニューロンモデルを適用した場合の動作を説明する。
[ステップＳ３００１]
制御回路３は、外部からデータが入力される。
制御回路３は、データに基づいて結合荷重ｗ（ｗ１〜ｗｎ）を設定している。そして、制御回路３は、入力されたデータに基づいて、結合荷重ｗを決定する。
制御回路３は、決定した結合荷重ｗに基づいて、ワード線ＷＬに印加する電圧を決定し、メモリセルＭＣに対して書込みを行う。
[ステップＳ３００２]
制御回路３は、読み出し対象のソース線ＳＬのデータを逐次判定している。
[ステップＳ３００３]
制御回路３は、選択されたソース線ＳＬから読み出されるデータがしきい値を超えたか否かを判定する。制御回路３は、データがしきい値を超えないと判定する場合は、ステップＳ３００１を繰り返す。
[ステップＳ３００４]
制御回路３は、データがしきい値を超えると判定する場合は、“１”データを出力する。そして、選択されたソース線ＳＬに接続されているメモリセルＭＣのデータを消去する。
＜３−３＞具体例
次に、図１４を用いて、第３実施形態に係るメモリデバイスの具体的な動作について説明する。図１４は、第３実施形態に係るメモリデバイスの書込み動作時における、ワード線電圧、ビット線電圧、ソース線電圧、及び判定部からの出力電圧の関係を示した図である。
時刻Ｔ２０〜時刻Ｔ２１において、制御回路３は、ワード線ＷＬにＶＷＬを印加し、ビット線ＢＬにＶＢＬを印加する。電圧ＶＷＬ及び電圧ＶＢＬは、上述した結合荷重ｗに基づいて変動してもよい。ここでは、簡単のため、電圧ＶＷＬは選択トランジスタ１０がオンする電圧であるとする。これにより、メモリセルＭＣにデータが書込まれ、ソース線ＳＬの電位が上昇する。
時刻Ｔ２１〜時刻Ｔ２２において、制御回路３は、ワード線ＷＬ及びビット線ＢＬにＶＳＳを印加する。これにより、メモリセルＭＣのデータが保持され、ソース線ＳＬの電位も保持される。
時刻Ｔ２２〜時刻Ｔ２３において、制御回路３は、ワード線ＷＬにＶＷＬを印加し、ビット線ＢＬにＶＢＬを印加する。これにより、メモリセルＭＣにデータが書込まれ、ソース線ＳＬの電位が上昇する。
時刻Ｔ２３〜時刻Ｔ２４において、制御回路３は、ワード線ＷＬ及びビット線ＢＬにＶＳＳを印加する。これにより、メモリセルＭＣのデータが保持され、ソース線ＳＬの電位も保持される。
時刻Ｔ２４〜時刻Ｔ２５において、制御回路３は、ワード線ＷＬにＶＷＬを印加し、ビット線ＢＬにＶＢＬを印加する。これにより、メモリセルＭＣにデータが書込まれ、ソース線ＳＬの電位が上昇する。
時刻Ｔ２５〜時刻Ｔ２６において、制御回路３は、ワード線ＷＬの電圧を維持し、ビット線にＶＳＳを印加する。これにより、メモリセルＭＣから電荷が抜け、ソース線ＳＬの電位も低下する。このように、制御回路３は、意図的にリークを発生させることができる。このリークは、例えば、結合荷重ｗの調整などで利用される。
時刻Ｔ２６〜時刻Ｔ２７において、制御回路３は、ワード線ＷＬの電圧を維持し、ビット線にＶＢＬを印加する。これにより、メモリセルＭＣにデータが書込まれ、ソース線ＳＬの電位が上昇する。
時刻Ｔ２７〜時刻Ｔ２８において、制御回路３は、ワード線ＷＬ及びビット線ＢＬにＶＳＳを印加する。これにより、メモリセルＭＣのデータが保持され、ソース線ＳＬの電位も保持される。
時刻Ｔ２８〜時刻Ｔ２９において、制御回路３は、ワード線ＷＬにＶＷＬを印加し、ビット線ＢＬにＶＢＬを印加する。これにより、メモリセルＭＣにデータが書込まれ、ソース線ＳＬの電位が上昇する。
時刻Ｔ２９〜時刻Ｔ３０において、制御回路３は、ワード線ＷＬ及びビット線ＢＬにＶＳＳを印加する。これにより、メモリセルＭＣのデータが保持され、ソース線ＳＬの電位も保持される。
時刻Ｔ３０〜時刻Ｔ３１において、制御回路３は、ワード線ＷＬにＶＷＬを印加し、ビット線ＢＬにＶＢＬを印加する。これにより、メモリセルＭＣにデータが書込まれ、ソース線ＳＬの電位が上昇する。この書込みにより、ソース線の電圧がしきい値ＶＳｔｈを超える。
これにより、判定部３０は、“１”データとして、Ｖｏｕｔ＿１を出力する。
そして、判定部３０がＶｏｕｔ＿１を出力した後、制御回路３は、選択されたソース線ＳＬに接続されているメモリセルＭＣのデータを消去する。
＜３−４＞変形例１
図１５を用いて、第３実施形態の変形例１について説明する。図１５は、第３実施形態の変形例１に係るメモリデバイスのメモリセルと、制御回路３の判定部を示す回路図である。
図１５に示すように、第３実施形態に関しては、第１実施形態の変形例２と同様のアレイ構造を適用可能である。
本例では、一つのメモリセルに二つの選択トランジスタ１０ａ及び１０ｂが設けられる。選択トランジスタ１０ａ及び１０は、選択トランジスタ１０と同様に基板に酸化物半導体を適用するトランジスタである。選択トランジスタ１０ａは、第１ワード線ＷＬで制御され、容量１１にデータを書込む際にオンされるトランジスタである。選択トランジスタ１０ｂは、第２ワード線ＷＬｄで制御され、容量１１からデータを読み出す際にオンされるトランジスタである。
＜３−５＞変形例２
図１６を用いて、第３実施形態の変形例５について説明する。図１６は、第３実施形態の変形例５に係るメモリデバイスのメモリセルを示す回路図である。
上記では、制御回路３は、複数のメモリセルＭＣにデータを書込み、同一のソース線ＳＬに接続されるメモリセルＭＣのデータに基づいて、ソース線ＳＬの電位がしきい値を超えたか否かを判定していた。しかし、図１６に示すように、制御回路３は、１つのメモリセルＭＣにデータを書込み、メモリセルＭＣのデータに基づいて、ソース線ＳＬの電位がしきい値を超えたか否かを判定しても良い。
＜３−６＞変形例３
図１７を用いて、第３実施形態の変形例３について説明する。図１７は、第３実施形態の変形例３に係るメモリデバイスのメモリセルと、制御回路の判定部を示す回路図である。
上記では、制御回路３は、ソース線ＳＬの電位がしきい値を超えたか否かを判定していた。しかし、図１７に示すように、判定部４０が、容量１１の電極１１ａのノードの電位を直接判定しても良い。判定部４０は、出力トランジスタ４１と、定電流源４２と、比較器４３と、を備えている。
出力トランジスタ４１の一端は定電流源４２に接続され、他端は比較器４３の第１入力端子に接続され、ゲーと電極は、容量１１の電極１１ａに接続される。そして、比較器４３は、出力トランジスタ４１から供給される電圧と、第２入力端子に入力される比較電圧Ｖｔｈとを比較し、電圧Ｖｏｕｔを生成する。
上記判定部３０の代わりに、図１７に示すような判定部４０を適用することで、上述した動作を実現することも可能である。
＜３−７＞変形例４
図１８を用いて、第３実施形態の変形例４について説明する。図１８は、第３実施形態の変形例４に係るメモリデバイスのメモリセルと、制御回路の判定部を示す回路図である。
図１８に示すように、判定部４０は、比較器４３と、カウンタ５１と、ＯＲ演算回路５２と、ＯＲ演算回路５３と、乱数発生器５４と、を備えている。
制御回路３は、ビット線ＢＬ、及びワード線ＷＬ（pulse）に電圧を印加し、容量１１に書込みを行う間、容量１１の内部ノード（ｓ１）の電圧(Ｖ(ｓ１))を比較器４３に送る。電圧Ｖ(ｓ１)がしきい値(Ｖｔｈ)を超えた時、比較器４３から”1”のＶｏｕｔが出力(Fire)される。この比較器４３をニューロンと考えることができる。Leaky modeは、ワード線ＷＬ電圧(ＶＷＬ)を適当な乱数発生器５４で確率的にオンさせることで表現する。
なお、上述した各メモリセルＭＣは、本明細書にて説明していない他のニューロンモデルにも適用可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…メモリデバイス
２…メモリ
３…制御回路
１０…選択トランジスタ
１０ａ…選択トランジスタ
１０ｂ…選択トランジスタ
１１…容量
２０…判定部
２１…選択トランジスタ
２２…出力トランジスタ
２３…抵抗
２４…比較器
２５…容量
２６…抵抗
３０…判定部
４０…判定部
４１…出力トランジスタ
４２…定電流源
４３…比較器
５１…カウンタ
５２…ＯＲ演算回路
５３…ＯＲ演算回路
５４…乱数発生器

Claims (7)

  1. 第１制御電極、第１絶縁膜、及び第１酸化物半導体からなる第１トランジスタ、
    前記第１制御電極から独立している第２制御電極、第２絶縁膜、及び第２酸化物半導体からなる第２トランジスタ、及び入力データとニューロンモデルの結合荷重との積に基づく電荷を蓄積する容量素子を備え、前記第１トランジスタのソースまたはドレインの一方、前記第２トランジスタのドレインまたはソースの一方、及び前記容量素子の一端が接続されるメモリセルと、
    前記容量素子に前記電荷が書き込まれる場合、前記第１トランジスタをオン状態にし、前記容量素子から前記電荷が読み出される場合、前記第２トランジスタをオン状態にする制御回路と、
    を備える半導体記憶装置。
  2. 前記制御回路は、前記メモリセルに対して、複数の入力データを入力する
    請求項１記載の半導体記憶装置。
  3. 前記制御回路は、前記メモリセルに供給する電圧を調整することで、前記メモリセルのリテンション特性を制御する
    請求項１記載の半導体記憶装置。
  4. 前記制御回路は、前記メモリセルに供給する電圧を調整することで、前記メモリセルの忘却レートを制御する
    請求項１記載の半導体記憶装置。
  5. 前記制御回路は、前記メモリセルに蓄積される電荷が抜けきってから、しきい値に達しないように電荷を蓄積させる
    請求項１記載の半導体記憶装置。
  6. 前記制御回路は、前記メモリセルに蓄積される電荷が抜ける前に、しきい値に達するように電荷を蓄積させる
    請求項１記載の半導体記憶装置。
  7. 前記制御回路は、前記メモリセルに蓄積された電荷がしきい値に達した場合、
    前記メモリセルから電荷が抜けないように制御する
    請求項６記載の半導体記憶装置。
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