TWI677827B - 半導體記憶裝置 - Google Patents

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田中千加
Chika Tanaka
池田圭司
Keiji Ikeda
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日商東芝記憶體股份有限公司
Toshiba Memory Corporation
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Abstract

根據一實施例，一種半導體記憶裝置包括記憶體單元以及控制電路，該記憶體單元包含由氧化物半導體、絕緣薄膜、及控制電極形成之電晶體、以及經組態以儲存電荷之電容元件，該記憶體單元經組態以藉由累積在該電容元件中的電荷量以儲存神經元模型之耦合權重；該控制電路經組態以輸出信號做為該記憶體單元之輸入資料以及該耦合權重之間的乘積之總和。

Description

半導體記憶裝置
[0001] 本文所述實施例一般相關於半導體記憶裝置。
[0002] 做為半導體記憶裝置之一種組態，一種運用神經元模型之組態已被研究。
及
[0021] 一般而言，根據一實施例，一種半導體記憶裝置包括記憶體單元以及控制電路，該記憶體單元包含由氧化物半導體、絕緣薄膜、及控制電極形成之電晶體、以及經組態以儲存電荷之電容元件，該記憶體單元經組態以藉由累積在該電容元件中的電荷量以儲存神經元模型之耦合權重；該控制電路經組態以輸出信號做為該記憶體單元之輸入資料以及該耦合權重之間的乘積之總和。 　　[0022] 在下文中，將參考隨附圖式以說明實施例之細節。在以下說明中，藉由通篇圖式中相似參考編號來標示通用部分。 ＜1＞ 第一實施例 ＜1-1＞ 原理 　　[0023] 首先，參考圖1，將描述根據第一實施例之基礎原理。圖1為概略地說明單一神經元模型之視圖。 　　[0024] 具有多輸入及一輸出之類神經網路為以大腦為代表的神經系統之人工製造。神經元之基礎結構包括主體之部分，稱作「細胞體（cell body）」、從主體樹突突出之大量部分，稱作「樹突（dendrite）」、以及單一長纖維之部分，稱作「軸突（axon）」。神經元模型為模仿本神經元基礎結構之模型，且舉例而言被表示為如圖1所示。 　　[0025] 在此，細胞體為資訊處理元件，且經由稱作「突觸（synapse）」之耦合部分，各樹突被耦合到另一細胞體之軸突過程。更明確地，複數個輸入信號進入細胞體之部分。此外，從軸突過程產生一輸出。 　　[0026] 更明確而言，在細胞體中，計算輸入xi 以及耦合權重wi 之間乘積的總和，亦即s = Σwi xi 。此外，從軸突過程輸出y = f(s - θ)（其中θ為臨界值）。 　　[0027] 藉由連接複數個此類資訊處理元件，其中各資訊處理元件具有多個輸入以及一個輸出，可構成類神經網路。此外，細胞體之部分產生有關於輸入信號之類S型函數的輸出。簡言之，另一主要特徵在於細胞體之部分執行此類非線性行為，以相關於在一不小於特定臨界值θ之層級上的輸入信號產生輸出，以及相關於在一小於該臨界值θ之層級上的輸入信號而不產生輸出。因此，在資訊處理元件中，極為關鍵地在於，資訊處理元件以非線性方式相關於輸入信號而運作。此後，將給出一記憶裝置（突觸模擬電路）之說明，該記憶裝置構成圖1中所說明之神經元模型。 ＜1-2＞組態 ＜1-2-1＞記憶裝置 　　[0028] 參考圖2，將描述根據第一實施例之記憶裝置的概要。圖2為說明第一實施例的記憶裝置之組態的方塊圖。 　　[0029] 如圖2中所說明，記憶裝置1包括記憶體2以及控制電路3。 　　[0030] 記憶體2為包括複數個記憶體單元之記憶體區域。 　　[0031] 控制電路3提供各種信號到記憶體2，並處理從記憶體2接收到的信號。 ＜1-2-2＞ 記憶體單元 　　[0032] 參考圖3，將描述根據第一實施例之記憶裝置的記憶體單元。圖3為根據第一實施例說明記憶裝置之記憶體單元的電路圖。在此為了簡潔之目的，所給出之說明著重在一個記憶體上。 　　[0033] 如圖3中所說明，記憶體單元MC包括選擇電晶體10以及電容（電容元件）11。 　　[0034] 選擇電晶體10包括：連接到位元線（BL）之一端、連接到電容11之另一端、及連接到字線（WL）之閘極電極。舉例而言，選擇電晶體10為NMOS電晶體。 　　[0035] 電容11包括連接到選擇電晶體10之另一端之第一電極11a，以及包括連接到源極線(SL)之第二電極11b。 　　[0036] 記憶體單元MC能夠根據儲存於電容11之第一電極11a中的電荷量來儲存多級資料。因此，複數個資料x (x1 到 xn )為經由控制電路3到達記憶體單元MC之輸入。更明確地，能夠使多個輸入得以到達一個記憶體單元MC。以此種方式，記憶體單元MC具有突觸之功能，且儲存於電容11中的電荷量對應於耦合權重w。 　　[0037] 參考圖4，將描述選擇電晶體10。圖4為根據第一實施例的記憶裝置之選擇電晶體的橫截面視圖。 　　[0038] 如圖4所說明，選擇電晶體10包括氧化物半導體100；兩個源極/汲極區101，被設置在氧化物半導體100之表面區中；通道區CHN，被設置在氧化物半導體100之表面區中且被夾在兩個源極/汲極區101之間；絕緣薄膜102，被設置在氧化物半導體100之通道區CHN上；以及控制電極103，被設置在絕緣薄膜102上。 　　[0039] 舉例而言，氧化物半導體100為由銦（In）、鎵（Ga）、鋅（Zn）、及氧化物（O）形成之InGaZnO。當然，任何其他結構可被採用，前提係該結構如同該氧化物半導體一般地作用。 　　[0040] 此外，任意絕緣材料可應用做為絕緣薄膜102。 　　[0041] 另外，任意導電材料可應用做為控制電極103。 　　[0042] 同時，與其中矽被應用做為基板之電晶體相比，電晶體（其中氧化物半導體被應用做為基板）具有低漏電之特徵。因此在記憶裝置中，任意電荷量可被儲存於電容11之第一電極11a中，且一記憶體單元MC可儲存多級資料。此外，由於採用其中氧化物半導體被應用做為基板之電晶體，故記憶裝置可藉由施加任意電壓到閘極電極而任意地控制漏電。 ＜1-2-3＞控制電路 　　[0043] 參考圖5，將描述根據第一實施例之記憶裝置的控制電路3。圖5為根據第一實施例說明記憶裝置之控制電路的電路圖。 　　[0044] 如圖5中所說明，控制電路3包括判斷單元20。判斷單元20由選擇電晶體21、輸出電晶體22、及電阻器23組成。記憶體2之記憶體單元MC的源極線SL被連接到選擇電晶體21之一端。選擇電晶體21之另一端被連接到輸出電晶體22之閘極電極。藉由使選擇電晶體21導通(turn on)，儲存於記憶體單元MC中的資料被施加到輸出電晶體22之閘極。輸出電晶體22之臨界值對應於圖1中說明的神經元模型中的臨界值 θ 。當儲存於記憶體單元MC中的資料超越臨界值 θ 時，從輸出電晶體22之汲極傳送一輸出。更明確地，輸出電晶體22輸出一信號做為記憶體單元之輸入資料以及耦合權重之間乘積的總和。此判斷單元20可被理解成神經元。 ＜1-3＞操作 　　[0045] 將描述根據第一實施例之記憶裝置的操作。 ＜1-3-1＞ 寫入操作 　　[0046] 參考圖6，將描述根據第一實施例之記憶裝置的寫入操作。圖6為說明第一實施例的記憶裝置之寫入操作的流程圖。 ［步驟S1001］ 　　[0047] 從外部將資料輸入到控制電路3。 ［步驟S1002］ 　　[0048] 基於該資料，控制電路3設定耦合權重 w (w1 到 wn )。此外，基於該輸入資料，控制電路3判定耦合權重w。 ［步驟S1003］ 　　[0049] 基於該判定的耦合權重w，控制電路3判定被施加到字線WL之電壓，並執行對記憶體單元MC之寫入。 ＜1-3-2＞讀取操作 　　[0050] 參考圖7，將描述根據第一實施例之記憶裝置的讀取操作。圖7為說明第一實施例的記憶裝置之讀取操作的流程圖。在此為了簡潔之目的，所說明的情況為其中資料係從一記憶體單元所讀取。 [步驟S2001] 　　[0051] 控制電路3從源極線SL讀取資料，且選擇之記憶體單元MC係連接到該源極線SL。 [步驟S2002] 　　[0052] 控制電路3設定選擇電晶體21為ON狀態，其中選擇之源極線SL係連接到該選擇電晶體21。輸出電晶體22判定儲存於選擇之記憶體單元MC中的資料是否超越臨界值 θ。 [步驟S2003] 　　[0053] 當輸出電晶體22被設定成ON狀態時，控制電路3判定儲存於選擇之記憶體單元MC中的資料已超越臨界值 θ。在此情況中，控制電路3輸出「1」資料。 [步驟S2004] 　　[0054] 當輸出電晶體22被設定成OFF狀態時，控制電路3判定儲存於選擇之記憶體單元MC中的資料未超越臨界值 θ。在此情況中，控制電路3輸出「0」資料。 ＜1-4＞有利效果 　　[0055] 根據上述實施例，在記憶體單元之選擇電晶體中，氧化物半導體被應用做為基板。與其中矽被應用做為基板之電晶體相比，該記憶體單元MC之漏電為小。因此，複數個資料可被儲存於一記憶體單元中。 　　[0056] 在此，為了解釋上述實施例之有利效果，將描述一比較性實例。 　　[0057] 在根據比較性實例之突觸模擬電路中，其採用其中矽被應用做為基板之電晶體，由於其低保留特徵，故難以將多級資料儲存於一記憶體單元MC中。此外，在根據比較性實例之突觸模擬電路中，一資料被儲存於一記憶體單元MC中，且據此該電路區域變大。 　　[0058] 然而，在上述突觸模擬電路中，記憶體單元MC可儲存多級資料。因此，記憶體2之電路區域的增加可被抑制。此外，由於記憶體單元MC之保留特徵為高，故可提供高品質記憶裝置。 ＜1-5＞ 修改1 　　[0059] 參考圖8，將描述第一實施例之修改1。圖8為根據第一實施例之修改1說明記憶裝置2之記憶體單元以及控制電路3之判斷單元的電路圖。 　　[0060] 上述記憶體單元MC亦可應用到像是DRAM之陣列結構的陣列結構。 　　[0061] 可將比較器24應用做為判斷單元。一電壓（其累積在記憶體單元MC中）為到比較器24之第一輸入終端的輸入，且一參考電壓Vth為到比較器24之第二輸入終端的輸入。 　　[0062] 此外，控制電路3包括電容25以及電阻器26。 　　[0063] 在此種修改中，類比值被儲存於記憶體單元MC之電容11中，且藉此設定耦合權重w。扼要說明資料讀取。在讀取時間，控制電路3使選擇電晶體10導通。比較器24藉由在讀取開始時間判定記憶體單元MC之電容來判斷資料，且由於放電而在電位上減少。 ＜1-6＞修改2 　　[0064] 參考圖9，將描述第一實施例之修改2。圖9為根據第一實施例之修改2說明記憶裝置之記憶體單元以及控制電路3之判斷單元的電路圖。 　　[0065] 在本修改中，一記憶體單元被提供具有兩個選擇電晶體10a以及10b之此類組態可被採用。選擇電晶體10a以及10b之各者（如同選擇電晶體10一般）為其中氧化物半導體被應用做為基板之選擇電晶體。選擇電晶體10a為當資料被寫入到電容11時而被導通之選擇電晶體。選擇電晶體10b為當資料從電容11讀取時而被導通之電晶體。 ＜2＞第二實施例 　　[0066] 將描述第二實施例。在第二實施例中，對其中STM（短期記憶）資料或LTM（長期記憶）資料被儲存於記憶裝置中之情況進行說明。另外，根據第二實施例之記憶裝置的基礎組態以及基礎操作與根據上述第一實施例之記憶裝置的基礎組態以及基礎操作相同。據此，對在第一實施例中說明之內容以及可從第一實施例輕易猜想到的內容之描述將被省略。 ＜2-1＞STM 　　[0067] 參照圖10，將對其中STM（短期記憶）資料被儲存於記憶裝置中之情況進行說明。圖10為根據第二實施例說明在記憶裝置之寫入操作時間時的源極線電壓、字線電壓、位元線電壓、以及儲存於電容元件中電荷之間的關係之視圖。在此為了簡潔之目的，描述其中控制電路3辨識出將被儲存之資料為STM資料的實例。 　　[0068] 當控制電路3將STM資料儲存於記憶體2中時，控制電路3設定源極線SL之電壓為VSL，並且設定字線WL之電壓為VWL。此字線WL之電壓VWL可基於上述耦合權重w而有所變化。在此，為了簡潔之目的，假設電壓VWL為將選擇電晶體10導通之電壓。 　　[0069] 此外，在時刻T0到時刻T1之期間，控制電路3設定位元線BL之電壓為VBL。電壓VBL可基於上述耦合權重w而有所變化。在此刻，累積在電容11之第一電極11a中的電荷不達到臨界值（Cth）。 　　[0070] 此外，在時刻T1到時刻T2之期間，控制電路3設定位元線BL之電壓為VSS。在此期間，由於電壓VWL被施加到字線WL，故選擇電晶體10在ON的狀態中。因此，電荷逐漸從電容11之第一電極11a被擷取出來。 　　[0071] 此外，在當電荷從電容11之第一電極11a完全擷取出來的時刻T2，控制電路3設定位元線BL之電壓為VBL。 　　[0072] 以此方式，藉由控制施加電壓到字線WL以及施加寫入電壓（VBL）到位元線BL之時刻，控制電路3可將STM資料儲存於記憶體2中。更明確地，藉由寫入資料以至於在電荷從電容11之第一電極11a完全擷取出來之後不達到臨界值Cth，控制電路3可將STM資料儲存於記憶體2中。 　　[0073] 同時，藉由控制各種電壓，控制電路3可控制電荷從電容11之第一電極11a的擷取程度（遺忘率、或電容釋放之時間常數）。在此，電荷從電容11之第一電極11a之擷取亦被描述成「遺忘」。 　　[0074] 當控制電路3從記憶體2讀取STM資料時，舉例而言，在讀取操作時，控制電路3將選擇電晶體10保留在ON狀態。 　　[0075] 以此方式，當控制電路3將STM資料儲存於記憶體2中時，控制電路3操作以在固定期間將電荷從電容11之第一電極11a擷取出來。 ＜2-2＞LTM 　　[0076] 參照圖11，將對其中LTM（長期記憶）資料被儲存於記憶裝置中之情況進行說明。圖11為根據第二實施例說明在記憶裝置之寫入操作時間時的源極線電壓、字線電壓、位元線電壓、以及儲存於電容元件中電荷之間的關係之視圖。在此為了簡潔之目的，描述其中控制電路3辨識出將被儲存之資料為LTM資料的實例。 　　[0077] 當控制電路3將LTM資料儲存於記憶體2中時，控制電路3設定源極線SL之電壓為VSL，並且設定字線WL之電壓為VWL。此字線WL之電壓VWL可基於上述耦合權重w而有所變化。在此，為了簡潔之目的，假設電壓VWL為將選擇電晶體10導通之電壓。 　　[0078] 此外，在時刻T10到時刻T11之期間，控制電路3設定位元線BL之電壓為VBL。電壓VBL可基於上述耦合權重w而有所變化。在此刻，累積在電容11之第一電極11a中的電荷不達到臨界值（Cth）。 　　[0079] 此外，在時刻T11到時刻T12之期間，控制電路3設定位元線BL之電壓為VSS。在此期間，由於電壓VWL被施加到字線WL，故選擇電晶體10在ON的狀態中。因此，電荷逐漸從電容11之第一電極11a被擷取出來。 　　[0080] 此外，在電荷從電容11之第一電極11a完全擷取出來之前的時刻T12，控制電路3設定位元線BL之電壓為VBL。 　　[0081] 以此方式，在電荷從電容11之第一電極11a完全擷取出來之前，控制電路3重複寫入。藉此，累積在電容11之第一電極11a中的電荷超越臨界值（Cth）。在其中累積在電容11之第一電極11a中的電荷超越臨界值Cth之情況中，控制電路3處理此狀況使得LTM資料被儲存於記憶體單元中。 　　[0082] 以此方式，藉由控制施加電壓到字線WL以及施加寫入電壓（VBL）到位元線BL之時刻，控制電路3可將LTM資料儲存於記憶體2中。更明確地，藉由寫入資料以至於在電荷從電容11之第一電極11a完全擷取出來之前達到臨界值Cth，控制電路3可將LTM資料儲存於記憶體2中。 　　[0083] 當控制電路3將LTM資料儲存於記憶體2中時，控制電路3操作以不從電容11之第一電極11a擷取出電荷。 　　[0084] 如在第一實施例中所述，由於選擇電晶體10在漏電方面為小，故該保留特徵極佳，且LTM資料可被適當儲存。 　　[0085] 在上述說明中，描述其中控制電路3辨識出將被儲存於記憶體2中之資料為STM資料或LTM資料的實例。然而，控制電路3可能無法辨識出將被儲存於記憶體2中之資料為STM資料或LTM資料。在此情況中，藉由執行DRAM的再新(refresh)操作（讀取/覆寫），控制電路3可判定儲存於記憶體單元MC中之資料為STM資料或LTM資料。當控制電路3判定儲存於記憶體單元MC中之資料為STM資料時，控制電路3將電荷從電容11之第一電極11a擷取出來。此外，當控制電路3判定儲存於記憶體單元MC中之資料為LTM資料時，控制電路3執行控制以至於不從電容11之第一電極11a擷取出電荷。控制電路3可藉由各種電壓控制從STM資料轉換到LTM資料之機率。 ＜2-3＞有利效果 　　[0086] 根據上述實施例，控制電路可藉由控制各種電壓而有效率地管理STM資料或LTM資料。 　　[0087] 在此，為了解釋上述實施例之有利效果，將描述一比較性實例。 　　[0088] 做為突觸模擬電路之一種組態，一種運用絲狀類型ReRAM之組態已被設想。在根據比較性實例之突觸模擬電路中，對應學習之操作係藉由依照輸入到ReRAM之寫入電壓脈衝之振幅、時間、以及次數以控制Ag原子絲狀物之高度及厚度來實現。在根據比較性實例之突觸模擬電路中，藉由此類在介質中絲狀物以Ag原子擴散消失之現象來模擬對應於遺忘之操作。因此，在根據比較性實例之突觸模擬電路中，儲存之遺忘率（保留）係藉由材料系統而被唯一地確定。 　　[0089] 然而，根據上述實施例，藉由控制電路3控制各種電壓，有可能重製具有任意特徵（例如，保留特徵）之突觸模擬電路而不需取決於材料之特徵。 ＜3＞第三實施例 　　[0090] 將描述第三實施例。在第三實施例中，對其中尖凸神經元模型(spiking neuron model)被應用到記憶裝置之情況進行說明。另外，根據第三實施例之記憶裝置的基礎組態以及基礎操作與根據上述第一及第二實施例之記憶裝置的基礎組態以及基礎操作相同。據此，對在第一及第二實施例中說明之內容以及可從第一及第二實施例輕易猜想到的內容之描述將被省略。 ＜3-1＞記憶體 　　[0091] 參考圖12，將描述根據第三實施例之記憶裝置的記憶體。圖12為說明第三實施例的記憶裝置之記憶體的電路圖。 　　[0092] 如圖12中所說明，記憶體單元MC被配置於一陣列中。記憶體單元MC之各者的組態與參照圖3所描述的組態相同。 　　[0093] 此外，控制電路3之判斷單元30被連接到各源極線SL之終端部分。判斷單元20在預判定計時時刻判定資料，而此判斷單元30持續判定源極線SL之資料。 ＜3-2＞操作 　　[0094] 參考圖13，將描述根據第三實施例之記憶裝置的操作。圖13為說明第三實施例的記憶裝置之操作的流程圖。在此，對其中尖凸神經元模型被應用到記憶裝置之情況的操作進行說明。 [步驟S3001] 　　[0095] 從外部將資料輸入到控制電路3。 　　[0096] 基於該資料，控制電路3設定耦合權重 w (w1 到 wn )。此外，基於該輸入資料，控制電路3判定耦合權重w。 　　[0097] 基於該判定的耦合權重w，控制電路3判定被施加到字線WL之電壓，並執行對記憶體單元MC之寫入。 [步驟S3002] 　　[0098] 控制電路3接續地判定為讀取目標的源極線SL之資料。 [步驟S3003] 　　[0099] 控制電路3判定自選擇之源極線SL讀取到的該資料是否超越臨界值。當控制電路3判定該資料不超越臨界值時，控制電路3重複步驟S3001。 [步驟S3004] 　　[0100] 當控制電路3判定該資料超越臨界值時，控制電路3輸出「1」的資料。此外，控制電路3刪除連接到選擇之源極線SL的記憶體單元MC之資料。 ＜3-3＞ 具體實例 　　[0101] 接著參考圖14，將描述根據第三實施例之記憶裝置的具體操作。圖14為根據第三實施例說明在記憶裝置之寫入操作時間時的字線電壓、位元線電壓、源極線電壓、以及來自判斷單元之輸出電壓之間的關係之視圖。 　　[0102] 在時刻T20到時刻T21之期間，控制電路3施加電壓VWL到字線WL，並且施加電壓VBL到位元線BL。電壓VWL及電壓VBL可基於上述耦合權重w而有所變化。在此，為了簡潔之目的，假設電壓VWL為將選擇電晶體10導通之電壓。藉此，資料被寫入到記憶體單元MC，且源極線SL之電位升高。 　　[0103] 在時刻T21到時刻T22之期間，控制電路3施加電壓VSS到字線WL及位元線BL。藉此，記憶體單元MC之資料被維持，且源極線SL之電位亦被維持。 　　[0104] 在時刻T22到時刻T23之期間，控制電路3施加電壓VWL到字線WL，並且施加電壓VBL到位元線BL。藉此，資料被寫入到記憶體單元MC，且源極線SL之電位升高。 　　[0105] 在時刻T23到時刻T24之期間，控制電路3施加電壓VSS到字線WL及位元線BL。藉此，記憶體單元MC之資料被維持，且源極線SL之電位亦被維持。 　　[0106] 在時刻T24到時刻T25之期間，控制電路3施加電壓VWL到字線WL，並且施加電壓VBL到位元線BL。藉此，資料被寫入到記憶體單元MC，且源極線SL之電位升高。 　　[0107] 在時刻T25到時刻T26之期間，控制電路3施加電壓VSS到位元線BL，同時保持字線WL之電壓。藉此，電荷從記憶體單元MC擷取出來，且源極線SL之電位降低。以此方式，控制電路3可蓄意地造成漏電。此漏電舉例而言被運用於耦合權重w之調整。 　　[0108] 在時刻T26到時刻T27之期間，控制電路3施加電壓VBBL到位元線BL，同時保持字線WL之電壓。藉此，資料被寫入到記憶體單元MC，且源極線SL之電位升高。 　　[0109] 在時刻T27到時刻T28之期間，控制電路3施加電壓VSS到字線WL及位元線BL。藉此，記憶體單元MC之資料被維持，且源極線SL之電位亦被維持。 　　[0110] 在時刻T28到時刻T29之期間，控制電路3施加電壓VWL到字線WL，並且施加電壓VBL到位元線BL。藉此，資料被寫入到記憶體單元MC，且源極線SL之電位升高。 　　[0111] 在時刻T29到時刻T30之期間，控制電路3施加電壓VSS到字線WL及位元線BL。藉此，記憶體單元MC之資料被維持，且源極線SL之電位亦被維持。 　　[0112] 在時刻T30到時刻T31之期間，控制電路3施加電壓VWL到字線WL，並且施加電壓VBL到位元線BL。藉此，資料被寫入到記憶體單元MC，且源極線SL之電位升高。藉由此寫入，源極線之電壓超越臨界值VSth。 　　[0113] 藉此，判斷單元30輸出Vout_1為「1」的資料。 　　[0114] 此外，在由判斷單元30輸出Vout_1之後，控制電路3刪除連接到選擇之源極線SL的記憶體單元MC之資料。 ＜3-4＞修改1 　　[0115] 參考圖15，將描述第三實施例之修改1。圖15為根據第三實施例之修改1說明記憶裝置之記憶體單元以及控制電路3之判斷單元的電路圖。 　　[0116] 如圖15所說明，在第三實施例中，可應用與第一實施例之修改2中相同之陣列組態。 　　[0117] 在本修改中，一記憶體單元被提供具有兩個選擇電晶體10a以及10b。選擇電晶體10a以及10b之各者（如同選擇電晶體10一般）為其中氧化物半導體被應用做為基板之電晶體。選擇電晶體10a為由第一字線WL控制之選擇電晶體，並且當資料被寫入到電容11時該選擇電晶體10a被導通。選擇電晶體10b為由第二字線WLd控制之電晶體，並且當資料從電容11讀取時該選擇電晶體10b被導通。 ＜3-5＞修改2 　　[0118] 參考圖16，將描述第三實施例之修改2。圖16為根據第三實施例之修改2說明記憶裝置之記憶體單元的電路圖。 　　[0119] 在上述說明中，控制電路3將資料寫入到複數個記憶體單元MC，並且控制電路3基於連接到相同源極線SL之記憶體單元MC的資料而判定源極線SL之電位是否超越臨界值。然而如同圖16所說明，控制電路3可將資料寫入到一記憶體單元MC，並且基於記憶體單元MC之資料可判定源極線SL之電位是否超越臨界值。 ＜3-6＞修改3 　　[0120] 參考圖17，將描述第三實施例之修改3。圖17為根據第三實施例之修改3說明記憶裝置之記憶體單元以及控制電路之判斷單元的電路圖。 　　[0121] 在上述說明中，控制電路3判定源極線SL之電位是否超越臨界值。然而，如圖17所說明，判斷單元40可直接判定電容11之電極11a的節點之電位。判斷單元40包括輸出電晶體41、持續電源42、及比較器43。 　　[0122] 輸出電晶體41之一端被連接到持續電源42，且輸出電晶體41之另一端被連接到比較器43之第一輸入終端。輸出電晶體41之閘極電極被連接到電容11之電極11a。此外，比較器43將從輸出電晶體41供應之電壓與輸入到比較器43之第二輸入終端的比較性電壓Vth做比較，並產生電壓Vout。 　　[0123] 取代上述判斷單元30，如圖17所說明之判斷單元40可被應用，且從而亦可實現上述的操作。 ＜3-7＞修改4 　　[0124] 參考圖18，將描述第三實施例之修改4。圖18為根據第三實施例之修改4說明記憶裝置之記憶體單元以及控制電路之判斷單元的電路圖。 　　[0125] 如圖18所說明，判斷單元40包括比較器43、計數器51、OR算數電路52、OR算數電路53、及亂數產生器54。 　　[0126] 當施加電壓到位元線BL及字線WL（脈衝）並且執行對電容11之寫入時，控制電路3傳送電容11之內部節點（s1）的電壓（V(s1)）到比較器43。當電壓（V(s1)）超越臨界值（Vth）時，比較器43輸出（發射(fire)）為「1」的電壓Vout。此比較器43可被理解成神經元。藉由隨機地由適當亂數產生器54將字線WL電壓（VWL）導通，表示出一漏電模式。 　　[0127] 同時，可將上述記憶體單元MC之各者應用到其他未在本說明書中說明之神經元模型中。 　　[0128] 雖然已描述特定實施例，但此些實施例可僅以示例的方式而被呈現，且目的不在於限制本發明之範疇。確實，本文所述之新穎方法及系統可被實現於各式各樣的其他形式中；此外，可做出對本文所述方法及系統之形式中的各種省略、替代、及改變而未悖離本發明之精神。如同將落在本發明之範疇及精神中，隨附申請專利範圍及其等效物目的在於涵蓋此類形式或修改。
[0129]
1‧‧‧記憶裝置
2‧‧‧記憶體
3‧‧‧控制電路
10‧‧‧選擇電晶體
10a‧‧‧選擇電晶體
10b‧‧‧選擇電晶體
11‧‧‧電容（電容元件）
11a‧‧‧第一電極
11b‧‧‧第二電極
20‧‧‧判斷單元
21‧‧‧選擇電晶體
22‧‧‧輸出電晶體
23‧‧‧電阻器
24‧‧‧比較器
25‧‧‧電容（電容元件）
26‧‧‧電阻器
30‧‧‧判斷單元
40‧‧‧判斷單元
41‧‧‧輸出電晶體
42‧‧‧持續電源
43‧‧‧比較器
51‧‧‧計數器
52‧‧‧OR算數電路
53‧‧‧OR算數電路
54‧‧‧亂數產生器
100‧‧‧氧化物半導體
101‧‧‧源極/汲極區
102‧‧‧絕緣薄膜
103‧‧‧控制電極
S1001‧‧‧步驟
S1002‧‧‧步驟
S1003‧‧‧步驟
S2001‧‧‧步驟
S2002‧‧‧步驟
S2003‧‧‧步驟
S2004‧‧‧步驟
S3001‧‧‧步驟
S3002‧‧‧步驟
S3003‧‧‧步驟
S3004‧‧‧步驟
[0003] 圖1為概略地說明單一神經元模型之視圖。 　　[0004] 圖2為根據第一實施例說明記憶裝置之組態的方塊圖。 　　[0005] 圖3為根據第一實施例說明記憶裝置之記憶體單元的電路圖。 　　[0006] 圖4為根據第一實施例的記憶裝置之選擇電晶體的橫截面視圖。 　　[0007] 圖5為根據第一實施例說明記憶裝置之控制電路的電路圖。 　　[0008] 圖6為根據第一實施例說明記憶裝置之寫入操作的流程圖。 　　[0009] 圖7為根據第一實施例說明記憶裝置之讀取操作的流程圖。 　　[0010] 圖8為根據第一實施例之修改1說明記憶裝置之記憶體單元以及控制電路之判斷單元的電路圖。 　　[0011] 圖9為根據第一實施例之修改2說明記憶裝置之記憶體單元以及控制電路之判斷單元的電路圖。 　　[0012] 圖10為根據第二實施例說明在記憶裝置之寫入操作時間時的源極線電壓、字線電壓、位元線電壓、以及儲存於電容元件中電荷之間的關係之視圖。 　　[0013] 圖11為根據第二實施例說明在記憶裝置之寫入操作時間時的源極線電壓、字線電壓、位元線電壓、以及儲存於電容元件中電荷之間的關係之視圖。 　　[0014] 圖12為根據第三實施例說明記憶裝置之記憶體的電路圖。 　　[0015] 圖13為根據第三實施例說明記憶裝置之操作的流程圖。 　　[0016] 圖14為根據第三實施例說明在記憶裝置之寫入操作時間時的字線電壓、位元線電壓、源極線電壓、以及來自判斷單元之輸出電壓之間的關係之視圖。 　　[0017] 圖15為根據第三實施例之修改1說明記憶裝置之記憶體單元以及控制電路之判斷單元的電路圖。 　　[0018] 圖16為根據第三實施例之修改2說明記憶裝置之記憶體單元的電路圖。 　　[0019] 圖17為根據第三實施例之修改3說明記憶裝置之記憶體單元以及控制電路之判斷單元的電路圖。 　　[0020] 圖18為根據第三實施例之修改4說明記憶裝置之記憶體單元以及控制電路之判斷單元的電路圖。

Claims (13)

  1. 一種半導體記憶裝置，其包含：記憶體單元，其包含：包含第一氧化物半導體、第一絕緣薄膜、及第一控制電極之第一電晶體、包含第二氧化物半導體、第二絕緣薄膜、獨立於該第一控制電極的第二控制電極之第二電晶體、以及經組態以儲存電荷之電容元件，該記憶體單元經組態以基於輸入資料以及神經元模型的耦合權重之間的乘積儲存電荷，其中該第一電晶體串連連接到該第二電晶體，以及該電容器連接到該第一和第二電晶體的共用節點；以及控制電路，經組態以當該電荷被寫入到該電容元件時導通該第一電晶體，以及經組態以當該電荷從該電容元件讀取時導通該第二電晶體。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中該控制電路經組態以將複數個輸入資料輸入到該記憶體單元。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中該控制電路經組態以藉由調整被供應到該記憶體單元之電壓來控制該記憶體單元之保留特徵。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中該控制電路經組態以藉由調整被供應到該記憶體單元之電壓來控制該記憶體單元之遺忘率。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中該控制電路經組態以在累積於該記憶體單元中的電荷已完全被擷取出之後，導致該記憶體單元累積該電荷，使得該電荷不達到臨界值。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中該控制電路經組態以在累積於該記憶體單元中的電荷被完全擷取出之前，導致該記憶體單元累積該電荷，使得該電荷達到臨界值。
  7. 如申請專利範圍第6項之半導體記憶裝置，其中該控制電路經組態以當累積於該記憶體單元中的該電荷已達到該臨界值時，執行此類控制以不至於從該記憶體單元擷取該電荷。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中該第一電晶體包含：該第一氧化物半導體；第一通道區，其設置在該第一氧化物半導體之表面區中且被夾在第一源極區及第一汲極區之間；該第一絕緣薄膜，其被設置在該第一氧化物半導體之該第一通道區上；及該第一控制電極，其被設置在該第一絕緣薄膜上，該第二電晶體包含：該第二氧化物半導體；第二通道區，其設置在該第二氧化物半導體之表面區中且被夾在第二源極區及第二汲極區之間；該第二絕緣薄膜，其被設置在該第二氧化物半導體之該第二通道區上；及該第二控制電極，其被設置在該第二絕緣薄膜上。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中該氧化物半導體包含氧化銦、氧化鎵、及氧化鋅。
  10. 如申請專利範圍第1項之半導體記憶裝置，其中該第一電晶體包括：連接到位元線之第一端、連接到該電容元件之第二端、及連接到字線之該第一控制電極，及該第二電晶體包括：連接到源極線之第一端、連接到該電容元件之第二端、及連接到相異於該字線的控制線之該第二控制電極。
  11. 如申請專利範圍第10項之半導體記憶裝置，其中該電容元件包括連接到該第一和第二電晶體之該第二端之第一電極，以及包括第二電極。
  12. 如申請專利範圍第11項之半導體記憶裝置，其中該記憶體單元經組態以能夠根據儲存於該電容元件之該第一電極中的電荷量來儲存多級輸入資料。
  13. 如申請專利範圍第1項之半導體記憶裝置，其中該第一和第二電晶體為NMOS電晶體。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019021367A (ja) 2017-07-20 2019-02-07 株式会社東芝 半導体装置
JP7123860B2 (ja) 2019-06-17 2022-08-23 株式会社東芝 演算装置
JP7482071B2 (ja) 2021-03-16 2024-05-13 株式会社東芝 記憶装置およびニューラルネットワーク装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020032670A1 (en) * 1990-01-24 2002-03-14 Hitachi, Ltd. Neural network processing system using semiconductor memories
US20150120629A1 (en) * 2013-10-31 2015-04-30 Kabushiki Kaisha Toshiba Neuron learning type integrated circuit device
US20150269483A1 (en) * 2014-03-18 2015-09-24 Panasonic Intellectual Property Management Co., Ltd. Neural network circuit and learning method for neural network circuit
TW201643874A (zh) * 2015-06-12 2016-12-16 Toshiba Kk 半導體記憶裝置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5789465A (en) 1980-11-21 1982-06-03 Seiko Epson Corp Free-cutting stainless steel
JPS6033067B2 (ja) 1981-09-30 1985-07-31 松下電工株式会社 洗面化粧台
EP0385436B1 (en) * 1989-02-28 1996-05-01 Fujitsu Limited An error absorbing system in a neuron computer
JPH02310666A (ja) 1989-05-25 1990-12-26 Mitsubishi Electric Corp 半導体神経回路装置
JPH05210649A (ja) * 1992-01-24 1993-08-20 Mitsubishi Electric Corp 神経回路網表現装置
US5256911A (en) * 1992-06-10 1993-10-26 Intel Corporation Neural network with multiplexed snyaptic processing
JP2009080892A (ja) 2007-09-26 2009-04-16 Toshiba Corp 半導体記憶装置
JP5160304B2 (ja) * 2008-05-22 2013-03-13 シャープ株式会社 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
JP5696988B2 (ja) * 2011-06-08 2015-04-08 独立行政法人物質・材料研究機構 シナプス動作素子
JP5858020B2 (ja) 2013-10-03 2016-02-10 株式会社デンソー 群情報記憶認識装置
JP6674838B2 (ja) * 2015-05-21 2020-04-01 株式会社半導体エネルギー研究所 電子装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020032670A1 (en) * 1990-01-24 2002-03-14 Hitachi, Ltd. Neural network processing system using semiconductor memories
US20150120629A1 (en) * 2013-10-31 2015-04-30 Kabushiki Kaisha Toshiba Neuron learning type integrated circuit device
US20150269483A1 (en) * 2014-03-18 2015-09-24 Panasonic Intellectual Property Management Co., Ltd. Neural network circuit and learning method for neural network circuit
TW201643874A (zh) * 2015-06-12 2016-12-16 Toshiba Kk 半導體記憶裝置

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