JP7482071B2 - 記憶装置およびニューラルネットワーク装置 - Google Patents

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Description

本発明の実施形態は、記憶装置およびニューラルネットワーク装置に関する。
近年、ハードウェアで実現したニューラルネットワーク装置が研究されている。ハードウェアで実現したニューラルネットワークに含まれる各ユニットでは、電気回路により積和演算（乗累算）を実行する。すなわち、電気回路により実現されたユニットは、前段のユニットから受け取った複数の入力信号のそれぞれに対して重みを乗算し、重みを乗算した後の複数の入力信号を加算する。
ところで、ハードウェアで実現したニューラルネットワーク装置において、推論で用いる重みは、２値でよい場合がある。しかし、推論で用いる重みが２値でよい場合であっても、学習処理において用いられる重みは、微小量で更新をしなければならないので、連続値でなければならない。例えば、学習時における重みは、１０００階調程度、例えば、１０ビット程度の精度が必要と考えられる。さらに、ハードウェアで実現したニューラルネットワーク装置は、学習時において、重みを高速に更新できることが好ましい。
米国公開第２０１９／０３１８２３９号明細書 米国特許第０１０３４０００２号明細書
Seyoung Kim, Tayfun Gokmen, Hyung-Min Lee and Wilfried E. Haensch, "Analog CMOS-based Resistive Processing Unit for Deep Neural Network Training", 2017 IEEE 60th International Midwest Symposium on Circuits and Systems (MWSCAS), 6-9 Aug. 2017 Stefano Ambrogio, Pritish Narayanan, Hsinyu Tsai, Robert M. Shelby, Irem Boybat, Carmelo di Nolfo, Severin Sidler, Massimo Giordano1, Martina Bodini, Nathan C. P. Farinha, Benjamin Killeen, Christina Cheng, Yassine Jaoudi &Geoffrey W. Burr, "Equivalent-accuracy accelerated neuralnetwork training using analogue memory", Nature, vol. 558, 60-67, 6 June 2018
本発明が解決しようとする課題は、連続値である重みを精度良く記憶し、記憶している重みを高速に更新することができる記憶装置およびニューラルネットワーク装置を提供することにある。
実施形態に係る記憶装置は、ニューラルネットワークの演算に用いる重みを記憶する。前記記憶装置は、第１蓄積回路と、第２蓄積回路と、更新回路と、出力回路と、を備える。前記第１蓄積回路は、電荷を蓄積する。前記第２蓄積回路は、電荷を蓄積する。前記更新回路は、前記重みを更新するための更新量に応じて、前記第１蓄積回路に蓄積された電荷量と前記第２蓄積回路に蓄積された電荷量との差を変化させる。前記出力回路は、前記第１蓄積回路に蓄積された電荷量と、前記第２蓄積回路に蓄積された電荷量の差に応じた信号を、前記重みを表す出力信号として出力する。前記更新回路は、前記更新量が正である場合、前記第１蓄積回路に蓄積された電荷を、増加方向または減少方向のうちの一方である第１方向に、前記更新量の絶対値に応じた電荷量分変化させる。前記更新回路は、前記更新量が負である場合、前記第２蓄積回路に蓄積された電荷を前記第１方向に、前記更新量の絶対値に応じた量分変化させる。
実施形態に係るニューラルネットワーク装置の構成を示す図。 ニューラルネットワークの１つのレイヤを説明するための図。 積和演算回路による積和演算を説明する図。 学習重み記憶回路に含まれる１つの記憶装置の構成を示す図。 記憶装置の動作の一例を示す図。 学習重み記憶回路の動作の流れを示すフローチャート。 記憶装置の処理の流れを示すフローチャート。 ＳＴＤＰ学習がされる記憶装置を示す図。 ＳＴＤＰ学習で用いられる信号のタイミングチャートの一例を示す図。 ＳＴＤＰ学習がされる記憶装置の第１構成例を示す図。 記憶回路の内部の信号のタイミングの一例を示す図。 ＳＴＤＰ学習がされる記憶装置の第２構成例を示す図。 ＳＴＤＰ学習がされる記憶装置の第３構成例を示す図。 複数の記憶装置の接続例を示す図。 複数の記憶装置の他の接続例を示す図。 変形例に係る記憶装置の構成を示す図。 積和演算回路のハードウェア構成図。 ｘｉ＝＋１およびｗｉ＝＋１の場合の演算動作の説明図。 ｘｉ＝－１およびｗｉ＝＋１の場合の演算動作の説明図。 ｘｉ＝＋１およびｗｉ＝－１の場合の演算動作の説明図。 ｘｉ＝－１およびｗｉ＝－１の場合の演算動作の説明図。 コンパレータの動作の説明図。
以下、図面を参照しながら実施形態に係るニューラルネットワーク装置１０について説明する。
図１は、実施形態に係るニューラルネットワーク装置１０の構成を示す図である。ニューラルネットワーク装置１０は、演算回路１４と、推論重み記憶回路１６と、学習重み記憶回路２０と、学習制御回路２２とを備える。
演算回路１４は、ニューラルネットワークに従った演算処理を実行する。演算回路１４は、アナログ回路を含む電気回路により実現される。例えば、演算回路１４は、Ｍ個（Ｍは、２以上の整数）の入力信号（ｘ１，…，ｘＭ）を受け取り、出力信号（ｚ）を出力する。なお、演算回路１４は、複数の出力信号を出力してもよい。
推論重み記憶回路１６は、演算回路１４によるニューラルネットワークに従った演算処理において用いられる複数の推論重みを記憶する。推論重み記憶回路１６は、例えば、Ｌ個（Ｌは、２以上の整数）の推論重み（ｗ１，…，ｗＬ）を記憶する。複数の推論重みのそれぞれは、２値である。これにより、演算回路１４は、それぞれが２値で表された複数の推論重みを用いて、アナログ回路によりニューラルネットワークに従った演算処理を高速に実行することができる。推論重み記憶回路１６は、例えば、それぞれが２値の推論重みを記憶する複数のレジスタを含む。
また、推論重み記憶回路１６は、２値の推論重みを可変抵抗等により実現することもできる。この場合、推論重み記憶回路１６は、演算回路１４に組み込まれてもよい。
学習重み記憶回路２０は、ニューラルネットワークの学習処理において、複数の推論重みに対応する複数の重みを記憶する。学習重み記憶回路２０は、例えば、Ｌ個の推論重みに一対一で対応する、Ｌ個の重み（ｗ１，…，ｗＬ）を記憶する。複数の重みのそれぞれは、連続値（アナログ量）である。
学習制御回路２２は、ニューラルネットワークの学習処理において、学習重み記憶回路２０に複数の重みの初期値を記憶させる。続いて、学習制御回路２２は、更新処理を複数回繰り返す。更新処理において、学習制御回路２２は、演算回路１４による演算結果に基づき複数の重みのそれぞれに対応する更新量（Δｗ１，…，ΔｗＬ）を生成して学習重み記憶回路２０に与え、学習重み記憶回路２０に記憶された複数の重みのそれぞれを更新させる。なお、学習制御回路２２は、更新処理を１回のみ実行してもよい。そして、学習制御回路２２は、学習処理の後において、学習重み記憶回路２０に記憶された複数の重みに対応する複数の値を、複数の推論重みとして推論重み記憶回路１６に記憶させる。
このように、学習制御回路２２は、連続値で表された複数の重みを用いて、ニューラルネットワークの学習処理を実行する。これにより、学習制御回路２２は、学習処理において、複数の重みのそれぞれを微小量ずつ増減させることができるので、ニューラルネットワークを精度良く学習させることができる。
図２は、ニューラルネットワークの１つのレイヤを説明するための図である。ニューラルネットワークは、例えば、図２に示すようなレイヤを１個または複数個含む。演算回路１４は、図２に示すようなレイヤに対応する演算を実行する回路を含む。
演算回路１４は、例えば、図２に示すようなレイヤの演算を実行するために、Ｎ個（Ｎは、２以上の整数）の中間信号（ｙ１～ｙＮ）に対応するＮ個の積和演算回路３０（３０－１～３０－Ｎ）を有する。Ｎ個の積和演算回路３０のうちのｊ番目（ｊは、１からＮまでのうちの任意の整数）の積和演算回路３０－ｊは、ｊ番目の中間信号（ｙｊ）に対応する。また、Ｎ個の積和演算回路３０のそれぞれは、Ｍ個の入力信号（ｘ１～ｘＭ）を受け取る。
図３は、積和演算回路３０による積和演算を説明する図である。Ｎ個の積和演算回路３０のそれぞれは、推論重み記憶回路１６から、Ｍ個の入力信号に対応するＭ個の推論重み（ｗ１ｊ，ｗ２ｊ，…，ｗｉｊ，…，ｗＭｊ）が与えられる。
Ｎ個の積和演算回路３０のそれぞれは、Ｍ個の入力信号と、Ｍ個の推論重みとを積和演算した値を２値化した中間信号を出力する。例えば、ｊ番目の中間信号に対応する積和演算回路３０－ｊは、下記式（１）の演算をアナログ的に実行する。
Figure 0007482071000001
式（１）において、ｙｊは、ｊ番目の中間信号を表す。ｘｉは、ｉ番目（ｉは、１以上、Ｍ以下の整数）の入力信号を表す。ｗｉｊは、Ｍ個の推論重みのうちのｉ番目の入力信号に乗算される推論重みを表す。式（１）において、ｆ（Ｘ）は、カッコ内の値Ｘを所定の閾値で二値化する関数を表す。なお、さらに、ｙｊは、定数であるバイアス（ｂ）が加算されてもよい。
図４は、学習重み記憶回路２０に含まれる１つの記憶装置４０の構成を示す図である。学習重み記憶回路２０は、複数の重みに対応する複数の記憶装置４０を有する。複数の記憶装置４０のそれぞれは、対応する重みを表す連続値（アナログ値）を記憶する。
複数の重みのそれぞれは、複数の記憶装置４０の何れかに対応する。ニューラルネットワークの演算に用いる複数の推論重みのそれぞれは、複数の記憶装置４０のうちの対応する記憶装置４０に記憶されている連続値（アナログ値）である重みを２値化した値である。
なお、本実施形態においては、複数の推論重みのそれぞれは、対応する記憶装置４０に記憶された重み（アナログ値）を２値化した値であるが、演算回路１４の構成によっては、重み（アナログ値）を他の階調に変換した値であってもよい。例えば、複数の推論重みのそれぞれは、対応する記憶装置４０に記憶された重み（アナログ値）を３値化した値であってもよいし、４以上の階調に変換した値であってもよい。
記憶装置４０は、第１蓄積回路４２と、第２蓄積回路４４と、更新回路４６と、出力回路４８と、制御回路５０とを備える。
第１蓄積回路４２および第２蓄積回路４４のそれぞれは、電荷を蓄積する。例えば、第１蓄積回路４２および第２蓄積回路４４のそれぞれは、同一特性のキャパシタである。また、第１蓄積回路４２および第２蓄積回路４４のそれぞれは、同一特性の二次電池であってもよい。
第１蓄積回路４２および第２蓄積回路４４のそれぞれは、電荷を保存可能なデバイスであれば、どのような素子であってもよい。例えば、第１蓄積回路４２および第２蓄積回路４４のそれぞれは、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）半導体プロセスで製造可能なキャパシタ素子であってもよい。また、例えば、第１蓄積回路４２および第２蓄積回路４４のそれぞれは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のゲート電極構造であってもよい。また、例えば、第１蓄積回路４２および第２蓄積回路４４のそれぞれは、ＣＭＯＳ半導体プロセスで製造可能な配線層に形成可能な金属と絶縁体の薄膜積層型のＭＩＭ（Metal-Insulator-Metal）キャパシタであってもよい。ＭＩＭキャパシタは、例えば、ＴｉＮ／Ｔａ２Ｏ５／ＴｉＮの層構造のデバイスである。例えば、第１蓄積回路４２および第２蓄積回路４４のそれぞれは、ＭＩＭ構造の絶縁体を固体電解質のＬｉ３ＰＯ４もしくはＬｉ３ＰＯ４の窒素添加物等とし、金属薄膜にＬｉを含有するチタン酸リチウム（Ｌｉ２ＴｉＯ３またはＬｉ２Ｔｉ５Ｏ１２等）を負極とし、コバルト酸リチウム（ＬｉＣｏＯ２）を正極とした全固体電池であってもよい。
ここで、第１蓄積回路４２および第２蓄積回路４４は、記憶している電荷量の差によって表される重み（アナログ値）を記憶する。すなわち、記憶装置４０に記憶されている重みは、第１蓄積回路４２に蓄積された電荷量と、第２蓄積回路４４に蓄積された電荷量との差により表される。なお、重みは、第１蓄積回路４２に蓄積された電荷量から第２蓄積回路４４に蓄積された電荷量を減じた差により表されてもよいし、第２蓄積回路４４に蓄積された電荷量から、第１蓄積回路４２に蓄積された電荷量を減じた差により表されてもよい。
更新回路４６は、学習時において、記憶している重みを更新するための更新量（ΔｗＫ）を受け取る。更新量（ΔｗＫ）は、例えば、誤差逆伝播法により算出された値であってもよい。また、スパイクタイミング依存シナプス可塑性学習（ＳＴＤＰ学習）により重みが更新される場合には、更新回路４６は、更新量（ΔｗＫ）を表す信号として、教師信号、プレスパイクおよびポストスパイクを受け取る。なお、教師信号、プレスパイクおよびポストスパイクについては、図８等を参照して、後述において詳細を説明する。
更新回路４６は、更新量（ΔｗＫ）を受け取った場合、受け取った更新量（ΔｗＫ）に応じて、第１蓄積回路４２に蓄積された電荷量と第２蓄積回路４４に蓄積された電荷量との差を変化させる。より具体的には、更新回路４６は、更新量（ΔｗＫ）が正である場合、第１蓄積回路４２に蓄積された電荷を、増加方向または減少方向のうちの一方である第１方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。例えば、更新回路４６は、更新量（ΔｗＫ）が正である場合、第１蓄積回路４２に蓄積された電荷を、増加方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。また、例えば、更新回路４６は、更新量（ΔｗＫ）が正である場合、第１蓄積回路４２に蓄積された電荷を、減少方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。なお、更新回路４６は、更新量（ΔｗＫ）が正である場合、第２蓄積回路４４に蓄積された電荷については変化させない。
また、更新回路４６は、更新量（ΔｗＫ）が負である場合、第２蓄積回路４４に蓄積された電荷を第１方向に、更新量（ΔｗＫ）の絶対値に応じた量分変化させる。更新量（ΔｗＫ）が正の場合に電荷を増加方向に変化させるのであれば、更新回路４６は、更新量（ΔｗＫ）が負である場合、第２蓄積回路４４に蓄積された電荷を、増加方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。また、更新量（ΔｗＫ）が正の場合に電荷を減少方向に変化させるのであれば、更新回路４６は、更新量（ΔｗＫ）が負である場合、第２蓄積回路４４に蓄積された電荷を、減少方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。なお、更新回路４６は、更新量（ΔｗＫ）が負である場合、第１蓄積回路４２に蓄積された電荷については変化させない。
例えば、更新回路４６は、更新量（ΔｗＫ）の絶対値に応じた時間、予め設定された電流を、第１蓄積回路４２または第２蓄積回路４４に供給する。これにより、更新回路４６は、第１蓄積回路４２または第２蓄積回路４４に蓄積された電荷を、増加方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させることができる。例えば、更新回路４６は、更新量（ΔｗＫ）の絶対値に応じた時間、第１蓄積回路４２または第２蓄積回路４４を所定値の抵抗を介して第１電位（例えば正側電源電圧）に接続することにより、電荷を増加方向に変化させるように電流を流すことができる。
また、例えば、更新回路４６は、更新量（ΔｗＫ）の絶対値に応じた時間、予め設定された電流を、第１蓄積回路４２または第２蓄積回路４４から放出させる。これにより、更新回路４６は、第１蓄積回路４２または第２蓄積回路４４に蓄積された電荷を、減少方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させることができる。例えば、更新回路４６は、更新量（ΔｗＫ）の絶対値に応じた時間、第１蓄積回路４２または第２蓄積回路４４を所定値の抵抗を介して、第１電位より低い第２電位（例えば負側電源電圧）に接続することにより、電荷を減少方向に変化させるように電流を流すことができる。
また、例えば、更新回路４６は、予め設定された容量の転送用キャパシタを用いて、更新量（ΔｗＫ）の絶対値に応じた回数分、第１蓄積回路４２または第２蓄積回路４４に電荷を供給する。これにより、更新回路４６は、第１蓄積回路４２または第２蓄積回路４４に蓄積された電荷を、増加方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させることができる。
例えば、最初に、更新回路４６は、転送用キャパシタを正側電源電圧に接続することにより、転送用キャパシタに最大容量の電荷を蓄積させる。続いて、更新回路４６は、転送用キャパシタと正側電源電圧とを切断する。続いて、更新回路４６は、転送用キャパシタを第１蓄積回路４２または第２蓄積回路４４に接続することにより転送用キャパシタに蓄積された電荷を第１蓄積回路４２または第２蓄積回路４４に転送して、転送用キャパシタの電荷を０とする。そして、更新回路４６は、転送用キャパシタを第１蓄積回路４２または第２蓄積回路４４から切断する。更新回路４６は、このようなバケツリレー方式の電荷転送を、更新量（ΔｗＫ）の絶対値に応じた回数分実行することにより、増加方向の制御をすることができる。
また、例えば、更新回路４６は、転送用キャパシタを用いて、更新量（ΔｗＫ）の絶対値に応じた回数分、第１蓄積回路４２または第２蓄積回路４４から電荷を放出させる。これにより、更新回路４６は、第１蓄積回路４２または第２蓄積回路４４に蓄積された電荷を、減少方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させることができる。
例えば、最初に、更新回路４６は、転送用キャパシタを負側電源電圧に接続することにより、転送キャパシタに蓄積している電荷を０とさせる。続いて、更新回路４６は、転送用キャパシタと負側電源電圧とを切断する。続いて、更新回路４６は、転送用キャパシタを第１蓄積回路４２または第２蓄積回路４４に接続することにより、第１蓄積回路４２または第２蓄積回路４４に蓄積された電荷を転送用キャパシタに転送して、転送用キャパシタに最大容量の電荷を蓄積させる。そして、更新回路４６は、転送用キャパシタを第１蓄積回路４２または第２蓄積回路４４から切断する。更新回路４６は、このバケツリレー方式の電荷転送を、更新量（ΔｗＫ）の絶対値に応じた回数分実行することにより、減少方向の制御をすることができる。
出力回路４８は、第１蓄積回路４２に蓄積された電荷量と、第２蓄積回路４４に蓄積された電荷量の差に応じた信号を、重みを表す出力信号（ｗＫ）として出力する。
例えば、出力回路４８は、第１蓄積回路４２の電圧と第２蓄積回路４４の電圧との電位差に応じた出力信号を出力する。第１蓄積回路４２および第２蓄積回路４４がキャパシタである場合、第１蓄積回路４２および第２蓄積回路４４が発生する電圧（Ｖ）は、電荷量（Ｑ）×容量（Ｃ）となる。つまり、第１蓄積回路４２および第２蓄積回路４４は、キャパシタである場合、蓄積している電荷に比例した電圧を発生する。従って、出力回路４８は、第１蓄積回路４２および第２蓄積回路４４が同一特性のキャパシタである場合、電圧差を検出することにより、蓄積している電荷量の差に応じた出力信号を出力することができる。
また、二次電池は、蓄積している電荷が一定の範囲内である場合、蓄積している電荷に応じて、発生する電圧が線形に変化する特性を有する。従って、出力回路４８は、第１蓄積回路４２および第２蓄積回路４４が同一特性の二次電池である場合、電圧差を検出することにより、蓄積している電荷量の差に応じた出力信号を出力することができる。
出力回路４８は、例えば、コンパレータである。この場合、出力回路４８は、記憶している重みを二値化した出力信号を出力することができる。また、出力回路４８は、２つの入力端子に印加される電圧の正負に応じた論理の出力信号を出力するＤ－フリップフロップ回路であってもよいし、Ｓ－Ｒラッチ回路であってもよい。また、出力回路４８は、２つのビット線に印加される電圧の正負に応じて内部電圧状態を変化させるＳＲＡＭ（Static Random Access Memory）セルと同一構成の回路であってもよい。
また、出力回路４８は、第１蓄積回路４２の電圧と第２蓄積回路４４の電圧との電位差に応じたアナログ電圧の出力信号を出力してもよい。また、出力回路４８は、第１蓄積回路４２の電圧と第２蓄積回路４４の電圧との電位差に応じた差動の出力信号を出力してもよい。また、出力回路４８は、第１蓄積回路４２の電圧と第２蓄積回路４４の電圧との電位差をＡＤコンバータでデジタル化した多階調のデジタル値を表す出力信号を出力してもよい。
制御回路５０は、初期化時において、第１蓄積回路４２および第２蓄積回路４４のそれぞれに対して、予め設定された量またはランダムな量の電荷を蓄積させる。例えば、学習処理の初期化時において、学習制御回路２２は、複数の重みのそれぞれを予め定められた値、または、ランダムな値に設定する場合がある。このような場合、制御回路５０は、第１蓄積回路４２および第２蓄積回路４４のそれぞれに対して電荷を蓄積させることにより、対応する重みを予め定められた値またはランダムな値に設定することができる。
また、制御回路５０は、学習期間中において、第１蓄積回路４２に蓄積された電荷および第２蓄積回路４４に蓄積された電荷のそれぞれを、予め設定された量分、増加方向または減少方向のうちの第１方向とは異なる第２方向に変化させる。例えば、制御回路５０は、定期的、例えば一定時間毎に、第１蓄積回路４２に蓄積された電荷および第２蓄積回路４４に蓄積された電荷のそれぞれを、予め設定された量分、第２方向に変化させてもよい。また、例えば、制御回路５０は、所定のイベントが発生する毎に、第１蓄積回路４２に蓄積された電荷および第２蓄積回路４４に蓄積された電荷のそれぞれを、予め設定された量分、第２方向に変化させてもよい。
更新回路４６が電荷を減少方向に変化させる場合、第１蓄積回路４２および第２蓄積回路４４に蓄積された電荷は、０に近づく。電荷を減少方向に変化させる場合、第１蓄積回路４２に蓄積された電荷が０となった後、更新回路４６は、重みを増加させる方向への更新をすることができない。また、電荷を減少方向に変化させる場合、第２蓄積回路４４に蓄積された電荷が０となった後、更新回路４６は、重みを減少させる方向への更新をすることができない。
一方、更新回路４６が電荷を増加方向に変化させる場合、第１蓄積回路４２および第２蓄積回路４４に蓄積された電荷は、最大容量に近づく。電荷を増加方向に変化させる場合、第１蓄積回路４２に蓄積された電荷が最大容量となった後、更新回路４６は、重みを増加させる方向への更新をすることができない。また、電荷を増加方向に変化させる場合、第２蓄積回路４４に蓄積された電荷が最大容量となった後、更新回路４６は、重みを減少させる方向への更新をすることができない。
これに対して、制御回路５０は、学習期間中において、第１蓄積回路４２に蓄積された電荷および第２蓄積回路４４に蓄積された電荷のそれぞれを、予め設定された量分、第１方向とは異なる第２方向に変化させる。従って、制御回路５０は、第１蓄積回路４２に記憶された電荷と第２蓄積回路４４に蓄積された電荷の差を維持しながら、更新回路４６により重みのさらなる更新を可能とさせる。従って、制御回路５０は、精度良く、且つ、長期間、更新回路４６による重みの更新を継続させることができる。
なお、制御回路５０は、例えば、更新回路４６と同様に、予め設定された電流または転送用キャパシタを用いて、初期化処理、および、第２方向へ電荷量を変化させる処理を実行する。これにより、制御回路５０は、第１蓄積回路４２および第２蓄積回路４４のそれぞれに蓄積される電荷を、精度よく制御することができる。
図５は、記憶装置４０の動作の一例を示す図である。
更新回路４６は、更新量（ΔｗＫ）が正である場合、第１蓄積回路４２に蓄積された電荷を減少方向（第１方向）に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる、とする。また、更新回路４６は、更新量（ΔｗＫ）が負である場合、第２蓄積回路４４に蓄積された電荷を減少方向（第１方向）に、更新量（ΔｗＫ）の絶対値に応じた量分変化させる、とする。このような場合、第１蓄積回路４２に蓄積された電荷（Ｃ１）および第２蓄積回路４４に蓄積された電荷（Ｃ２）は、一例として、更新回路４６が更新量（ΔｗＫ）を受け取る毎に、図５のように変化する。
また、このような場合、出力回路４８は、第１蓄積回路４２に蓄積された電荷（Ｃ１）が、第２蓄積回路４４に蓄積された電荷（Ｃ２）より少ないまたは同一の場合、＋１の重み（ｗＫ）を表す出力信号を出力する。また、出力回路４８は、第２蓄積回路４４に蓄積された電荷（Ｃ２）が、第１蓄積回路４２に蓄積された電荷（Ｃ１）より少ない場合、－１の重み（ｗＫ）を表す出力信号を出力する。
なお、記憶装置４０は、図５に示すような動作に限らず、第１蓄積回路４２および第２蓄積回路４４に蓄積された電荷を増加方向に変化させる構成であってもよい。
図６は、学習重み記憶回路２０の動作の流れを示すフローチャートである。学習重み記憶回路２０は、学習処理において、学習制御回路２２からの指示に従い、図６に示す流れで動作する。
まず、Ｓ１１において、学習重み記憶回路２０は、学習制御回路２２から初期化指示および複数の重みのそれぞれの初期値を受け取り、初期化処理を実行する。初期化処理において、学習重み記憶回路２０は、複数の記憶装置４０のそれぞれに対して、受け取った初期値に対応する重みを記憶させる。なお、学習重み記憶回路２０は、初期化処理において、初期値を受け取らず、複数の記憶装置４０のそれぞれ毎にランダムな値の重みを記憶させてもよい。
続いて、Ｓ１２において、学習重み記憶回路２０は、学習制御回路２２から更新指示および複数の重みのそれぞれの更新量（ΔｗＫ）を受け取り、更新処理を実行する。更新処理において、学習重み記憶回路２０は、複数の記憶装置４０のそれぞれに対して、対応する更新量（ΔｗＫ）を与えて、記憶している重みを更新させる。これにより、学習重み記憶回路２０は、複数の記憶装置４０のそれぞれが記憶している重みを更新量（ΔｗＫ）分変化させることができる。
そして、学習重み記憶回路２０は、学習処理が終了するまで、Ｓ１２の処理を繰り返す（Ｓ１３のＮｏ）。これにより、学習重み記憶回路２０は、複数の重みを最適化させることができる。そして、学習処理が終了した場合（Ｓ１３のＹｅｓ）、学習重み記憶回路２０は、処理をＳ１４に進める。
Ｓ１４において、学習重み記憶回路２０は、学習制御回路２２から転送指示を受け取り、転送処理を実行する。学習重み記憶回路２０は、転送処理において、複数の記憶装置４０のそれぞれから出力される出力信号を、推論重み記憶回路１６へと出力する。学習重み記憶回路２０は、Ｓ１４の処理を終えると、本フローを終了する。
図７は、記憶装置４０の処理の流れを示すフローチャートである。学習重み記憶回路２０に含まれる複数の記憶装置４０のそれぞれは、Ｓ１２の更新処理において、図７に示す流れで動作する。
まず、Ｓ２１において、記憶装置４０は、Ｓ２２の処理を実行した後、一定期間を経過したか否かを判断する。なお、記憶装置４０は、学習開始してからＳ２２の処理をまだ実行していない場合には、学習開始時から一定時間を経過したか否かを判断する。一定期間を経過していない場合（Ｓ２１のＮｏ）、記憶装置４０は、処理をＳ２３に進める。一定期間を経過した場合（Ｓ２１のＹｅｓ）、記憶装置４０は、処理をＳ２２に進める。なお、記憶装置４０は、Ｓ２１において、予め設定されたイベントが発生した場合に処理をＳ２２に進め、予め設定されたイベントが発生していない場合に処理をＳ２３に進めてもよい。
Ｓ２２において、記憶装置４０は、第１蓄積回路４２および第２蓄積回路４４の電荷を、予め設定された量分、第２方向に変化させる。これにより、記憶装置４０は、精度良く且つ長期間、重みの更新を継続させることができる。記憶装置４０は、Ｓ２２の処理を終えると、処理をＳ２１に戻す。
Ｓ２３において、記憶装置４０は、更新量（ΔｗＫ）を取得したか否かを判断する。記憶装置４０は、更新量（ΔｗＫ）を取得していない場合（Ｓ２３のＮｏ）、処理をＳ２１に戻し、Ｓ２１から処理を繰り返す。記憶装置４０は、更新量（ΔｗＫ）を取得した場合（Ｓ２３のＹｅｓ）、処理をＳ２４に進める。
Ｓ２４において、記憶装置４０は、取得した更新量（ΔｗＫ）が正であるか否かを判断する。記憶装置４０は、取得した更新量（ΔｗＫ）が正である場合（Ｓ２４のＹｅｓ）、処理をＳ２５に進める。記憶装置４０は、取得した更新量（ΔｗＫ）が負である場合（Ｓ２５のＮｏ）、処理をＳ２６に進める。
Ｓ２５において、記憶装置４０は、第１蓄積回路４２に蓄積された電荷を、第１方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。例えば、Ｓ２５において、更新回路４６は、第１蓄積回路４２に蓄積された電荷を、増加方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。また、例えば、Ｓ２５において、更新回路４６は、第１蓄積回路４２に蓄積された電荷を、減少方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させてもよい。なお、Ｓ２５において、更新回路４６は、第２蓄積回路４４に蓄積された電荷については変化させない。
Ｓ２６において、記憶装置４０は、第２蓄積回路４４に蓄積された電荷を第１方向に、更新量（ΔｗＫ）の絶対値に応じた量分変化させる。例えば、Ｓ２５で電荷を増加方向に変化させるのであれば、Ｓ２６において、更新回路４６は、第２蓄積回路４４に蓄積された電荷を増加方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。また、例えば、Ｓ２５で電荷を減少方向に変化させるのであれば、Ｓ２６において、更新回路４６は、第２蓄積回路４４に蓄積された電荷を減少方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させる。なお、Ｓ２６において、更新回路４６は、第１蓄積回路４２に蓄積された電荷については変化させない。
記憶装置４０は、Ｓ２５またはＳ２６を終えると、処理をＳ２１に戻す。
以上のように、本実施形態に係る記憶装置４０は、第１蓄積回路４２に蓄積された電荷量と第２蓄積回路４４に蓄積された電荷量との差により表される重みを記憶する。これにより、記憶装置４０は、連続値である重みを記憶することができる。また、記憶装置４０は、電荷の増加方向または減少方向のうちの一方のみで、重みを増加させる方向および重みを減少させる方向への制御をする。これにより、記憶装置４０は、重みを、簡易で、精度良く且つ高速に更新することができる。
図８は、ＳＴＤＰ学習がされる記憶装置４０を示す図である。ハードウェア化したニューラルネットワークを用いて脳型プロセッサを実現する技術が提案されている。脳型プロセッサは、複数のニューロン回路、および、複数のシナプス回路を有する。複数のシナプス回路のそれぞれは、重みが設定され、前段のニューロンから受け取った信号に対して重みの影響を加えた信号を、後段のニューロンへと与える。
ニューラルネットワーク装置１０がこのような脳型プロセッサに適用される場合、推論重み記憶回路１６に記憶される複数の推論重みのそれぞれは、複数のシナプス回路のうちの何れかのシナプス回路に設定されるシナプス重みとして機能する。そして、この場合、複数の記憶装置４０のそれぞれが記憶する重みは、シナプス回路に設定されるシナプス重みを学習する場合に用いられる学習重みとして機能する。
また、ニューラルネットワーク装置１０がこのような脳型プロセッサに適用される場合、複数の記憶装置４０のそれぞれに記憶される重みは、ＳＴＤＰ学習により更新されてもよい。ＳＴＤＰ学習がされる記憶装置４０は、更新量（ΔｗＫ）を表す信号として、教師信号、プレスパイクおよびポストスパイクが与えられる。
教師信号は、学習時において、ニューラルネットワークに入力信号が与えられていることを表す２値の信号である。教師信号は、例えば、ニューラルネットワークに入力信号が与えられている期間において第１論理（本実施形態においてはＨ論理）となり、ニューラルネットワークに入力信号が与えられていない期間において、第１論理とは異なる第２論理（例えば本実施形態においてはＬ論理）となる。なお、第１論理がＬ論理であり、第２論理がＨ論理であってもよい。
プレスパイクは、対応するシナプス回路の前段に接続された前段ニューロンが発火したことを示す信号である。例えば、プレスパイクは、前段ニューロンが発火したタイミングから予め設定された遅延時間後まで第１論理（例えばＨ論理）となり、他の期間に第２論理（例えばＬ論理）となる。
ポストスパイクは、対応するシナプス回路の後段に接続された後段ニューロンが発火したことを示す信号である。例えば、ポストスパイクは、後段ニューロンが発火したタイミングから予め設定された遅延時間後まで第１論理（例えばＨ論理）となり、他の期間に第２論理（例えばＬ論理）となる。
ＳＴＤＰ学習をする場合、記憶装置４０は、プレスパイクとポストスパイクとの両者が第１論理（例えばＨ論理）となっている期間の長さ分、記憶している重みを変化させる。この場合において、記憶装置４０は、教師信号が第１論理（例えばＨ論理）となっている期間においては、重みを増加方向に変化させ、教師信号が第２論理（例えばＬ論理）となっている期間においては、重みを減少方向に変化させる。
このようなＳＴＤＰ学習を実行することにより、記憶装置４０は、入力信号が与えられたことに起因して、前段ニューロンと後段ニューロンとの両者が発火した場合には、重みを増加させる。反対に、記憶装置４０は、入力信号とは関連が無く、前段ニューロンと後段ニューロンとの両者が発火した場合には、重みを減少させる。これにより、記憶装置４０は、入力信号が与えられたことに関連して前後のニューロンが発火したシナプスの重みを増加させ、入力信号とは関連が無く前後のニューロンが発火したシナプスの重みを減少させることができる。
なお、本実施形態において、記憶装置４０は、このようなＳＴＤＰ学習を実行するため、正側電源電圧（ＶＤＤ）、負側電源電圧（ＶＳＳ）、および、電圧信号であるリセット信号（ＶＲ）が印加される。正側電源電圧（ＶＤＤ）および負側電源電圧（ＶＳＳ）は、記憶装置４０を駆動させるための電力を供給する電圧である。リセット信号（ＶＲ）は、第１蓄積回路４２および第２蓄積回路４４に蓄積される電荷を初期化したり、一定期間毎または所定イベントが発生する毎に一定量の電荷を供給または放出したりするための電圧である。また、本実施形態において、記憶装置４０は、電圧レベルで重みを表す出力信号（Ｖｏｕｔ）を出力する。
図９は、ＳＴＤＰ学習で用いられる信号のタイミングチャートおよび電荷の変化期間の一例を示す図である。
ＳＴＤＰ学習においては、教師信号が第１論理の場合に、重みを増加させ、教師信号が第２論理の場合に、重みを減少させる。従って、教師信号は、更新量（ΔｗＫ）の符号を表す。
また、ＳＴＤＰ学習においては、プレスパイクとポストスパイクとの両者が第１論理の時間長分、重みを増加または減少させる。従って、プレスパイクとポストスパイクとの両者が第１論理の時間長は、更新量（ΔｗＫ）の絶対値を表す。
このような記憶装置４０は、教師信号が第１論理、プレスパイクが第１論理かつポストスパイクが第１論理の期間、第１蓄積回路４２に所定値の電流を供給し、教師信号が第２論理、プレスパイクが第１論理かつポストスパイクが第１論理の期間、第２蓄積回路４４に所定値の電流を供給する。または、記憶装置４０は、教師信号が第１論理、プレスパイクが第１論理かつポストスパイクが第１論理の期間、第１蓄積回路４２から所定値の電流を放出し、教師信号が第２論理、プレスパイクが第１論理かつポストスパイクが第１論理の期間、第２蓄積回路４４から所定値の電流を放出する。
これにより、ＳＴＤＰ学習において、記憶装置４０は、更新量（ΔｗＫ）が正である場合、第１蓄積回路４２に蓄積された電荷を、増加方向または減少方向のうちの一方である第１方向に、更新量（ΔｗＫ）の絶対値に応じた電荷量分変化させることができる。また、記憶装置４０は、更新量（ΔｗＫ）が負である場合、第２蓄積回路４４に蓄積された電荷を第１方向に、更新量（ΔｗＫ）の絶対値に応じた量分変化させることができる。
図１０は、ＳＴＤＰ学習がされる記憶装置４０の第１回路例を示す図である。図１１は、記憶装置４０に与えられる信号および内部の信号のタイミングチャートの一例を示す図である。例えば、ＳＴＤＰ学習がされる記憶装置４０は、図１０に示すような第１回路例により実現できる。
第１例に係る第１蓄積回路４２は、キャパシタである場合、一方の端子が第１電圧端子５２に接続され、他方の端子が負側電源電圧（ＶＳＳ）に接続される。また、第１例に係る第１蓄積回路４２は、二次電池である場合、正極が第１電圧端子５２に接続され、負極が負側電源電圧（ＶＳＳ）に接続される。
第１例に係る第２蓄積回路４４は、キャパシタである場合、一方の端子が第２電圧端子５４に接続され、他方の端子が負側電源電圧（ＶＳＳ）に接続される。また、第１例に係る第２蓄積回路４４は、二次電池である場合、正極が第２電圧端子５４に接続され、負極が負側電源電圧（ＶＳＳ）に接続される。
第１回路例に係る更新回路４６は、第１スイッチ回路５６と、第２スイッチ回路５８と、第１アンド回路６０と、反転回路６２と、第２アンド回路６４と、第３アンド回路６６と、第４アンド回路６８とを有する。
第１スイッチ回路５６は、第１電圧端子５２と負側電源電圧（ＶＳＳ）との間を導通または切断する。第２スイッチ回路５８は、第２電圧端子５４と負側電源電圧（ＶＳＳ）との間を導通または切断する。第１スイッチ回路５６および第２スイッチ回路５８のそれぞれは、例えば、ＮＭＯＳトランジスタである。
第１アンド回路６０は、教師信号とポストスパイクとの論理積を表す第１信号（Ａ）を出力する。例えば、第１アンド回路６０は、図１１のＡに示すように、教師信号がＨ論理であり且つポストスパイクがＨ論理である場合に、Ｈ論理となり、他の場合にＬ論理となる第１信号（Ａ）を出力する。
反転回路６２は、教師信号を論理反転した反転教師信号を出力する。第２アンド回路６４は、反転教師信号とポストスパイクとの論理積を表す第２信号（Ｂ）を出力する。具体的には、第２アンド回路６４は、図１１のＢに示すように、教師信号がＬ論理であり且つポストスパイクがＨ論理である場合に、Ｈ論理となり、他の場合にＬ論理となる第２信号（Ｂ）を出力する。
第３アンド回路６６は、第１信号（Ａ）とプレスパイクとの論理積を表す第３信号（Ｃ）を出力する。具体的には、第３アンド回路６６は、図１１のＣに示すように、教師信号がＨ論理であり、ポストスパイクがＨ論理であり且つプレスパイクがＨ論理である場合に、Ｈ論理となり、他の場合にＬ論理となる第３信号（Ｃ）を出力する。
第４アンド回路６８は、第２信号（Ｂ）とプレスパイクとの論理積を表す第４信号（Ｄ）を出力する。具体的には、第４アンド回路６８は、図１１のＤに示すように、教師信号がＬ論理であり、ポストスパイクがＨ論理であり且つプレスパイクがＨ論理である場合に、Ｈ論理となり、他の場合にＬ論理となる第４信号（Ｄ）を出力する。
そして、第１スイッチ回路５６は、第３信号（Ｃ）がＨ論理の場合に、第１電圧端子５２と負側電源電圧（ＶＳＳ）との間を導通させ、第３信号（Ｃ）がＬ論理の場合に、第１電圧端子５２と負側電源電圧（ＶＳＳ）との間を切断する。第１スイッチ回路５６が第１電圧端子５２と負側電源電圧（ＶＳＳ）との間を導通させた場合、第１蓄積回路４２は、予め定められた値の電流を負側電源電圧（ＶＳＳ）へと放出する。従って、このような更新回路４６は、教師信号がＨ論理、プレスパイクがＨ論理かつポストスパイクがＨ論理の期間、第１蓄積回路４２から所定値の電流を放出することができる。
また、第２スイッチ回路５８は、第４信号（Ｄ）がＨ論理の場合に、第２電圧端子５４と負側電源電圧（ＶＳＳ）との間を導通させ、第４信号（Ｄ）がＬ論理の場合に、第２電圧端子５４と負側電源電圧（ＶＳＳ）との間を切断する。第２スイッチ回路５８が第２電圧端子５４と負側電源電圧（ＶＳＳ）との間を導通させた場合、第２蓄積回路４４は、予め定められた値の電流を負側電源電圧（ＶＳＳ）へと放出する。従って、このような更新回路４６は、教師信号がＬ論理、プレスパイクがＨ論理かつポストスパイクがＨ論理の期間、第２蓄積回路４４から所定値の電流を放出することができる。
第１例に係る出力回路４８は、コンパレータ７０を有する。コンパレータ７０は、第１電圧端子５２の電圧と、第２電圧端子５４の電圧とを比較し、比較結果を表す出力信号（ＶＯＵＴ）を出力する。第１蓄積回路４２および第２蓄積回路４４のそれぞれは、蓄積している電荷量に応じた電圧を発生する。第１蓄積回路４２および第２蓄積回路４４は、互いの特性が同一である。従って、出力回路４８は、第１電圧端子５２の電圧と、第２電圧端子５４の電圧とを比較することにより、第１蓄積回路４２に蓄積されている電荷量と第２蓄積回路４４に蓄積されている電荷量との差を表す出力信号（ＶＯＵＴ）を出力することができる。
本例においては、コンパレータ７０は、第１電圧端子５２の電圧が第２電圧端子５４の電圧以下である場合、重みが正であることを表す第１論理（例えばＨ論理）の電圧を出力する。また、コンパレータ７０は、第２電圧端子５４の電圧が第１電圧端子５２の電圧より低い場合、重みが負であることを表す第２論理（例えばＬ論理）の電圧を出力する。
第１例に係る制御回路５０は、第３スイッチ回路７２と、第４スイッチ回路７４とを有する。第３スイッチ回路７２は、第１電圧端子５２と正側電源電圧（ＶＤＤ）との間を導通または切断する。第４スイッチ回路７４は、第２電圧端子５４と正側電源電圧（ＶＤＤ）との間を導通または切断する。第３スイッチ回路７２および第４スイッチ回路７４のそれぞれは、例えば、ＰＭＯＳトランジスタである。
第３スイッチ回路７２および第４スイッチ回路７４は、リセット信号（ＶＲ）に応じて導通または切断を切り替える。リセット信号（ＶＲ）は、学習制御回路２２から与えられる。これにより、第３スイッチ回路７２および第４スイッチ回路７４は、学習制御回路２２による制御に応じて、第１蓄積回路４２および第２蓄積回路４４に蓄積される電荷を初期化することができる。また、第３スイッチ回路７２および第４スイッチ回路７４は、学習制御回路２２による制御に応じて、学習中において一定期間毎または所定イベントが発生する毎に、一定量の電荷を第１蓄積回路４２および第２蓄積回路４４に供給することができる。
なお、第３スイッチ回路７２および第４スイッチ回路７４は、異なるリセット信号（ＶＲ）に応じて動作してもよい。これにより、第３スイッチ回路７２および第４スイッチ回路７４は、初期時において、ランダムな量の電荷を第１蓄積回路４２および第２蓄積回路４４のそれぞれに蓄積させることができる。この場合、制御回路５０は、初期化時において、第３スイッチ回路７２および第４スイッチ回路７４のそれぞれを、ランダムな時間分導通させることができる。
図１２は、ＳＴＤＰ学習がされる記憶装置４０の第２回路例を示す図である。例えば、ＳＴＤＰ学習がされる記憶装置４０は、図１２に示すような第２回路例により実現することもできる。
第２回路例に係る記憶装置４０は、第１回路例と比較して、更新回路４６の構成が異なる。第２回路例に係る更新回路４６は、第１スイッチ回路５６と、第２スイッチ回路５８と、反転回路６２とを有する。
第２回路例に係る第１スイッチ回路５６は、第１スイッチ素子７６と、第２スイッチ素子７８と、第３スイッチ素子８０とを含む。第１スイッチ素子７６、第２スイッチ素子７８および第３スイッチ素子８０は、第１電圧端子５２と負側電源電圧（ＶＳＳ）との間に直列に接続される。第１スイッチ素子７６、第２スイッチ素子７８および第３スイッチ素子８０のそれぞれは、導通状態または切断状態となる。第１スイッチ素子７６、第２スイッチ素子７８および第３スイッチ素子８０は、例えば、ＮＭＯＳトランジスタである。
第１スイッチ素子７６は、プレスパイクがＨ論理である場合、導通状態、プレスパイクがＬ論理である場合、切断状態となる。第２スイッチ素子７８は、ポストスパイクがＨ論理である場合、導通状態、ポストスパイクがＬ論理である場合、切断状態となる。第３スイッチ素子８０は、教師信号がＨ論理である場合、導通状態、教師信号がＬ論理である場合、切断状態となる。このような構成の第１スイッチ回路５６は、教師信号がＨ論理、プレスパイクがＨ論理かつポストスパイクがＨ論理の期間、第１電圧端子５２と負側電源電圧（ＶＳＳ）との間を導通させ、他の期間、第１電圧端子５２と負側電源電圧（ＶＳＳ）との間を切断することができる。
反転回路６２は、教師信号の論理を反転させた反転教師信号を出力する。
第２回路例に係る第２スイッチ回路５８は、第４スイッチ素子８２と、第５スイッチ素子８４と、第６スイッチ素子８６とを含む。第４スイッチ素子８２、第５スイッチ素子８４および第６スイッチ素子８６は、第２電圧端子５４と負側電源電圧（ＶＳＳ）との間に直列に接続される。第４スイッチ素子８２、第５スイッチ素子８４および第６スイッチ素子８６のそれぞれは、導通状態または切断状態となる。第４スイッチ素子８２、第５スイッチ素子８４および第６スイッチ素子８６は、例えば、ＮＭＯＳトランジスタである。
第４スイッチ素子８２は、プレスパイクがＨ論理である場合、導通状態、プレスパイクがＬ論理である場合、切断状態となる。第５スイッチ素子８４は、ポストスパイクがＨ論理である場合、導通状態、ポストスパイクがＬ論理である場合、切断状態となる。第６スイッチ素子８６は、反転教師信号がＨ論理である場合、導通状態、反転教師信号がＬ論理である場合、切断状態となる。このような構成の第２スイッチ回路５８は、教師信号がＬ論理、プレスパイクがＨ論理かつポストスパイクがＨ論理の期間、第２電圧端子５４と負側電源電圧（ＶＳＳ）との間を導通させ、他の期間、第２電圧端子５４と負側電源電圧（ＶＳＳ）との間を切断することができる。
このような第２例に係る記憶装置４０は、第１例と同一の動作をすることができる。
図１３は、ＳＴＤＰ学習がされる記憶装置４０の第３回路例を示す図である。例えば、ＳＴＤＰ学習がされる記憶装置４０は、図１３に示すような第３回路例により実現することもできる。
第３回路例に係る記憶装置４０は、第２回路例と比較して、出力回路４８の構成が異なる。第３例に係る出力回路４８は、第１電圧端子５２の電圧および第２電圧端子５４の電圧をそのまま出力する。第３例に係る出力回路４８は、第１電圧端子５２の電圧を所定倍に増幅した電圧と、第２電圧端子５４の電圧を所定倍に増幅した電圧を出力してもよい。また、出力回路４８は、第１電圧端子５２の電圧と第２電圧端子５４の電圧との電圧差を表す差動電圧を出力してもよい。
学習重み記憶回路２０がこのような記憶装置４０を備える場合、推論重み記憶回路１６は、記憶装置４０から出力された出力信号（ＶＯＵＴ）を２値の信号に変換する受信回路を有する。この場合、受信回路は、例えば、コンパレータである。また、受信回路は、Ｄ－フリップフロップ回路であってもよいし、Ｓ－Ｒラッチ回路であってもよい。また、受信回路は、ＳＲＡＭセルと同一構成の回路であってもよい。なお、図１３に示す出力回路４８は、図１０に示す第１例に係る記憶装置４０に適用することもできる。
図１４は、複数の記憶装置４０の接続例を示す図である。
学習重み記憶回路２０は、複数の記憶装置４０を備える。複数の記憶装置４０のそれぞれに記憶された重みをＳＴＤＰ学習する場合、複数の記憶装置４０は、例えば、行列状に配置される。
この場合、学習重み記憶回路２０は、プレスパイクまたはポストスパイクのうちの一方である第１スパイク信号を、行方向に並んだ２以上の記憶装置４０に対して共通のラインを介して与える。また、学習重み記憶回路２０は、プレスパイクまたはポストスパイクのうちの第１スパイク信号ではない他方である第２スパイク信号を、列方向に並んだ２以上の記憶装置４０に対して共通のラインを介して与える。
例えば、学習重み記憶回路２０は、行列における、行方向に並んだ２以上の記憶装置４０に共通のポストスパイクを印加する。また、例えば、学習重み記憶回路２０は、行列における、列方向に並んだ２以上の記憶装置４０に共通のプレスパイクを印加する。また、例えば、学習重み記憶回路２０は、行列における複数の記憶装置４０の全てに、共通の教師信号を印加する。
このような学習重み記憶回路２０は、行方向に並んだ２以上の記憶装置４０に対して、共通の後段ニューロンに対して信号を供給する２以上のシナプス回路に割り当てられる重みを記憶させることができる。また、学習重み記憶回路２０は、列方向に並んだ２以上の記憶装置４０に対して、共通の前段ニューロンから信号を受け取る２以上のシナプス回路に割り当てられる重みを記憶させることができる。これにより、学習重み記憶回路２０は、複数の記憶装置４０に対する配線を簡易にすることができる。
また、学習重み記憶回路２０は、例えば列方向に並んだ２以上の記憶装置４０から出力される出力信号（Ｖｏｕｔ）を共通の出力線を介して出力する。この場合、複数の記憶装置４０のそれぞれに含まれる出力回路４８は、スイッチが設けられる。学習重み記憶回路２０は、１つの列に含まれる２以上の記憶装置４０のそれぞれのスイッチを制御することにより、１つの列に含まれる２以上の記憶装置４０の中から１つの記憶装置４０を順番に選択して、出力信号（Ｖｏｕｔ）を共通の出力線から出力させる。これにより、学習重み記憶回路２０は、１つの列に含まれる２以上の記憶装置４０のそれぞれの出力信号（Ｖｏｕｔ）を干渉させずに出力することができる。
なお、学習重み記憶回路２０は、複数の記憶装置４０に対応して設けられた複数の出力線を含んでもよい。この場合、複数の出力線のそれぞれは、１つの記憶装置４０に対してのみ接続される。このような場合、学習重み記憶回路２０は、複数の記憶装置４０に記憶された重みを並列に出力することができるので、高速に学習をさせることができる。
図１５は、複数の記憶装置４０の他の接続例を示す図である。出力回路４８が図１３に示すような２つの電圧値を表す出力信号を出力する構成である場合、例えば、複数の記憶装置４０は、図１５に示すように接続される。すなわち、学習重み記憶回路２０は、例えば列方向に並んだ２以上の記憶装置４０から出力される２つの出力信号（Ｖｏｕｔ＋，Ｖｏｕｔ－）に対応する２つの共通の出力線を含む。そして、この場合、２つの共通の出力線は、受信回路に接続される。受信回路は、例えば、コンパレータ、Ｄ－フリップフロップ回路、Ｓ－Ｒラッチ回路またはＳＲＡＭセルと同一構成の回路である。
図１６は、変形例に係る記憶装置４０の構成を示す図である。記憶装置４０は、図１６に示すような変形例に係る構成であってもよい。
変形例に係る記憶装置４０は、第１二次電池９２と、第２二次電池９４と、第１保存制御回路９６と、第２保存制御回路９８とをさらに備える。
第１二次電池９２および第２二次電池９４のそれぞれは、電荷を長期間保存することができる。第１保存制御回路９６は、セーブ指示を受けた場合、第１蓄積回路４２に蓄積された電荷を第１二次電池９２に転送させる。また、第１保存制御回路９６は、ロード指示を受けた場合、第１二次電池９２に蓄積された電荷を第１蓄積回路４２に転送させる。
また、第２保存制御回路９８は、セーブ指示を受けた場合、第２蓄積回路４４に蓄積された電荷を第２二次電池９４に転送させる。また、第２保存制御回路９８は、ロード指示を受けた場合、第２二次電池９４に蓄積された電荷を第２蓄積回路４４に転送させる。
例えば、キャパシタは、回路中の様々なリーク電流により、電荷を長期間保存することができない。このため、第１蓄積回路４２および第２蓄積回路４４は、学習中において、リーク電流により、蓄積している電荷を失ってしまう可能性がある。このように、第１蓄積回路４２および第２蓄積回路４４に蓄積された電荷が、学習が終了しないうちに失われる場合、記憶装置４０は、重みを精度良く学習させることができない。
しかし、変形例に係る記憶装置４０は、例えば、学習中に一定時間経過した場合、または、いったん学習した重みをしばらく時間が経ってから再び利用したい場合、電荷の転送処理をすることができる。具体的には、変形例に係る記憶装置４０は、第１蓄積回路４２および第２蓄積回路４４に蓄積された電荷を、第１二次電池９２および第２二次電池９４に移動させ、その後、第１二次電池９２および第２二次電池９４に保存された電荷を、第１蓄積回路４２および第２蓄積回路４４に戻すことができる。
（積和演算回路３０の構成例）
図１７は、積和演算回路３０のハードウェア構成を示す図である。積和演算回路３０は、正側電流源１３２と、負側電流源１３４と、比較部１３６と、Ｍ個のクロススイッチ１３８と、Ｍ個のセル１４０とを備える。
正側電流源１３２は、正側電源電圧（ＶＤＤ）と正側端子１５２との間に設けられる。正側電流源１３２は、正側端子１５２から予め設定された電流値（Ｉ）の電流を出力する。正側電流源１３２は、例えば、カレントミラー回路により構成されてもよい。また、正側電流源１３２は、複数の電流源回路が並列に接続された構成であってもよい。
負側電流源１３４は、正側電源電圧（ＶＤＤ）と負側端子１５４との間に設けられる。負側電流源１３４は、負側端子１５４から予め設定された電流値（Ｉ）の電流を出力する。負側電流源１３４は、正側電流源１３２から出力する電流と同一値の電流を出力する。負側電流源１３４は、例えば、カレントミラー回路により構成されてもよい。また、負側電流源１３４は、複数の電流源回路が並列に接続された構成であってもよい。
比較部１３６は、例えば、コンパレータ回路である。比較部１３６は、正側端子１５２の電圧である正側端子電圧ＶＰと、負側端子１５４の電圧である負側端子電圧ＶＮとの大小を比較する。そして、比較部１３６は、正側端子電圧ＶＰと負側端子電圧ＶＮとの比較結果に応じた値の中間信号（ｙ）を出力する。比較部１３６は、正側端子電圧ＶＰが負側端子電圧ＶＮより小さい場合、第１論理（例えば、－１）の中間信号を出力し、正側端子電圧ＶＰが負側端子電圧ＶＮ以上の場合、第２論理（例えば、＋１）の中間信号を出力する。なお、比較部１３６は、正側端子電圧ＶＰが負側端子電圧ＶＮより小さい場合、第２論理（例えば、＋１）の中間信号を出力し、正側端子電圧ＶＰが負側端子電圧ＶＮ以上の場合、第１論理（例えば、－１）の中間信号を出力してもよい。
Ｍ個のクロススイッチ１３８は、Ｍ個の入力信号に一対一に対応して設けられる。本実施形態においては、積和演算回路３０は、Ｍ個のクロススイッチ１３８として、第１クロススイッチ１３８－１～第Ｍクロススイッチ１３８－Ｍを備える。例えば、第１クロススイッチ１３８－１は、第１の入力信号（ｘ１）に対応し、第２クロススイッチ１３８－２は、第２の入力信号（ｘ２）に対応し、第Ｍクロススイッチ１３８－Ｍは、第Ｍの入力信号（ｘＭ）に対応する。
Ｍ個のクロススイッチ１３８のそれぞれは、正側流入端子１６２と、負側流入端子１６４と、第１端子１６６と、第２端子１６８とを有する。
Ｍ個のクロススイッチ１３８のそれぞれは、第１端子１６６を、正側流入端子１６２および負側流入端子１６４のうち何れか一方に接続する。また、Ｍ個のクロススイッチ１３８のそれぞれは、第２端子１６８を、正側流入端子１６２および負側流入端子１６４のうち第１端子１６６が接続されていないもう一方に接続する。Ｍ個のクロススイッチ１３８のそれぞれは、対応する入力信号の値に応じて、第１端子１６６および第２端子１６８を、正側流入端子１６２または負側流入端子１６４の何れに接続するかを切り換える。
Ｍ個のセル１４０は、Ｍ個の重みに一対一で対応して設けられる。本実施形態においては、積和演算回路３０は、Ｍ個のセル１４０として、第１セル１４０－１～第Ｍセル１４０－Ｍを有する。例えば、第１セル１４０－１は、第１の重み（ｗ１）に対応し、第２セル１４０－２は、第２の重み（ｗ２）に対応し、第Ｍセル１４０－Ｍは、第Ｍの重み（ｗＭ）に対応する。なお、第１の重み（ｗ１）は、第１の入力信号（ｘ１）に対応し、第２の重み（ｗ２）は、第２の入力信号（ｘ２）に対応し、第Ｍの重み（ｗＭ）は、第Ｍの入力信号（ｘＭ）に対応する。従って、例えば、第１セル１４０－１は、第１クロススイッチ１３８－１に対応し、第２セル１４０－２は、第２クロススイッチ１３８－２に対応し、第Ｍセル１４０－Ｍは、第Ｍクロススイッチ１３８－Ｍに対応する。
Ｍ個のセル１４０のそれぞれは、第１可変抵抗１７２と、第２可変抵抗１７４とを含む。第１可変抵抗１７２は、一方の端が対応するクロススイッチ１３８の第１端子１６６に接続され、他方の端が第１基準電位に接続される。第１基準電位は、例えば、グランドである。第２可変抵抗１７４は、一方の端が対応するクロススイッチ１３８の第２端子１６８に接続され、他方の端が第１基準電位に接続される。
第１可変抵抗１７２および第２可変抵抗１７４は、対応する重みに応じて、抵抗値の大小関係が切り替えられる。例えば、推論重み記憶回路１６は、Ｍ個の入力信号の受け取りに先だって、Ｍ個の重みを受け取る。そして、推論重み記憶回路１６は、受け取ったＭ個の重みのそれぞれに応じて、対応するセル１４０に含まれる第１可変抵抗１７２および第２可変抵抗１７４の抵抗値の大小関係を設定する。
例えば、複数のセル１４０のそれぞれは、対応する重みが＋１である場合、第１可変抵抗１７２が第１抵抗値（Ｒ１）に設定され、第２可変抵抗１７４が、第１抵抗値とは異なる第２抵抗値（Ｒ２）に設定される。また、複数のセル１４０のそれぞれは、対応する重みが－１である場合、第１可変抵抗１７２が第２抵抗値（Ｒ２）に設定され、第２可変抵抗１７４が第１抵抗値（Ｒ１）に設定される。
そして、Ｍ個のクロススイッチ１３８のそれぞれは、対応する入力信号の値に応じて、第１端子１６６および第２端子１６８を、正側端子１５２（正側流入端子１６２）および負側端子１５４（負側流入端子１６４）に対して、ストレート接続するかリバース接続するかを切り換える。
例えば、Ｍ個のクロススイッチ１３８のそれぞれは、ストレート接続する場合、第１端子１６６と正側端子１５２（正側流入端子１６２）とを接続し、且つ、第２端子１６８と負側端子１５４（負側流入端子１６４）とを接続する。また、Ｍ個のクロススイッチ１３８のそれぞれは、リバース接続する場合、第１端子１６６と負側端子１５４（負側流入端子１６４）とを接続し、且つ、第２端子１６８と正側端子１５２（正側流入端子１６２）とを接続する。
例えば、Ｍ個のクロススイッチ１３８のそれぞれは、対応する入力信号の値が＋１である場合、ストレート接続し、対応する入力信号の値が－１である場合、リバース接続する。これに代えて、Ｍ個のクロススイッチ１３８のそれぞれは、対応する入力信号の値が＋１である場合、リバース接続し、対応する入力信号の値が－１である場合、ストレート接続してもよい。
図１８は、ｗｉ＝＋１、ｘｉ＝＋１の場合の積和演算回路３０の演算動作を説明するための図である。第ｉの重み（ｗｉ）が＋１である場合、第ｉセル１４０－ｉの第１可変抵抗１７２は、第１抵抗値（Ｒ１）に設定される。第ｉの重み（ｗｉ）が＋１である場合、第ｉセル１４０－ｉの第２可変抵抗１７４は、第２抵抗値（Ｒ２）に設定される。なお、Ｒ１＞Ｒ２であるとする。
また、第ｉの入力信号（ｘｉ）が＋１である場合、第ｉクロススイッチ１３８－ｉは、ストレート接続される。従って、正側電流源１３２の正側端子１５２は、第ｉセル１４０－ｉの第１可変抵抗１７２へ電流を供給する。また、負側電流源１３４の負側端子１５４は、第ｉセル１４０－ｉの第２可変抵抗１７４へ、電流を供給する。
ここで、積和演算回路３０は、第ｉの重み（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）の算出結果を、正側端子１５２から第ｉセル１４０－ｉを見たときの抵抗値（ＲＰ＿ｉ）と、負側端子１５４から第ｉセル１４０－ｉを見たときの抵抗値（ＲＮ＿ｉ）との抵抗差（ＲＰ＿ｉ－ＲＮ＿ｉ）で表す。
このため、図１８の例では、ＲＰ＿ｉ＝Ｒ１、ＲＮ＿ｉ＝Ｒ２となり、抵抗差（ＲＰ＿ｉ－ＲＮ＿ｉ）は、正の値となる。従って、ｗｉ＝＋１、ｘｉ＝＋１の場合、積和演算回路３０は、第ｉの重み（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）として、＋１を算出することができる。
図１９は、ｗｉ＝＋１、ｘｉ＝－１の場合の積和演算回路３０の演算動作を説明するための図である。第ｉの重み（ｗｉ）が＋１である場合、第ｉセル１４０－ｉの第１可変抵抗１７２は、第１抵抗値（Ｒ１）に設定される。第ｉの重み（ｗｉ）が＋１である場合、第ｉセル１４０－ｉの第２可変抵抗１７４は、第２抵抗値（Ｒ２）に設定される。
また、第ｉの入力信号（ｘｉ）が－１である場合、第ｉクロススイッチ１３８－ｉは、リバース接続される。従って、正側電流源１３２の正側端子１５２は、第ｉセル１４０－ｉの第２可変抵抗１７４へ電流を供給する。また、負側電流源１３４の負側端子１５４は、第ｉセル１４０－ｉの第１可変抵抗１７２へ電流を供給する。
このため、図１９の例では、ＲＰ＿ｉ＝Ｒ２、ＲＮ＿ｉ＝Ｒ１となり、抵抗差（ＲＰ＿ｉ－ＲＮ＿ｉ）は、負の値となる。従って、ｗｉ＝＋１、ｘｉ＝－１の場合、積和演算回路３０は、第ｉの重み（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）として、－１を算出することができる。
図２０は、ｗｉ＝－１、ｘｉ＝＋１の場合の積和演算回路３０の演算動作を説明するための図である。第ｉの重み（ｗｉ）が－１である場合、第ｉセル１４０－ｉの第１可変抵抗１７２は、第２抵抗値（Ｒ２）に設定される。第ｉの重み（ｗｉ）が－１である場合、第ｉセル１４０－ｉの第２可変抵抗１７４は、第１抵抗値（Ｒ１）に設定される。
また、第ｉの入力信号（ｘｉ）が＋１である場合、第ｉクロススイッチ１３８－ｉは、ストレート接続される。従って、正側電流源１３２の正側端子１５２は、第ｉセル１４０－ｉの第１可変抵抗１７２へ電流を供給する。また、負側電流源１３４の負側端子１５４は、第ｉセル１４０－ｉの第２可変抵抗１７４へ電流を供給する。
このため、図２０の例では、ＲＰ＿ｉ＝Ｒ２、ＲＮ＿ｉ＝Ｒ１となり、抵抗差（ＲＰ＿ｉ－ＲＮ＿ｉ）は、負の値となる。従って、ｗｉ＝－１、ｘｉ＝＋１の場合、積和演算回路３０は、第ｉの重み（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）は、－１を算出することができる。
図２１は、ｗｉ＝－１、ｘｉ＝－１の場合の積和演算回路３０の演算動作を説明するための図である。第ｉの重み（ｗｉ）が－１である場合、第ｉセル１４０－ｉの第１可変抵抗１７２は、第２抵抗値（Ｒ２）に設定される。第ｉの重み（ｗｉ）が－１である場合、第ｉセル１４０－ｉの第２可変抵抗１７４は、第１抵抗値（Ｒ１）に設定される。
また、第ｉの入力信号（ｘｉ）が－１である場合、第ｉクロススイッチ１３８－ｉは、リバース接続される。従って、正側電流源１３２の正側端子１５２は、第ｉセル１４０－ｉの第２可変抵抗１７４へ電流を供給する。また、負側電流源１３４の負側端子１５４は、第ｉセル１４０－ｉの第１可変抵抗１７２へ電流を供給する。
このため、図２１の例では、ＲＰ＿ｉ＝Ｒ１、ＲＮ＿ｉ＝Ｒ２となり、抵抗差（ＲＰ＿ｉ－ＲＮ＿ｉ）は、正の値となる。従って、ｗｉ＝－１、ｘｉ＝－１の場合、積和演算回路３０は、第ｉの重み（ｗｉ）に第ｉの入力信号（ｘｉ）を乗じた値（ｗｉ・ｘｉ）として、＋１を算出することができる。
以上のように、正側端子１５２から第ｉセル１４０－ｉを見たときの抵抗値（ＲＰ＿ｉ）と、負側端子１５４から第ｉセル１４０－ｉを見たときの抵抗値（ＲＮ＿ｉ）との差（ＲＰ＿ｉ－ＲＮ＿ｉ）は、第ｉの重み（ｗｉ）と第ｉの入力信号（ｘｉ）との乗算値（ｗｉ・ｘｉ）を表す。従って、正側電流源１３２の正側端子１５２に接続される合成抵抗値ＲＰと、負側電流源１３４の負側端子１５４に接続される合成抵抗値ＲＮとの差分値｛ＲＰ－ＲＮ｝は、Ｍ個の入力信号とＭ個の重みとの積和演算（乗累算）結果を表す。
図２２は、正側電流源１３２、負側電流源１３４および比較部１３６の動作を説明するための図である。
正側電流源１３２は、ＲＰ＿１の第１セル１４０－１に電流を出力する。また、正側電流源１３２は、ＲＰ＿２の第２セル１４０－２に電流を出力する。そして、正側電流源１３２は、ＲＰ＿Ｍの第Ｍセル１４０－Ｍに電流を出力する。つまり、正側電流源１３２は、合成抵抗値［ＲＰ＝１／｛（１／ＲＰ＿１）＋（１／ＲＰ＿２）＋…＋（１／ＲＰ＿Ｍ）｝］の抵抗に、所定値電流（Ｉ）を出力する。従って、正側端子１５２には、所定値の電流Ｉに合成抵抗値ＲＰを乗じた正側端子電圧ＶＰが発生する。
負側電流源１３４は、ＲＮ＿１の第１セル１４０－１に対して電流を出力する。また、負側電流源１３４は、ＲＮ＿２の第２セル１４０－２に対して電流を出力する。そして、負側電流源１３４は、ＲＮ＿Ｍの第Ｍセル１４０－Ｍに対して電流を出力する。従って、負側電流源１３４は、負側端子１５４から、合成抵抗値［ＲＮ＝１／｛（１／ＲＮ＿１）＋（１／ＲＮ＿２）＋…＋（１／ＲＮ＿Ｍ）｝］の抵抗に、所定値電流（Ｉ）を出力する。従って、負側端子１５４には、所定値の電流Ｉに合成抵抗値ＲＮを乗じた負側端子電圧ＶＮが発生する。
比較部１３６は、正側端子電圧ＶＰと負側端子電圧ＶＮとの差（Ｖｄ）が０より小さいか、０以上であるかを判定した判定結果を表す中間信号（ｙ）を出力する。例えば、比較部１３６は、正側端子電圧ＶＰと負側端子電圧ＶＮとの差（Ｖｄ）が０より小さい場合、第１論理（例えば－１）の中間信号（ｙ）を出力し、０以上である場合、第２論理（例えば＋１）の中間信号（ｙ）を出力する。
ここで、正側電流源１３２の正側端子１５２に接続される抵抗の合成抵抗値ＲＰと、負側電流源１３４の負側端子１５４に接続される抵抗の合成抵抗値ＲＮとの差分値｛ＲＰ－ＲＮ｝は、Ｍ個の入力信号とＭ個の重みとの積和演算（乗累算）結果を表す。また、正側端子電圧ＶＰと負側端子電圧ＶＮとの差（Ｖｄ）は、ＲＰとＲＮとの差に比例する。従って、比較部１３６から出力された中間信号（ｙ）は、Ｍ個の入力信号とＭ個の重みとの積和演算（乗累算）値が、０より小さいか、または、０以上であるか否かを表す。
このように、積和演算回路３０は、Ｍ個の重みとの積和演算（乗累算）をアナログ処理により実行することができる。そして、積和演算回路３０は、積和演算値を２値化した中間信号（ｙ）を出力することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ニューラルネットワーク装置
１４ 演算回路
１６ 推論重み記憶回路
２０ 学習重み記憶回路
２２ 学習制御回路
４０ 記憶装置
４２ 第１蓄積回路
４４ 第２蓄積回路
４６ 更新回路
４８ 出力回路
５０ 制御回路
５６ 第１スイッチ回路
５８ 第２スイッチ回路
７０ コンパレータ
７２ 第３スイッチ回路
７４ 第４スイッチ回路
９２ 第１二次電池
９４ 第２二次電池
９６ 第１保存制御回路
９８ 第２保存制御回路

Claims (16)

  1. ニューラルネットワークの演算に用いる重みを記憶する記憶装置であって、
    電荷を蓄積する第１蓄積回路と、
    電荷を蓄積する第２蓄積回路と、
    前記重みを更新するための更新量に応じて、前記第１蓄積回路に蓄積された電荷量と前記第２蓄積回路に蓄積された電荷量との差を変化させる更新回路と、
    前記第１蓄積回路に蓄積された電荷量と、前記第２蓄積回路に蓄積された電荷量の差に応じた信号を、前記重みを表す出力信号として出力する出力回路と、
    を備え、
    前記更新回路は、
    前記更新量が正である場合、前記第１蓄積回路に蓄積された電荷を、増加方向または減少方向のうちの一方である第１方向に、前記更新量の絶対値に応じた電荷量分変化させ、
    前記更新量が負である場合、前記第２蓄積回路に蓄積された電荷を前記第１方向に、前記更新量の絶対値に応じた量分変化させる
    記憶装置。
  2. 前記第１蓄積回路および前記第２蓄積回路のそれぞれは、同一特性のキャパシタである
    請求項１に記載の記憶装置。
  3. 前記第１蓄積回路および前記第２蓄積回路のそれぞれは、同一特性の二次電池である
    請求項１に記載の記憶装置。
  4. 前記更新回路は、前記更新量の絶対値に応じた時間、予め設定された電流を、前記第１蓄積回路または前記第２蓄積回路に対して供給または放出させる
    請求項１から３の何れか１項に記載の記憶装置。
  5. 前記更新回路は、予め設定された容量の転送用キャパシタを用いて前記更新量の絶対値に応じた回数分の電荷を、前記第１蓄積回路または前記第２蓄積回路に対して供給または放出させる
    請求項１から３の何れか１項に記載の記憶装置。
  6. 初期化時において、前記第１蓄積回路および前記第２蓄積回路のそれぞれに対して、予め設定された量またはランダムな量の電荷を蓄積させる制御回路をさらに備える
    請求項１から３の何れか１項に記載の記憶装置。
  7. 前記制御回路は、学習期間中において、前記第１蓄積回路に蓄積された電荷および前記第２蓄積回路に蓄積された電荷のそれぞれを、予め設定された量分、増加方向または減少方向のうちの前記第１方向とは異なる第２方向に変化させる
    請求項６に記載の記憶装置。
  8. 前記更新回路は、
    前記第１蓄積回路の一方の端子と第１電位との間を導通または切断する第１スイッチ回路と、
    前記第２蓄積回路の一方の端子と前記第１電位との間を導通または切断する第２スイッチ回路と、
    を有し、
    前記更新回路は、
    前記更新量が正である場合、前記第１スイッチ回路を前記更新量の絶対値に応じた時間分、導通させて、前記第２スイッチ回路を切断し、
    前記更新量が負である場合、前記第２スイッチ回路を前記更新量の絶対値に応じた時間分、導通させて、前記第１スイッチ回路を切断する
    請求項６または７に記載の記憶装置。
  9. 前記制御回路は、
    前記第１蓄積回路の一方の端子と前記第１電位とは異なる第２電位との間を導通または切断する第３スイッチ回路と、
    前記第２蓄積回路の一方の端子と前記第２電位との間を導通または切断する第４スイッチ回路と、
    を有し、
    前記制御回路は、初期化時において、前記第３スイッチ回路および前記第４スイッチ回路のそれぞれを、予め設定された時間またはランダムな時間分、導通させる
    請求項８に記載の記憶装置。
  10. 前記出力回路は、前記第１蓄積回路の電圧と前記第２蓄積回路の電圧との電位差に応じた出力信号を出力する
    請求項１から９の何れか１項に記載の記憶装置。
  11. 第１二次電池と、
    第２二次電池と、
    第１保存制御回路と、
    第２保存制御回路と、
    をさらに備え、
    前記第１蓄積回路および前記第２蓄積回路は、同一特性のキャパシタであり、
    前記第１保存制御回路は、セーブ指示を受けた場合、前記第１蓄積回路に蓄積された電荷を前記第１二次電池に転送させ、ロード指示を受けた場合、前記第１二次電池に蓄積された電荷を前記第１蓄積回路に転送させ、
    前記第２保存制御回路は、前記セーブ指示を受けた場合、前記第２蓄積回路に蓄積された電荷を前記第２二次電池に転送させ、前記ロード指示を受けた場合、前記第２二次電池に蓄積された電荷を前記第２蓄積回路に転送させる
    請求項１または２に記載の記憶装置。
  12. ニューラルネットワークを用いた脳型プロセッサにおけるシナプス回路に設定される重みを記憶する記憶装置であって、
    電荷を蓄積する第１蓄積回路と、
    電荷を蓄積する第２蓄積回路と、
    前記第１蓄積回路に蓄積された電荷量と前記第２蓄積回路に蓄積された電荷量との差を変化させる更新回路と、
    前記第１蓄積回路に蓄積された電荷量と、前記第２蓄積回路に蓄積された電荷量の差に応じた信号を、前記重みを表す出力信号として出力する出力回路と、
    を備え、
    前記更新回路は、
    スパイクタイミング依存シナプス可塑性学習におけるプレスパイク、ポストスパイクおよび教師信号を受け取り、
    前記教師信号が第１論理、前記プレスパイクが第１論理かつ前記ポストスパイクが第１論理の期間、増加方向または減少方向のうちの一方である第１方向に、前記第１蓄積回路に所定の電流を流し、
    前記教師信号が第２論理、前記プレスパイクが第１論理かつ前記ポストスパイクが第１論理の期間、前記第２蓄積回路に所定値の電流を流し、
    前記教師信号は、前記ニューラルネットワークに入力信号が与えられていることを表す２値の信号であり、
    前記プレスパイクは、前記シナプス回路の前段に接続された前段ニューロンが発火したことを示す信号であり、
    前記ポストスパイクは、前記シナプス回路の後段に接続された後段ニューロンが発火したことを示す信号である
    記憶装置。
  13. 前記教師信号が第１論理、前記プレスパイクが第１論理かつ前記ポストスパイクが第１論理の期間、前記第１蓄積回路から所定値の電流を放出し、
    前記教師信号が第２論理、前記プレスパイクが第１論理かつ前記ポストスパイクが第１論理の期間、前記第２蓄積回路から所定値の電流を放出する
    請求項１２に記載の記憶装置。
  14. 前記教師信号が第１論理、前記プレスパイクが第１論理かつ前記ポストスパイクが第１論理の期間、前記第１蓄積回路に所定値の電流を供給し、
    前記教師信号が第２論理、前記プレスパイクが第１論理かつ前記ポストスパイクが第１論理の期間、前記第２蓄積回路に所定値の電流を供給する
    請求項１２に記載の記憶装置。
  15. ニューラルネットワークに従った演算処理を実行する演算回路と、
    前記演算回路による前記ニューラルネットワークに従った前記演算処理において用いられる複数の推論重みを記憶する推論重み記憶回路と、
    前記ニューラルネットワークの学習処理において、前記複数の推論重みに対応する、複数の重みを記憶する学習重み記憶回路と、
    前記学習処理において、前記演算回路による演算結果に基づき、前記学習重み記憶回路に記憶された前記複数の重みのそれぞれを更新させ、前記学習処理の後において、前記学習重み記憶回路に記憶された前記複数の重みに対応する複数の値を、前記複数の推論重みとして前記推論重み記憶回路に記憶させる学習制御回路と、
    を備え、
    前記学習重み記憶回路は、複数の重みに対応する複数の記憶装置を有し、
    前記複数の重みのそれぞれは、前記複数の記憶装置の何れかに対応し、
    前記複数の記憶装置のそれぞれは、
    電荷を蓄積する第１蓄積回路と、
    電荷を蓄積する第２蓄積回路と、
    前記複数の重みのうちの対応する重みを更新するための更新量に応じて、前記第１蓄積回路に蓄積された電荷量と前記第２蓄積回路に蓄積された電荷量との差を変化させる更新回路と、
    前記第１蓄積回路に蓄積された電荷量と、前記第２蓄積回路に蓄積された電荷量の差に応じた信号を、前記対応する重みを表す出力信号として出力する出力回路と、
    を備え、
    前記更新回路は、
    前記更新量が正である場合、前記第１蓄積回路に蓄積された電荷を、増加方向または減少方向のうちの一方である第１方向に、前記更新量の絶対値に応じた電荷量分変化させ、
    前記更新量が負である場合、前記第２蓄積回路に蓄積された電荷を前記第１方向に、前記更新量の絶対値に応じた量分変化させる
    ニューラルネットワーク装置。
  16. 前記複数の記憶装置は、
    行列状に配置され、
    スパイクタイミング依存シナプス可塑性学習におけるプレスパイクまたはポストスパイクのうちの一方である第１スパイク信号が、行方向に並んだ２以上の記憶装置に対して共通のラインを介して与えられ、
    前記プレスパイクまたは前記ポストスパイクのうちの前記第１スパイク信号ではない他方である第２スパイク信号が、列方向に並んだ２以上の記憶装置に対して共通のラインを介して与えられる
    請求項１５に記載のニューラルネットワーク装置。
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