JP3828538B2 - 半導体集積回路装置および差動小振幅データ送信装置 - Google Patents

Description

本発明は、半導体集積回路装置および差動小振幅データ送信装置に係り、特に差動出力駆動回路の出力信号のスルーレートを調整する手段に関するもので、例えばＵＳＢ規格の出力駆動回路に適用されるものである。

データ出力回路の入力として大振幅のステップ電圧が印加された場合、出力電圧の上昇速度は、微小時間Δｔの電圧変化分をΔＶとするとΔＶ／Δｔで与えられ、出力スルーレート（ＳＲ）と呼ばれている。半導体集積回路装置（ＬＳＩ）のデータ出力回路の出力波形を調整する必要がある場合、出力ＳＲを調整するためのスルーレート制御増幅器あるいはスルーレート調整回路が内蔵されれている。

図７は、演算増幅器の出力ＳＲを調整するためのスルーレート制御増幅器の一例（特許文献１に開示）を示す。このスルーレート制御増幅器は、トランジスタＱ１のエミッタにトランジスタＱ３，Ｑ５及び抵抗Ｒ１〜Ｒ３からなる第１定電流源を接続し、それらの接続点と接地ノードとの間にキャパシタＣ１を接続して第１スルーレート回路を形成している。同様に、トランジスタＱ２，Ｑ４，Ｑ６、抵抗Ｒ４〜Ｒ６及びキャパシタＣ２で第２スルーレート回路を形成している。そして、これらのスルーレート回路を縦続接続して演算増幅器ＡＭＰの入力に接続している。

このスルーレート制御増幅器は、エミッタホロワ接続されたトランジスタの定電流負荷に保持容量を接続した高入力インピーダンスでかつ広帯域な検波回路で形成されているので、高周波で安定したスルーレート制御ができる。

図８は、スルーレート調整回路の一例（特許文献２に開示）を示す。このスルーレート調整回路は、出力タイミング信号を生成する遅延回路を遅延段数可変遅延回路で構成している。そして、スルーレート調整データに応じて遅延段数単位で出力タイミング信号の遅延時間を調整することによって出力ＳＲを決定する。

このように遅延段数を変更することにより、大きく遅延時間を調整することができ、出力ＳＲの調整マージンを大きくすることができ、出力ＳＲを実際の出力回路の出力ノード駆動能力に応じて正確に調整することができる。

一方、ＵＳＢ(Universal Serial Bus)２．０、ＩＥＥＥ１３９４などの規格では、差動の小振幅データ信号の仕様として出力ＳＲが規定されている（例えばＵＳＢ２．０の規格では出力ＳＲが５００ｐｓ）。したがって、差動出力信号を出力する差動出力駆動回路の設計に際しては、転送線路全体でのインピーダンスのミスマッチ、寄生集中インダクタンス、寄生集中容量、外来ノイズなどによるアイパターン波形品質の悪化の影響を最大限排除することが重要になる。

従来、上記したような差動出力信号のＳＲを仕様通り調整するため、差動出力駆動回路の吐き出し出力側のＰチャネル型ＭＯＳトランジスタのゲートに入力する駆動信号の波形を制御しているが、所望の制御波形を得るための設計期間がかなりかかり、設計コストが高くなり、所望のＬＳＩ製品を短期間で実現することが困難であった。
特開平７−５８５５９号公報 特開２００２−１５８５７７号公報

上記したようにＬＳＩに内蔵される差動出力駆動回路の出力ＳＲを調整するための従来の手法は、設計コストが高くなり、所望のＬＳＩ製品を短期間で製造することが困難であるという問題があった。

本発明は上記の問題点を解決すべくなされたもので、差動出力駆動回路の出力波形品質を改善するための出力ＳＲの調整を簡単に実施することができ、設計期間の短縮化を図り、所望の製品を比較的短期間で実現し得る半導体集積回路および差動小振幅データ送信装置を提供することを目的とする。

本発明の半導体集積回路装置は、差動出力駆動回路と、前記差動出力駆動回路の一対の出力端子間に所望の容量値を接続する容量接続回路と、前記容量接続回路により接続される容量値を調整する容量調整回路とを具備することを特徴とする。

本発明の差動小振幅データ送信装置は、差動出力駆動回路を内蔵し、前記差動出力駆動回路の一対の出力端子に対応して接続された一対の外部出力端子を有する半導体集積回路装置と、前記半導体集積回路装置の外部で前記差動出力駆動回路の一対の出力端子間に付加接続され、前記差動出力駆動回路の出力スルーレートを調整するための容量素子とを具備することを特徴とする。

本発明の半導体集積回路装置によれば、容量値切換回路に対する選択制御信号あるいは容量値切換回路の配線パターンなどを適切に設定することによって、差動出力駆動回路の一対の出力端子間の接続容量を所望の容量値に簡単に調整することが可能になり、差動出力駆動回路の出力波形品質を改善するために出力スルーレートを簡単に調整することができる。したがって、半導体集積回路装置の設計期間を短縮し、所望の製品を比較的短期間で実現することが可能になる。

本発明の差動小振幅データ送信装置によれば、差動出力駆動回路を内蔵した半導体集積回路装置の外部で差動出力駆動回路の出力ＳＲ調整用の容量素子を外付け接続することによって、出力ＳＲ調整用の容量を所望の容量値に簡単に調整することが可能になり、差動出力駆動回路の出力波形品質を改善するために出力スルーレートを簡単に調整することができる。したがって、差動小振幅データ送信装置の設計期間を短縮し、所望の製品を比較的短期間で実現することが可能になる。

＜第１の実施形態＞
図１は、第１の実施形態に係る半導体集積回路（ＬＳＩ）に内蔵された差動出力駆動回路と転送線路を含む負荷回路との接続状態の一例を示す回路図である。

図１において、第１のＬＳＩ１１は差動出力駆動回路１０を内蔵しており、差動出力駆動回路１１の差動対をなす＋出力側（電流吐き出し側）および−出力側（電流吸い込み側）にそれぞれ４５Ωの出力抵抗Ｒout が接続されている。第２のＬＳＩ１２は差動入力増幅回路１３を内蔵しており、差動入力増幅回路１３の（＋）入力側および（−）入力側にそれぞれ４５Ωの入力抵抗Ｒinが接続されている。そして、第１のＬＳＩ１１の一対の出力端子１１ａ，１１ｂと第２のＬＳＩ１２の一対の入力端子１２ａ，１２ｂとの間に転送線路（ケーブル等）１４が接続されており、この転送線路１４の特性インピーダンスは、シングルインピーダンスが４５Ω、差動インピーダンスが９０Ωである。

そして、本実施形態においては、第１のＬＳＩ１１において差動出力駆動回路１０の一対の出力端子間に所望の容量値Ｃを接続する容量接続回路２０が接続されている。さらに、上記容量値Ｃを調整するための後述する容量調整回路が設けられている。この容量調整回路は、例えば製造段階の任意の時期に容量接続回路２０の容量値を切換える、あるいは変化させることが可能に構成されており、例えば複数の容量値のうちで所望の容量値を切換え選択して接続することが可能に構成されている。

上記構成によれば、差動出力駆動回路１０の動作は、差動対をなす出力電流を特性インピーダンスを持つ転送線路１４へ与えて信号伝搬を行うとともに、容量接続回路２０へ与えてその容量を充電して余分に電荷を使うことによって出力波形をなまらせている。この差動出力駆動回路１０の一対の出力端子間に接続されている容量接続回路２０の容量は、転送線路１４の一対の線路間のうちの一方の線路側からは２倍の容量に見えるので、転送線路１４の一対の線路間の結合容量よりも影響が強くなり、ＳＲの調整効果が大きい。

したがって、容量接続回路２０を用いて所望の容量値Ｃに設定することによって出力ＳＲを所望値に設定し、差動出力駆動回路１０の出力波形品質を改善し、アイパターン規格に対する最適な出力波形を生成することが可能になる。

図２（ａ）、（ｂ）は、図１中に示した差動出力駆動回路１０の出力電流源と容量接続回路２０のキャパシタ（容量値Ｃ）との等価回路および出力電流源の出力電流Ｉによるキャパシタの充電特性を出力スルーレートの関係として示している。

差動出力駆動回路１０の出力電流Ｉが容量接続回路２０のキャパシタ（容量値Ｃ）を充電する時、出力電流Ｉと出力電圧Ｖの関係（充電特性）は図２（ｂ）に示すようになる。ここで、Ｖ（ｔ）は時間ｔの経過とともに上昇する電圧、Ｖｄｃは飽和電圧（安定電圧）であり、キャパシタの充電電荷Ｑは、
Ｑ＝Ｉ×ｔ＝Ｃ×Ｖ ……（１）
出力信号のＳＲは、
ＳＲ＝Ｖ／ｔ＝Ｉ／Ｃ ……（２）
である。

ＵＳＢ２．０規格は、線路１本当りの直流インピーダンス４５／２Ω、出力ｄｃ電圧４００ｍＶ、よって電流１７．７８ｍＡがｄｃ電流であるが、ＳＲの５００ｐＳを満足するためには、０から１７．７８ｍＡへの切り替り時に、電流を動的に変化させ、ＳＲ制御を行うしか方法がない。このため、寄生容量の影響で、ボードやパッケージ、ケーブル等の依存性を受けて、当初から最適に設計できない。この制御を最初から最適に設計するのは困難なので、差動出力駆動回路１０の一対の出力端子間に接続された容量接続回路２０を設け、電流の一部を容量接続回路２０の充電に回すことで、信号波形を鈍らすことができる。

図３（ａ）は、図１中の容量接続回路２０と容量調整回路３０の一具体例を示す。容量接続回路２０は、予め形成された複数のキャパシタＣ１、Ｃ２、…、Ｃｎのうちの１個を選択して差動出力駆動回路１０の一対の出力端子間に接続するものである。この場合、キャパシタを選択するための容量調整回路３０として、各キャパシタに対応して例えば直列に接続されたスイッチ素子とそのスイッチ状態を制御するスイッチ制御回路を予め設けておけばよい。

上記各スイッチ素子として、例えばＮチャネルＭＯＳトランジスタ３１のみが用いられている。そして、スイッチ制御回路として、上記ＭＯＳトランジスタ３１のゲートに印加する制御信号の論理レベルを"Ｈ"または"Ｌ"に制御することによって、各スイッチ素子のうちの任意のスイッチ素子を駆動し得るように、例えば制御データをデコードして制御信号を生成するデコーダ回路３２が設けられている。

図３（ｂ）は、図１中の容量接続回路２０と容量調整回路３０の他の具体例を示す。

容量接続回路は、図３（ａ）に示した容量接続回路２０と同様である。容量調整回路３０のスイッチ素子としてＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタからなるＣＭＯＳ転送ゲート３３が用いられている。容量調整回路３０のスイッチ制御回路として、デコーダ回路３２と、その出力から相補的なスイッチ制御信号を生成するためのインバータ回路３４が用いられている。

図１中に示した差動出力駆動回路１０と容量接続回路２０と容量調整回路を内蔵したＬＳＩ１１を新規に製品化しようとする場合、そのＬＳＩの評価サンプルの製造段階でキャパシタの容量値Ｃを実際に最適容量値となるように調整して決定し、この決定値を当該ＬＳＩ製品の量産時に反映させることによって差動出力駆動回路１０の出力波形の品質を改善することが可能になる。

このためには、まず、例えばダイソートテスト時に差動出力駆動回路１０の一対の出力端子に対応するＬＳＩ出力端子１１ａ，１１ｂに図１中の転送線路側に相当する等価負荷を接続した状態で差動出力波形を観測する。そして、アイパターン規格に対する最適な出力波形が生成されるように容量接続回路２０の容量値Ｃを所望値（最適容量値）に設定する。即ち、容量接続回路２０の容量値Ｃを所望値に設定する際、デコーダ回路３２によって各キャパシタＣ１、Ｃ２、…、Ｃｎを順次選択し、各キャパシタ毎にアイパターンを観測する処理を行うことによって、所望のキャパシタを選択する（出力ＳＲを所望値に設定する）ように決定することが可能になる。そして、新規に製品化しようとするＬＳＩの量産に際しては、上記したように決定した所望のキャパシタに対応するスイッチ素子のオン／オフ状態を確定するために、各スイッチ素子を構成するＭＯＳトランジスタ２１のゲートの接続先を配線パターンにより電源電位ノードあるいは接地ノードに固定すればよい。

したがって、図１中に示したＬＳＩ１１によれば、アイパターン規格に対する最適な出力波形を生成する作業を、従来必要とした設計期間と比べて著しく短期間に、簡単に実施できる。

図４（ａ）乃至（ｃ）は、図１中に示した差動出力駆動回路１０の出力ＳＲを変化させた場合の出力波形のアイパターンの変化を観測した結果の一例を示す。

図４（ａ）は、ＳＲが速いので、出力信号の高周波成分が大きく、出力波形が乱れている様子を示している。図４（ｃ）は、ＳＲが遅いので、出力信号の高周波成分が小さく、出力波形の乱れが少ない様子を示している。なお、従来は、図４（ｃ）に示したような品質の良いアイパターンを実現しようとすると、設計期間が長くなり、困難であった。

なお、容量接続回路２０の変形例として、予め形成された複数のキャパシタのうちの２個以上を選択して並列、直列あるいは直並列に接続して差動出力駆動回路１０の一対の出力端子間に接続するように実施してもよい。

＜第２の実施形態＞
図５は、第２の実施形態に係る差動小振幅データ送信装置と転送線路を含む負荷回路との接続状態の一例を示す回路図である。図５において、第１のボード（実装基板）４１上には、パッケージングされた状態のＬＳＩ装置４２とコネクタ４３が搭載されている。ＬＳＩ装置４２は、差動出力駆動回路４４を内蔵しており、差動出力駆動回路４４の一対の出力端子に接続された一対の外部出力端子４２ａ，４２ｂはコネクタ４３と電気的に接続されている。さらに、第１のボード４１上において、所望の容量値を有する出力ＳＲ調整用のキャパシタ４５が搭載されており、このキャパシタ４５はＬＳＩ装置４２の一対の出力端子４２ａ，４２ｂ間に電気的に接続されている。

なお、差動出力駆動回路４４の差動出力波形のアイパターンを観測するために、コネクタ４３に転送ケーブル４６の一端側を電気的に接続し、第２のボード４７上に搭載された一対の負荷抵抗（整合抵抗）４８に転送ケーブル４６の終端側を電気的に接続している。

上記したように、差動出力駆動回路４４の一対の出力端子に接続されたＬＳＩ装置４２の一対の出力端子４２ａ，４２ｂ間に所望の容量値を有する出力ＳＲ調整用のキャパシタ４５が外付け接続されることによって、第２の実施形態に係る差動小振幅データ送信装置４０が構成されている。

図６（ａ）乃至（ｄ）は、図５中に示したＬＳＩ装置４２の一対の出力端子４２ａ，４２ｂ間に出力ＳＲ調整用のキャパシタ４５が接続されていない場合と外付け接続された後における転送ケーブル４６終端側でのアイパターンおよび入力信号を観測した結果の一例を示す。

出力ＳＲ調整用のキャパシタ４５が接続されていない時に、図６（ａ）に示すような出力波形のアイパターンおよび図６（ｂ）に示すような入力信号の波形が得られる場合、出力ＳＲ調整用のキャパシタ４５として例えば５ｐＦのキャパシタを追加（ＬＳＩ装置４２に外付け接続する）ことによって、図６（ｃ）に示すように出力波形のアイパターンおよび図６（ｄ）に示すような入力信号の波形を改善することができる。

本発明の第１の実施形態に係るＬＳＩに内蔵された差動出力駆動回路と転送線路を含む負荷回路との接続状態の一例を示す回路図。 図１中に示した差動出力駆動回路の出力電流源と容量接続回路のキャパシタとの等価回路および出力電流によるキャパシタの充電特性を出力スルーレートの関係として示す図。 図１中の容量接続回路および容量調整回路の具体例を示す回路図。 図１中に示した差動出力駆動回路の出力ＳＲを変化させた場合の出力波形のアイパターンの変化を観測した結果の一例を示す波形図。 本発明の第２の実施形態に係る差動小振幅データ送信装置と転送線路を含む負荷回路との接続状態の一例を示す回路図。 図５中に示したＬＳＩの一対の外部出力端子間に出力ＳＲ調整用のキャパシタが接続されていない場合と外付け接続された後における転送ケーブルの終端側におけるアイパターンを対比して観測結果の一例を示す波形図。 演算増幅器の出力ＳＲを調整するための従来のスルーレート制御増幅器の一例を示す回路図。 従来のスルーレート調整回路の一例を示すブロック図。

符号の説明

１０…差動出力駆動回路、１１…第１のＬＳＩ、１１ａ，１１ｂ…第１のＬＳＩの一対の出力端子、Ｒout …出力抵抗、１２…第２のＬＳＩ、１２ａ，１２ｂ…第２のＬＳＩの一対の入力端子、Ｒin…入力抵抗、１３…差動入力増幅回路、１４…転送線路（ケーブル等）、２０…容量接続回路。

Claims (5)

1. 差動出力駆動回路と、
   前記差動出力駆動回路の一対の出力端子間に所望の容量値を接続する容量接続回路と、
   前記容量接続回路により接続される容量値を調整する容量調整回路
   とを具備することを特徴とする半導体集積回路装置。
2. 前記容量接続回路は、前記容量接続回路の容量値を切換えることが可能に構成されており、複数のキャパシタの所望の容量値を有するキャパシタを切換え選択して接続することを特徴とする請求項１記載の半導体集積回路装置。
3. 前記容量接続回路は、予め形成された複数のキャパシタのうちの１個を選択して前記差動出力駆動回路の一対の出力端子間に接続することを特徴とする請求項２記載の半導体集積回路装置。
4. 前記容量調整回路は、前記各キャパシタに対応して直列に接続されたスイッチ素子と、前記各スイッチ素子のスイッチ状態を制御するスイッチ制御回路とを具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
5. 差動出力駆動回路を内蔵し、前記差動出力駆動回路の一対の出力端子に対応して接続された一対の外部出力端子を有する半導体集積回路装置と、
   前記半導体集積回路装置の外部で前記差動出力駆動回路の一対の出力端子間に付加接続され、前記差動出力駆動回路の出力スルーレートを調整するための容量素子
   とを具備することを特徴とする差動小振幅データ送信装置。

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