KR100237088B1

KR100237088B1 - 반도체 장치

Info

Publication number: KR100237088B1
Application number: KR1019960001887A
Authority: KR
Inventors: 게이지로 야마모토
Original assignee: 아끼구사 나오유끼; 후지쓰 가부시키가이샤
Priority date: 1995-06-21
Filing date: 1996-01-29
Publication date: 2000-01-15
Also published as: EP0750242A3; US5646549A; KR970003924A; JPH098637A; EP0750242A2

Abstract

프린트 기판상의 배선등의 신호 전송로에 신호를 출력시키기 위한 출력회로를 구비하여 이루어지는 반도체 장치에 관한 것으로, 하이레벨값의 정확하면서, 또한 CMOS 레벨의 신호보다도 작은 진폭의 출력신호를 출력시킬 수 있고, 또 고정밀도 저항을 필요로 하지 않으며, 제조 공정의 증가를 초래하지 않는 출력회로를 구비한 반도체 장치의 제공을 목적으로 한다.

데이타 DATA1=로우레벨, pMOS 트랜지스터(29) = 도통이 되는 경우, 차동 증폭기(31)에 의해 pMOS 트랜지스터(28)이 게이트 전압을 제어하고, 노드(32)의 전압이 전원전압 VT1이 되도록 하며, 출력신호 OUT1의 하이레벨값을 전원전압 VDD보다도 저전압인 전원전압 VT1이 되도록 제어한다.

Description

반도체 장치

제1도는 본 발명의 제1실시예의 주요부를 도시하는 회로도.

제2도는 본 발명의 제2실시예의 주요부를 도시하는 회로도.

제3도는 본 발명의 제3실시예의 주요부를 도시하는 회로도.

제4도는 본 발명의 제4실시예의 주요부를 도시하는 회로도.

제5도는 LVDS 전송 회로를 도시하는 회로도.

제6도는 LVDS 전송 회로를 구성하는 출력 회로의 구성예를 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

3 : 출력 회로 10 : 입력 회로

14,15,57 : 인버터 16,17 : pMOS 트랜지스터

18,19,39,40 : nMOS 트랜지스터 24 : 출력 단자

26,37 : 접지선 31,42,74 : 차동 증폭기

49 : 반전·비반전 회로 50 : 인버터

52 : 출력 레벨값 설정 회로 64 : 하이 레벨값 설정 회로

65 : 로우 레벨값 설정 회로 66 : 안정화 회로

88,89 : 출력 신호 생성 회로 VDD,VT1,VT2,VT3,VT4 : 전원 전압

VSS : 접지 전압

본 발명은 인쇄 기판상의 배선 등의 신호 전송로에 신호를 출력시키기 위한 출력 회로를 구비하여 이루어진 반도체 장치에 관한 것이다.

종래, 신호 전송 방식으로서, 예컨대, 출력 회로에 CMOS 출력 회로, 즉, 풀업 소자로서 pMOS 트랜지스터를 설치하고, 풀다운 소자로서 nMOS 트랜지스터를 설치하여 이루어진 출력 회로를 사용하는 동시에, 출력 회로의 출력단이 접속되는 외부 단자에 접속되는 배선의 용량을 부하 용량으로서 취급하는 신호 전송 방식이 공지되어 있다.

이 신호 전송 방식은 배선 용량에 대한 충방전을 행함으로써 신호를 전송하고, 반사 등의 노이즈가 발생되는 기간은 층방전 기간으로서 취급하며, 이 때문에 전송 신호의 진폭이 커지고, 전송의 고속화를 도모할 수 없으며, 소비 전력도 커지는 문제점을 가지고 있었다.

그래서, 전송의 고속화나 소비 전력의 절감을 도모하기 위해서, 신호 전송로를 이루는 배선을 일정한 특성 임피던스를 가진 신호 전송로를 사용하고, 배선과 동등한 특성 임피던스(온저항치)를 가진 출력 회로를 사용해 왔다.

그러나, 최근 한층 더 전송의 고속화나 소비 전력의 절감을 도모하는 전송방식으로서 LVDS(Low Voltage Differential Signal)로 불리는 전송 방식이 제안되고 있다.

이 LVDS 전송 방식은 특히 장거리·고주파수 전송을 실현하기 위한 전송 방식이며 IEEE(Institute of Electrical Electronic Engineers)에서 표준화되도록 하고 있다.

이에, 제5도는 LVDS 전송 회로를 도시하는 회로도이고, 참조부호 1,2는 집적회로, 3은 집적 회로(1)가 구비하고 있는 출력회로, 참조 부호 4,5는 집적 회로(1)의 외부 단자, 참조 부호 6,7은 신호 전송로를 이루는 배선이다.

또한, 참조 부호 8,9는 집적 회로(2)의 외부 단자, 10은 집적 회로(2)가 구비하고 있는 차동 증폭기로 이루어진 입력 회로, 11은 입력 회로(10)의 차동 입력 단자간에 접속된 종단 저항이고, 이 종단 저항(11)은 100Ω으로 되어 있다.

즉, LVDS 전송 방식은 출력 회로(3)로부터 서로 보완 관계에 있는 신호를 배선(6,7)에 출력시키고, 이들 배선(6,7)을 집적 회로(2)의 내부에서 100Ω의 종단 저항(11)에 접속함으로써 작은 전폭 신호의 전송을 실현하는 것이다.

이에, 출력 회로(3)는 종래 기술을 사용한다고 한다면, 예컨대, 제6도에 도시된 것처럼 구성된다.

제6도에서 DATA는 내부 회로로부터 출력되는 데이타, 참조 부호 13은 데이타(DATA)를 반전시키는 인버터, 14,15는 출력용 인버터이고, 16,17은 pMOS 트랜지스터, 18,19는 nMOS 트랜지스터, VDD는 전원 전압, VSS는 접지 전압이다.

또한, 참조 부호 20, 21은 저항치의 에러를 10% 미만으로 하는 동시에 인버터(14,15)의 온저항치를 저항(20,21)의 저항치로 간주할 수 있는 크기의 저항값을 갖는 고정밀도 저항이다.

즉, pMOS 트랜지스터(16,17) 및 nMOS 트랜지스터(18,19)의 온저항치는 제조 에러에 의해 통상 30% 이상의 에러를 가지지만, LVDS 전송 방식에 있어서는 로우 레벨 출력의 기준 전압 VOL 및 하이 레벨 출력의 기준 전압 VOH의 정밀도를 각각 10% 미만으로 하는 것이 규격화 되어 있다.

그래서, 이 출력 회로(3)에서는 인버터(14,15)의 온저항치의 에러를 제거하기 위해 고정밀도 저항(20,21)을 설치하고 인버터(14,15)의 온저항치의 에러를 10% 미만으로 간주할 수 있도록 하며, 로우 레벨 출력의 기준 전압 VOL 및 하이 레벨 출력의 기준 전압 VOH을 보증할 수 있도록 하고 있다.

그러나, 통상의 CMOS 공정에 있어서는 저항치의 에러가 10% 미만인 고정밀도 저항을 형성하는 공정이 포함되어 있지 않기 때문에, 제6도에 나타낸 출력 회로(3)를 구비하여 이루어진 반도체 장치를 제조하는 경우에는 고정밀도 저항(20,21)을 형성하기 위한 공정을 증가할 필요가 있지만, 제조 공정이 증가하면 반도체 장치의 가격 상승을 초래한다는 문제점이 있다.

본 발명은 이러한 점을 감안하여, 출력 신호의 하이 레벨 값과 로우 레벨 값중 어느 한쪽, 또는 하이 레벨 값과 로우 레벨 값의 양쪽 모두를 정확한 값으로 출력시킬 수 있으며, 또 제조 공정의 증가를 초래하지 않고, 가격의 상승을 초래하지 않는 출력 회로를 구비한 반도체 장치의 제공을 목적으로 한다.

본 발명의 제1발명에 의한 반도체 장치는, 소스에 제1 전압이 공급되는 제1 전계 효과 트랜지스터와, 소스가 제1 전계 효과 트랜지스터의 드레인에 접속되고 게이트가 신호 입력단이 되며 드레인이 신호 출력단이 된 제2 전계 효과 트랜지스터와, 제2 전계 효과 트랜지스터가 도통 상태로 된 경우에 제2 전계 효과 트랜지스터의 드레인 전압이 제2 전압이 되도록 제1 전계 효과 트랜지스터의 게이트 전압을 제어하는 제어 회로를 포함하는 출력 회로를 구비하는 것이다.

본 발명의 제2 발명에 의한 반도체 장치는, 소스에 제1 전압이 공급되는 제1의 p채널 전계 효과 트랜지스터와, 소스를 제1의 p채널 전계 효과 트랜지스터의 드레인에 접속시켜, 동작시 도통 상태가 되는 제2의 p채널 전계 효과 트랜지스터와, 이 제2의 p채널 전계 효과 트랜지스터의 드레인 전압이 제1 전압보다도 저전압인 제2 전압으로 유지되도록 제1 전계 효과 트랜지스터의 게이트 전압을 제어하는 제1 제어 회로와, 소스에 제2 전압보다도 저전압인 제3 전압이 공급되는 제1의 n채널 전계 효과 트랜지스터와 소스가 제1의 n채널 전계 효과 트랜지스터의 드레인에 접속되어 동작시, 도통 상태가 되는 제2의 n채널 전계 효과 트랜지스터와, 이 제2의 n채널 전계 효과 트랜지스터의 드레인 전압이 제3 전압보다도 고전압이고 제2 전압보다는 저전압인 제4 전압으로 유지되도록 제1의 n채널 전계 효과 트랜지스터의 게이트 전압을 제어하는 제2 제어 회로와, 제1 및 제2 제어회로에 제어되고 하이 레벨 값을 제2의 p채널 전계 효과 트랜지스터의 드레인 전압과 동일 전압으로 하며 로우 레벨 값을 제2의 n채널 전계 효과 트랜지스터의 드레인 전압과 동일 전압으로 하는 출력 신호를 출력하는 출력 신호 생성 회로를 포함하는 출력 회로를 구비하는 것이다.

제1 발명에 있어서는 제2 전계 효과 트랜지스터가 도통 상태가 된 경우에는 제어 회로에 의해 제2 전계 효과 트랜지스터의 드레인 전압이 제2 전압이 되도록 제어된다.

따라서, 제1 및 제2 전계 효과 트랜지스터를, 예를 들면 p채널 전계 효과 트랜지스터로 하고, 제2 전압을 제1 전압보다도 저전압으로 하는 경우에는 제조 에러에 관계없이 하이 레벨 값을 제2 전압으로 하는 출력 신호를 출력시킬 수 있다.

또한, 제1 및 제2 전계 효과 트랜지스터를, 예를 들면 n채널 전계 효과 트랜지스터로 하고, 제2 전압을 제1 전압보다도 고전압으로 하는 경우에는 제조 에러에 관계없이 로우 레벨 값을 제2 전압으로 하는 출력 신호를 출력시킬 수 있다.

즉, 제1 발명에 의하면, 하이 레벨 값 또는 로우 레벨 값의 정확한 출력 신호를 출력시킬 수 있으며, 또 고정밀도 저항을 필요로 하지 않는다.

또한, 제2 발명에 있어서는 출력 신호 생성 회로는 제1 및 제2 제어 회로로 제어되고, 하이 레벨 값을 제2의 p채널 전계 효과 트랜지스터의 드레인 전압과 동일 전압으로 하며, 로우 레벨 값을 제2의 n채널 전계 효과 트랜지스터의 드레인 전압과 동일 전압으로 하는 출력 신호를 출력한다.

제2의 p채널 전계 효과 트랜지스터의 드레인 전압은 제1 제어 회로에 의해 제1 전압보다도 저전압인 제2 전압으로 유지되도록 제어되고, 제2의 n채널 전계 효과 트랜지스터의 드레인 전압은 제2 제어 회로에 의해 제3 전압보다도 고전압인 제4 전압으로 유지되도록 제어되므로, 제조 에러에 관계없이 출력 신호 생성 회로는 하이 레벨 값을 제2 전압으로 하며, 로우 레벨 값을 제4 전압으로 하는 출력 신호를 출력하게 된다.

즉, 제2 발명에 의하면, 하이 레벨 값 및 로우 레벨 값의 정확한 출력 신호를 출력시킬 수 있으며, 또 고정밀도 저항을 필요로 하지 않는다.

이하, 제1도∼제4도를 참조하여 본 발명의 제1 실시예∼제4 실시예에 관하여 설명한다.

[제1 실시예(제1도)]

제1도는 본 발명의 제1 실시예의 주요부를 도시하는 회로도이며, 본 발명의 제1 실시예에서 구비되는 출력 회로를 도시하고 있다. 즉, 본 발명의 제1 실시예는 제1도에 나타낸 출력 회로를 구비하여 구성되는 것이다.

제1도에서 DATA1은 내부 회로로부터 출력되는 CMOS 레벨의 데이타, 참조 부호 24는 출력 신호 OUT1가 출력되는 출력 단자이다.

또한, 참조 부호 25는 전원 전압 VDD를 공급하는 VDD 전원선, 26은 접지 전압 VSS을 공급하는 VSS 접지선, 27은 전원 전압 VDD 보다 작고 접지 전압 VSS 보다 큰 전원 전압 VT1을 공급하는 VT1 전원선이다.

또, 참조 부호 28,29는 pMOS 트랜지스터, 30은 저항, 31은 차동 증폭기이고, 이 차동 증폭기 31에 있어서, 31A는 비반전 입력 포트, 31B는 반전 입력 포트, 31C는 출력 포트이다.

pMOS 트랜지스터(28)는 소스가 VDD 전원선(25)에 접속되고, 게이트가 차동 증폭기(31)의 출력 포트(31C)에 접속되어 있다.

또한, pMOS 트랜지스터(29)는 소스가 pMOS 트랜지스터(28)의 드레인에 접속되며, 드레인이 출력 단자(24)에 접속되어 있고, 게이트에 데이타 DATA1이 입력된다.

또한, 저항(30)은 일단이 출력 단자(24)에 접속되고, 타단이 VSS 접지선(26)에 접속되어 있다.

또한, 차동 증폭기(31)는 비반전 입력 포트(31A)가 pMOS 트랜지스터(29)의 드레인이 접속되고, 반전 입력 포트(31B)가 VT1 전원선(27)에 접속되어 있다.

본 제1 실시예에 있어서는 데이타 DATA1이 하이 레벨이 된 경우 pMOS 트랜지스터(29)는 비도통 상태가 되고, 노드(32)의 전압은 접지 전압 VSS이 되고, 출력 신호 OUT1의 전압은 접지 전압 VSS이 된다.

이에 반하여, 데이타 DATA1이 로우 레벨이 된 경우에는 pMOS 트랜지스터(29)=도통 상태가 되지만, 이 경우 노드(32)의 전압이 전원 전압 VT1 보다도 높아지면 차동 증폭기(31)의 출력 전압이 높아지고, pMOS 트랜지스터(28)의 온저항치가 커지며, 노드(32)의 전압은 전원 전압 VT1과 동일 전압이 될 때까지 하강한다.

이것에 대하여, 노드(32)의 전압이 전원 전압 VT1 보다도 낮아지면, 차동 증폭기(31)의 출력 전압이 낮아지고, pMOS 트랜지스터(28)의 온저항치가 작아지며, 노드(32)의 전압은 전원 전압 VT1과 동일 전압이 될 때까지 상승한다.

즉, 데이타 DATA1이 로우 레벨이 된 경우에는 제조 에러에 관계없이 노드(32)의 전압은 전원 전압 VT1이 되고, 출력 신호 OUT1의 전압은 전원 전압 VT1이 된다.

이와 같이, 본 제1 실시예에 의하면, 하이 레벨값을 전원 전압 VT1으로 하는 하이 레벨 값이 정확하고, 또한 CMOS 레벨의 신호보다도 작은 진폭의 출력 신호 OUT1를 출력시킬 수 있으며, 전송의 고속화를 도모할 수 있다.

또한, 본 제1 실시예에 의하면, 고정밀도 저항을 필요로 하지 않으므로, 제조 공정의 증가를 초래하지 않으며, 따라서 가격의 상승을 초래하지 않는 효과도 얻을 수 있다.

또, 입력 단자를 통하여 전원 전압 VT1을 입력할 수 있도록 하는 경우에는 사용 상태에 따라서 전원 전압 VT1을 변화시킬 수 있으므로, 편의성의 향상을 도모할 수 있다.

[제2 실시예(제2도)]

제2도는 본 발명의 제2 실시예의 주요부를 도시하는 회로도이고, 본 발명의 제2 실시예에서 포함되는 출력 회로를 도시하고 있다. 즉, 본 발명의 제2 실시예는 제2도에 도시하는 출력 회로를 구비하여 구성되는 것이다.

제2도에서 DATA2는 내부 회로로부터 출력되는 CMOS 레벨의 데이타, 35는 출력신호 OUT2가 출력되는 출력 단자, 36는 VDD 전원선, 37은 VSS 접지선, 38은 전원 전압 VDD보다 작고 접지 전압 VSS 보다 큰 전원 전압 VT2을 공급하는 VT2 전원선이다.

또한, 참조 부호 39,40은 nMOS 트랜지스터, 41은 저항, 42는 차동 증폭기이고, 이 차동 증폭기(42)에 있어서, 42A는 비반전 입력 포트, 42B는 반전 입력 포트, 42C는 출력 포트이다.

nMOS 트랜지스터(39)는 소스가 VSS 접지선(37)에 접속되고, 게이트가 차동 증폭기(42)의 출력 포트(42C)에 접속되어 있다.

또한, nMOS 트랜지스터(40)는 소스가 nMOS 트랜지스터(39)의 드레인에 접속되고, 드레인이 출력 단자(35)에 접속되어 있으며, 게이트에 데이타 DATA2가 입력된다.

또한, 저항(41)은 일단이 출력 단자(35)에 접속되고, 타단이 VDD 전원선(36)에 접속되어 있다.

또한, 차동 증폭기(42)는 비반전 입력 포트(42A)가 nMOS 트랜지스터(40)의 드레인에 접속되고, 반전 입력 포트(42B)가 VT2 전원선(38)에 접속되어 있다.

본 제2 실시예에 있어서는 데이타 DATA2가 로우 레벨이 된 경우, nMOS 트랜지스터(40)는 비도통 상태가 되며, 노드(43)의 전압은 전원 전압 VDD로 되고, 출력 신호 OUT2의 전압=전원 전압 VDD로 된다.

이에 반하여, 데이타 DATA2가 하이 레벨이 된 경우에는 nMOS 트랜지스터(40)=도통 상태가 되지만, 이 경우 노드(43)의 전압이 전원 전압 VT2 보다도 높아지면 차동 증폭기(42)의 출력 전압이 높아지고, nMOS 트랜지스터(39)의 온저항치가 작아져, 노드(43)의 전압은 전원 전압 VT2과 동일 전압이 될 때까지 하강한다.

이것에 대하여, 노드(43)의 전압이 전원 전압 VT2 보다도 낮아지면, 차동 증폭기(42)의 출력 전압은 낮아지고, nMOS 트랜지스터(39)의 온저항치가 커지며, 노드(43)의 전압은 전원 전압 VT2와 동일 전압이 될 때까지 상승한다.

즉, 데이타 DATA2가 하이 레벨이 된 경우에는 제조 에러에 관계없이 노드(43)의 전압은 전원 전압 VT2가 되고, 출력 신호 OUT2의 전압은 전원 전압 VT2가 된다.

이와 같이, 본 제2 실시예에 의하면, 로우 레벨 값을 전원 전압 VT2으로 하는 로우 레벨 값이 정확하고, CMOS 레벨의 신호보다도 작은 진폭의 출력 신호 OUT2를 출력시킬 수 있으며, 전송의 고속화를 도모할 수 있다.

또한, 본 제2 실시예에 의하면, 고정밀도 저항을 필요로 하지 않으므로, 제조 공정의 증가를 초래하지 않으며, 따라서 가격의 상승을 초래하지 않는 효과를 얻을 수 있다.

또, 입력 단자를 통하여 전원 전압 VT2를 입력 할 수 있도록 하는 경우에는 사용 상태에 따라서 전원 전압 VT2를 변화시킬 수 있으므로 편의성의 향상을 도모할 수 있다.

[제3 실시예(제3도)]

제3도는 본 발명의 제3 실시예의 주요부를 도시하는 회로도이며, 본 발명의 제3 실시예에서 포함되는 출력 회로를 도시하고 있다. 즉 본 발명의 제3 실시예는 제3도에 도시하는 출력 회로를 구비하여 구성되는 것이다.

제3도에서 참조 부호 45는 상보 관계에 있는 출력 신호 OUT3,를 출력하는 출력 신호 생성 회로이며, 46은 출력 신호 OUT3가 출력되는 출력 단자, 47은 출력 신호가 출력되는 출력 단자이다.

또한, 참조부호 48은 출력 신호 OUT3,의 하이 레벨 값 및 로우 레벨 값을 설정하기 위한 출력 레벨값 설정 회로이다.

또한, 출력 신호 생성 회로(45)에 있어서 참조 부호 49는 내부 회로로부터 출력되는 CMOS 레벨의 데이타 DATA3가 입력되는 반전·비반전 회로이며, 이 반전·비반전 회로(49)에 있어서, 참조 부호 49A는 반전 출력 포트, 49B는 비반전 출력 포트이다.

또한, 참조 부호 50은 반전·비반전 회로(49)의 반전 출력 포트 49A로부터 출력되는 신호에 의해 반전 동작이 제어되어 출력 신호 OUT3를 출력하는 인버터이다.

이 인버터(50)에 있어서, 참조 부호 51은 VDD 전원선, 52는 출력 레벨값 설정 회로(48)에 의해 게이트 전압이 제어되는 pMOS 트랜지스터, 53은 반전·비반전 회로(49)의 반전 출력 포트 49A로부터 출력되는 신호에 의해 도통·비도통이 제어되는 pMOS 트랜지스터이다.

또한, 참조 부호 54는 반전·비반전 회로(49)의 반전 출력 포트(49A)로부터 출력되는 신호에 의해 도통·비도통이 제어되는 nMOS 트랜지스터, 55는 출력 레벨값 설정 회로(48)에 의해 게이트 전압이 제어되는 nMOS 트랜지스터, 56은 VSS 접지선이다.

또한, 참조 부호 57은 반전·비반전 회로(49)의 비반전 출력 포트(49B)로부터 출력되는 신호에 의해 반전 동작이 제어되어 출력 신호를 출력하는 인버터이다.

이 인버터(57)에 있어서, 참조 부호 58은 VDD 전원선, 59는 출력 레벨값 설정 회로(48)에 의해 게이트 전압이 제어되는 pMOS 트랜지스터, 60은 반전·비반전 회로(49)의 비반전 출력포트(49B)로부터 출력되는 신호에 의해 도통·비도통이 제어되는 pMOS 트랜지스터이다.

또한, 참조 부호 61은 반전·비반전 회로(49)의 반전 출력 포트(49B)로부터 출력되는 신호에 의해 도통·비도통이 제어되는 nMOS 트랜지스터, 62는 출력 레벨값 설정 회로(48)에 의해 게이트 전압이 제어되는 nMOS 트랜지스터이다.

또한, 출력 레벨값 설정 회로(48)에 있어서, 64는 출력 신호 OUT3,의 하이 레벨 값을 설정하는 하이 레벨 값 설정 회로, 65는 출력 신호 OUT3,의 로우 레벨 값을 설정하는 로우 레벨 값 설정 회로, 66은 하이 레벨 값 설정 회로(64) 및 로우 레벨 값 설정 회로(65)의 동작의 안정화를 도모하기 위한 안정화 회로이다.

그런데, 하이 레벨 값 설정 회로(64)에 있어서, 67은 노드(68)의 전압을 출력시키기 위한 출력 단자, 69는 VDD 전원선, 70은 VSS 접지선, 71은 전원 전압 VDD 보다 작고, VDD/2보다 큰 전원 전압 VT3을 공급하는 VT3 전원선이다.

또한, 참조 부호 72,73은 pMOS 트랜지스터, 74는 차동 증폭기이며, 이 차동 증폭기(74)에 있어서, 74A는 비반전 입력 포트, 74B는 반전 입력 포트, 74C가 출력 포트이다.

pMOS 트랜지스터(72)는 소스가 VDD 전원선(69)에 접속되고, 게이트가 차동 증폭기(74)의 출력 포트(74C)에 접속되어 있다.

또한, pMOS 트랜지스터(73)는 소스가 pMOS 트랜지스터(72)의 드레인에 접속되고, 게이트가 VSS 접지선(70)에 접속되며, 드레인이 출력 단자(67)에 접속 되어 있다.

또한, 차동 증폭기(74)는 비반전 입력 포트(74A)가 pMOS 트랜지스터(73)의 드레인에 접속되고, 반전 입력 포트(74B)가 VT3 전원선(71)에 접속되며, 출력포트(74C)가 인버터(50,57)의 pMOS 트랜지스터(52,59)의 게이트에 접속되어 있다.

또한, 로우 레벨 값 설정 회로(65)에 있어서, 참조 부호 75는 노드(76)의 전압을 출력시키기 위한 출력 단자, 77은 VSS 접지선, 78은 VSS 전원선, 79는 전원 전압 VSS 보다 크고 VDD/2 보다는 작은 전원 전압 VT4를 공급하는 VT4전원선이다.

또한, 참조 부호 80,81은 nMOS 트랜지스터, 82는 차동 증폭기이며, 이 차동 증폭기(82)에 있어서, 82A는 비반전 입력 포트, 82B는 반전 입력 포트, 82C는 출력 포트이다.

nMOS 트랜지스터(80)는 소스가 VSS 접지선(77)에 접속되고 게이트가 차동 증폭기(82)의 출력 포트(82C)에 접속되어 있다.

또한, nMOS 트랜지스터(81)는 소스가 nMOS 트랜지스터(80)이 드레인에 접속되고 게이트가 VDD 전원선(78)에 접속되며 드레인이 출력 단자(75)에 접속되어 있다.

또한, 차동 증폭기(82)는 비반전 입력 포트(82A)가 nMOS 트랜지스터(81)의 드레인에 접속되고, 반전 입력 포트(82B)가 VT4 전원선(79)에 접속되며, 출력 포트(82C)가 인버터(50,57)의 nMOS 트랜지스터(55,62)에 접속되어 있다.

또한, 안정화 회로(66)에 있어서, 참조 부호 83,84는 저항, 85는 VDD/2의 전압이 입력되는 입력 단자이고, 저항(83)은 일단이 pMOS 트랜지스터(73)의 드레인에 접속되며, 타단이 입력 단자(85)에 접속되어 있고, 저항(84)은 일단이 nMOS 트랜지스터(81)의 드레인에 접속되며 타단이 입력 단자(85)에 접속되어 있다.

하이 레벨 값 설정 회로(64)에 있어서는 pMOS 트랜지스터(73)는 게이트가 VSS 접지선(70)에 접속되어 있으므로, 동작시 pMOS 트랜지스터(73)는 도통 상태가 된다.

이 경우, 노드(68)의 전압이 전원 전압 VT3 보다도 높아지면 차동 증폭기(74)의 출력 전압이 높아지고, pMOS 트랜지스터(72)의 온저항치가 커지며, 노드(68)의 전압은 전원 전압 VT3이 될 때까지 하강한다.

이것에 대하여, 노드(68)의 전압이 전원 전압 VT3 보다도 낮아지면, 차동 증폭기(74)의 출력 전압이 낮이지고, pMOS 트랜지스터(72)의 온저항치가 작아지며, 노드(68)의 전압은 전원 전압 VT3이 될 때까지 상승한다.

이와 같이, 이 하이 레벨 값 설정 회로(64)에 있어서는 노드(68)의 전압은 차동 증폭기(74)로 제어되며, 제조 에러에 관계없이 전원 전압 VT3을 유지하게 된다.

또한, 로우 레벨 값 설정 회로(65)에 있어서는 nMOS 트랜지스터(81)는 게이트가 VDD 전원선(78)에 접속되어 있으므로, 동작시 nMOS 트랜지스터(81)는 도통 상태가 된다.

이 경우, 노드(76)의 전압이 전원 전압 VT4 보다도 높아지면, 차동 증폭기(82)의 출력 전압이 높아지고, nMOS 트랜지스터(80)의 온저항치가 작아지며, 노드(76)의 전압은 전원 전압 VT4이 될 때까지 하강한다.

이에 대하여, 노드(76)의 전압이 전원 전압 VT4 보다도 낮아지면 차동 증폭기(82)의 출력 전압이 낮아지고, nMOS 트랜지스터(80)의 온저항치가 커지며, 노드(76)의 전압은 전원 전압 VT4이 될 때까지 상승한다.

이와 같이, 이 로우 레벨 값 설정 회로(65)에 있어서는 노드(76)의 전압은 차동 증폭기(82)로 제어되며, 제조 에러에 관계없이 전원 전압 VT4을 유지하게 된다.

동작시, 데이타 DATA3가 하이 레벨이 되면, 반전·비반전 회로(49)의 반전 출력은 로우 레벨이 되고, 반전·비반전 회로(49)의 비반전 출력은 하이 레벨이 된다.

이 결과, 인버터(50)에 있어서는 pMOS 트랜지스터(53)는 도통 상태가 되고, nMOS 트랜지스터(54)는 비도통 상태가 되며, 인버터(57)에 있어서는 pMOS 트랜지스터(60)는 비도통 상태가 되고, nMOS 트랜지스터(61)는 도통 상태가 된다.

인버터(50)에 있어서는 pMOS 트랜지스터(52,53)가 풀업 동작을 행하게 되지만, 이들 pMOS 트랜지스터(52,53)로 이루어지진 회로 부분은 하이 레벨 값 설정 회로(64)의 pMOS 트랜지스터(72,73)로 이루어진 회로 부분과 동일한 회로 구성으로 되어 있다.

그리고, pMOS 트랜지스터(52)는 소스에 전원 전압 VDD가 공급되는 동시에, 게이트에 차동 증폭기(74)의 출력 전압이 공급되고, pMOS 트랜지스터(52)의 온저항치가 pMOS 트랜지스터(72)이 온저항치와 동일하게 되도록 제어된다.

이 결과, 인버터(50)의 출력 전압은 노드(68)의 전압과 같이, 제조 에러에 관계없이 전원 전압 VT3이 되고, 출력 신호 OUT3의 전압은 전원 전압 VT3이 된다.

이것에 대하여, 인버터(57)에 있어서는 nMOS 트랜지스터(61,62)가 풀다운 동작을 행하게 되지만, 이들 nMOS 트랜지스터(61,62)로 이루어진 회로 부분은 로우 레벨값 설정 회로(65)의 nMOS 트랜지스터(81,80)로 이루어진 회로 부분과 동일한 회로 구성으로 되어 있다.

그리고, nMOS 트랜지스터(62)는 소스에 접지 전압 VSS가 공급되는 동시에, 게이트에 차동 증폭기(82)의 출력 전압이 공급되고, nMOS 트랜지스터(62)의 온저항치가 nMOS 트랜지스터(80)의 온저항 값과 동일하도록 제어된다.

이 결과, 인버터(57)의 출력 전압은 노드(76)의 전압과 동일하게 제조 에러에 관계없이 전원 전압 VT4가 되고, 출력 신호의 전압은 전원 전압 VT4가 된다.

또한, 데이타 DATA3이 로우 레벨이 되면 반전·비반전 회로(49)의 반전 출력은 하이 레벨이 되고, 반전·비반전 회로(49)이 비반전 출력은 로우 레벨이 된다.

이 결과, 인버터(50)에 있어서는 pMOS 트랜지스터(53)는 비도통 상태가 되고, nMOS 트랜지스터(54)는 도통 상태가 되고, 인버터(57)에 있어서는 pMOS 트랜지스터(60)는 도통 상태가 되고, nMOS 트랜지스터(61)는 비도통 상태가 된다.

인버터(50)에 있어서는 nMOS 트랜지스터(54,55)가 풀업 동작을 행하게 되지만, 이들 nMOS 트랜지스터(54,55)로 이루어진 회로 부분은 로우 레벨 값 설정 회로(65)의 pMOS 트랜지스터(81,80)로 이루어진 회로 부분과 동일한 회로 구성으로 되어 있다.

그리고, nMOS 트랜지스터(55)는 소스에 접지 전압 VSS가 공급되는 동시에, 게이트에 차동 증폭기(82)의 출력 전압이 공급되며, nMOS 트랜지스터(55)의 온저항치가 nMOS 트랜지스터(80)의 온저항치와 동일하게 되도록 제어된다.

이 결과, 인버터(50)의 출력 전압은 노드(76)의 전압과 같이, 제조 에러에 관계없이 전원 전압 VT4로 되고, 출력 신호 OUT3의 전압은 전원 전압 VT4가 된다.

이것에 대하여, 인버터(57)에 있어서는 pMOS 트랜지스터(59,60)가 풀업 동작을 행하게 되지만, 이들 pMOS 트랜지스터(59,60)로 이루어진 회로 부분은 하이 레벨 값 설정 회로(64)의 nMOS 트랜지스터(72,73)로 이루어진 회로 부분과 동일한 회로 구성으로 되어 있다.

그리고, pMOS 트랜지스터(59)는 소스에 전원 전압 VDD가 공급되는 동시에, 게이트에 차동 증폭기(74)의 출력 전압이 공급되며, pMOS 트랜지스터(59)의 온저항치가 pMOS 트랜지스터(72)의 온저항치와 동일하도록 제어된다.

이 결과, 인버터(57)의 출력 전압은 노드(68)의 전압과 같이, 제조 에러에 관계없이 전원 전압 VT3이 되며, 출력 신호의 전압은 전원 전압 VT3이 된다.

이와 같이, 이 제3 실시예에 의하면, 하이 레벨 값을 전원 전압 VT3로 하고 로우 레벨 값을 전원 전압 VT4로 하는 하이 레벨 값 및 로우 레벨 값이 정확하고, CMOS 레벨의 신호보다도 작은 진폭의 출력 신호 OUT3,를 출력시킬 수 있으며, 전송의 고속화를 도모할수 있다.

또한, 이 제3 실시예에 의하면, 고정밀도 저항을 필요로 하지 않으므로, 제조 공정의 증가를 초래하지 않으며, 따라서, 가격의 상승을 초래하지 않는 효과도 얻을 수 있다.

이 제3 실시예는 LVDS 전송 방식을 채용하는 전송 회로의 출력 회로에 적합하지만, 입력 단자를 통하여 전원 전압 VT3, VT4를 입력할 수 있도록 하는 경우에는 사용 상태에 따라서 전원 전압 VT3, VT4를 변화시킬 수 있으므로, 편의성의 향상을 도모할 수 있다.

[제4 실시예(제4도)]

제4도는 본 발명의 제4 실시예의 주요부를 도시하는 회로도이고, 제4도에서 참조 부호 87은 칩 본체, 88,89는 제3도에 도시하는 출력 신호 생성 회로(45)와 동일한 회로구성의 출력 신호 생성 회로, DATA4 및 DATA5는 내부 회로로부터 출력되는 CMOS 레벨이 데이타이다.

또한, 참조 부호 90는 출력 신호 생성 회로(88)로부터 출력 신호 OUT4가 출력되는 출력 단자, 91은 출력 신호 생성 회로(88)로부터 출력신호가 출력되는 출력 단자이다.

또한, 참조 부호 92는 출력 신호 생성 회로(89)로부터 출력 신호 OUT5가 출력되는 출력 단자, 93은 출력 신호 생성 회로(89)로부터 출력 신호가 출력되는 출력 단자이다.

또한, 참조 부호 94는 제3도에 도시된 출력 레벨값 설정 회로(48)와 동일한 회로 구성의 출력 레벨값 설정 회로이며, 출력 신호 생성 회로(88,89)를 제3 실시예의 경우와 동일하게 제어하는 것이다.

또 참조부호 95는 제3도에 도시된 출력 단자(67)에 해당하는 출력 단자, 참조 부호 96은 제3도에 도시된 출력 단자 75에 해당하는 출력 단자, 97은 제3도에 도시된 입력 단자 85에 해당하는 입력 단자이다.

이 제4 실시예에 의하면, 하이 레벨 값을 전원 전압 VT3으로 하고, 로우 레벨 값을 전원 전압 VT4로 하는 하이 레벨 값 및 로우 레벨 값이 정확하고, CMOS 레벨의 신호보다도 작은 진폭의 출력 신호 OUT3,, OUT4,를 출력시킬 수 있으며, 전송의 고속화를 도모할 수 있다.

또한, 제4 실시예에 의하면, 고정밀도 저항을 필요로 하지 않으므로, 제조 공정의 증가를 초래하지 않으며, 따라서 가격의 상승을 초래하지 않는 효과도 얻을 수 있다.

또한, 제4 실시예도, 제3 실시예와 동일하게 LVDS 전송 방식을 채용하는 전송 회로의 출력 회로에 적합하지만, 입력 단자를 통하여 전원 전압 VT3, VT4를 입력 할 수 있도록 하는 경우에는 사용 상태에 따라서 전원 전압 VT3, VT4를 변화시킬 수 있으므로, 편의성의 향상을 도모할 수 있다.

이상과 같이, 본 발명 중 제1 발명에 의하면, 하이 레벨 값 또는 로우 레벨 값의 정확한 출력 신호를 출력시킬 수 있고, 또 고정밀도 저항을 필요로 하지 않으므로, 제조 공정의 증가를 초래하지 않으며, 따라서 가격의 상승을 초래하지 않는 효과를 얻을 수 있다.

또한, 제2 발명에 의하면, 하이 레벨 값 및 로우 레벨 값의 정확한 출력 신호를 출력시킬 수 있고, 또 고정밀도 저항을 필요로 하지 않으므로 제조 공정의 증가를 초래하지 않으며, 따라서 가격의 상승을 초래하지 않는 효과를 효과를 얻을 수 있다.

Claims

소스에 제1 전압이 인가되는 제1 전계 효과 트랜지스터와, 소스가 상기 제1 전계 효과 트랜지스터의 드레인에 접속되고 게이트가 신호 입력단이 되며 드레인이 신호 출력단으로 되는 제2 전계 효과 트랜지스터와, 이 제2 전계 효과 트랜지스터가 도통 상태로 된 경우에 상기 제2 전계 효과 트랜지스터의 드레인 전압이 제2 전압이 되도록 상기 제1 전계 효과 트랜지스터의 게이트 전압을 제어하는 제어 회로를 포함하는 출력 회로를 구비한 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제어 회로는, 비반전 입력 포트가 상기 제2 전계 효과 트랜지스터의 드레인에 접속되고 반전 입력 포트에 상기 제2 전압이 공급되며 출력 포트가 상기 제1 전계 효과 트랜지스터의 게이트에 접속되는 차동 증폭기를 구비하는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제2 전압을 외부로부터 인가하기 위한 입력 단자를 구비한 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터는 p채널 전계 효과 트랜지스터이며, 상기 제2 전압은 상기 제1 전압보다도 저전압인 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터는 p채널 전계 효과 트랜지스터이며, 상기 제2 전압은 상기 제1 전압보다도 저전압인 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 일단이 상기 제2 전계 효과 트랜지스터의 드레인에 접속되고, 타단에 상기 제2 전압보다도 저전압인 제3 전압이 공급되는 저항을 구비한 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 일단이 상기 제2 전계 효과 트랜지스터의 드레인에 접속되고, 타단에 상기 제2 전압보다도 저전압인 제3 전압이 공급되는 저항을 구비한 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터는 n채널 전계 효과 트랜지스터이며, 상기 제2 전압은 상기 제1 전압보다도 고전압인 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터는 n채널 전계 효과 트랜지스터이며, 상기 제2 전압은 상기 제1 전압보다도 고전압인 것을 특징으로 하는 반도체 장치.
제8항에 있어서, 일단이 상기 제2 전계 효과 트랜지스터의 드레인에 접속되고, 타단에 상기 제2 전압보다도 고전압인 제3 전압이 인가되는 저항을 구비한 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 일단이 상기 제2 전계 효과 트랜지스터의 드레인에 접속되고, 타단에 상기 제2 전압보다도 고전압인 제3 전압이 인가되는 저항을 구비한 것을 특징으로 하는 반도체 장치.
소스에 제1 전압이 공급되는 제1의 p채널 전계 효과 트랜지스터와, 소스가 상기 제1의 p채널 전계 효과 트랜지스터의 드레인에 접속되고, 동작시 도통 상태가 되는 제2의 p채널 전계 효과 트랜지스터와, 이 제2의 p채널 전계 효과 트랜지스터의 드레인 전압이 상기 제1 전압보다도 저전압인 제2 전압으로 유지되도록 상기 제1 전계 효과 트랜지스터의 게이트 전압을 제어하는 제1 제어회로와, 소스에 상기 제2 전압보다도 저전압인 제3 전압이 공급되는 제1의 n채널 전계 효과 트랜지스터와, 소스가 상기 제1의 n채널 전계 효과 트랜지스터의 드레인에 접속되고, 동작시 도통 상태가 되는 제2의 n채널 전계 효과 트랜지스터와, 이 제2의 n채널 전계 효과 트랜지스터의 드레인 전압이 상기 제3 전압보다 고전압이면서 상기 제2 전압보다는 저전압인 제4 전압으로 유지되도록 상기 제1의 n채널 전계 효과 트랜지스터의 게이트 전압을 제어하는 제2 제어회로와, 상기 제1 및 제2 제어회로로 제어되고 하이 레벨 값을 상기 제2의 p채널 전계 효과 트랜지스터의 드레인 전압과 동일 전압으로 하며 로우 레벨 값을 상기 제2의 n채널 전계 효과 트랜지스터의 드레인 전압과 동일 전압으로 하는 출력 신호를 출력하는 출력 신호 생성 회로를 포함하는 출력 회로를 구비한 것을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 제1 제어 회로는, 비반전 입력 포트가 상기 제2의 p채널 전계 효과 트랜지스터의 드레인에 접속되며 반전 입력 포트에 상기 제2 전압이 공급되고, 출력포트가 상기 제1의 p채널 전계 효과 트랜지스터의 게이트에 접속된 제1 차동 증폭기를 구비하며, 상기 제2 제어 회로는, 비반전 입력 포트가 상기 제2의 n채널 전계 효과 트랜지스터의 드레인에 접속되고 반전 입력 포트에 상기 제4 전압이 공급되며 출력 포트가 상기 제1의 n채널 전계 효과 트랜지스터의 게이트에 접속된 제2 차동 정폭기를 구비하는 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 출력 신호 생성 회로는 소스에 상기 제1 전압이 공급되고, 게이트가 상기 제1 차동 증폭기의 출력 포트에 접속된 제3의 p채널 전계 효과 트랜지스터와, 소스가 상기 제3의 p채널 전계 효과 트랜지스터의 드레인에 접속되며, 드레인이 제1 출력 단자에 접속되고, 제1 신호에 의해 도통 및 비도통이 제어되는 제4의 p채널 전계 효과 트랜지스터와, 드레인이 상기 제1 출력 단자에 접속되며, 상기 제1 신호에 의해 도통 및 비도통이 제어되는 제3의 n채널 전계 효과 트랜지스터와, 드레인이 상기 제3의 n채널 전계 효과 트랜지스터의 소스에 접속되며, 소스에 상기 제3 전압이 공급되고, 게이트가 상기 제2 차동 증폭기의 출력 포트에 접속된 제4의 n채널 전계 효과 트랜지스터로 이루어진 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
제14항에 있어서, 상기 출력 신호 생성 회로는, 소스에 상기 제1 전압이 공급되고 게이트가 상기 제1 차동 증폭기의 출력 포트에 접속된 제5의 p채널 전계 효과 트랜지스터와, 소스가 상기 제5의 p채널 전계 효과 트랜지스터의 드레인에 접속되며 드레인이 제2 출력 단자에 접속되고 상기 제1 신호와 반전 관계에 있는 제2 신호에 의해 도통 및 비도통이 제어되는 제6의 p채널 전계 효과 트랜지스터와, 드레인이 상기 제2 출력 단자에 접속되고 상기 제2 신호에 의해 도통 및 비도통이 제어되는 제5의 n채널 전계 효과 트랜지스터와, 드레인이 상기 제5의 n채널 전계 효과 트랜지스터의 소스에 접속되며 소스에 상기 제3 전압이 공급되고 게이트가 상기 제2 차동 증폭기의 출력 포트에 접속되는 제6의 n채널 전계 효과 트랜지스터로 이루어진 제2 인버터를 구비하며, 상기 출력 신호외에 상기 출력 신호와 반전 관계에 있는 출력 신호를 출력하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
제13항 내지 제15항중 어느 한 항에 있어서, 상기 제2의 p채널 전계 효과 트랜지스터의 드레인과 상기 제2의 n채널 전계 효과 트랜지스터의 드레인 사이에 저항이 접속되어 있는 것을 특징으로 하는 반도체 장치.
제16항에 있어서, 상기 저항은 제1 저항과 제2 저항을 직렬 접속하여 구성되고, 상기 제1 저항과 상기 제2 저항의 접속점에 상기 제2 전압과 상기 제4 전압의 중간 전압을 인가할 수 있도록 되어 있는 것을 특징으로 하는 반도체 장치.