JP2022517634A - メモリ回路を備えた印刷コンポーネント - Google Patents

メモリ回路を備えた印刷コンポーネント Download PDF

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Abstract

印刷コンポーネントのメモリ回路は、印刷コンポーネントに動作信号を伝達する複数の信号経路に接続するための、アナログパッドを含む複数のＩ／Ｏパッドと、印刷コンポーネントに関連するメモリ値を記憶するためのメモリコンポーネントとを含む。制御回路は、メモリ読み取りを表す一連の動作信号を識別することに応答して、印刷コンポーネントからの第２のアナログ信号と並列に第１のアナログ信号をアナログパッドに提供することにより、メモリ読み取りによって選択された記憶されたメモリ値を表すアナログ電気値をアナログパッド上に提供する。【選択図】図１

Description

印刷コンポーネントには、流体室及び流体アクチュエータをそれぞれ含むノズル及び／又はポンプのアレイを含むものがあり、流体アクチュエータを作動させることにより、流体室内の流体の移動を引き起こすものがある。一部の例示的流体ダイは、プリントヘッドであってもよく、流体は、インク又は印刷剤に対応する場合がある。印刷コンポーネントの例には、２Ｄ及び３Ｄ印刷システム及び／又はその他の高精度液体散布システムのためのプリントヘッドが含まれる。
一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、メモリ回路を印刷コンポーネントに接続するための可撓性配線基板を示すブロック概略図である。 一例による、メモリ回路を印刷コンポーネントに接続するための可撓性配線基板を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、メモリ回路を印刷コンポーネントに接続するための可撓性配線基板を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、印刷コンポーネントのメモリ回路を示すブロック概略図である。 一例による、メモリ回路を印刷コンポーネントに接続するための可撓性配線基板を示すブロック概略図である。 一例による、流体噴射システムを示すブロック概略図である。
図面全体を通して、同一の参照番号は、類似しているが必ずしも同一ではない要素を示している。図は必ずしも縮尺どおりではなく、一部の部品のサイズは、図示されている例をより明確に示すために誇張されている場合がある。さらに、図面は、説明と一致する種々の例及び／又は実施形態を提供するが、説明が、図面に提供された例及び／又は実施形態に限定されることはない。
［詳細な説明］
以下の詳細な説明では、本明細書の一部を形成する添付の図面が参照される。添付の図面には、本開示を実施することができる種々の特定の例が、例として示されている。本開示の範囲から逸脱することなく、他の例を利用することができ、構造的又は論理的な変更を行うことができることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲によって定義される。本明細書に記載された様々な例の特徴は、特に断りのない限り、部分的又は全体的に互いに組み合わされてもよいことを理解されたい。
例示する流体ダイは、流体アクチュエータ（例えば、流体を噴射及び再循環するため）を含む場合がある。流体アクチュエータの例には、熱抵抗ベースのアクチュエータ、圧電膜ベースのアクチュエータ、静電膜アクチュエータ、機械的／衝撃駆動膜アクチュエータ、磁気制限駆動アクチュエータ、あるいは、電気的作動に応答して流体の移動を引き起こすことができる他の適当なデバイスが含まれる。本明細書に記載される流体ダイは、流体アクチュエータのアレイと呼ばれることがある複数の流体アクチュエータを含む場合がある。作動イベントとは、流体移動を引き起こすための流体ダイの流体アクチュエータの単一又は同時の作動を指す場合がある。作動イベントの例は、流体発射イベントであり、これによって流体は、ノズルを通して噴射される。
例示する流体ダイでは、流体アクチュエータのアレイは、流体アクチュエータの複数の組を成すように配置される場合がある。そのような各組の流体アクチュエータは、「プリミティブ」又は「発射プリミティブ」と呼ばれることがある。プリミティブ内の流体アクチュエータの数は、プリミティブのサイズと呼ばれることがある。一部の例では、各プリミティブの一組の流体アクチュエータを、同じ一組の作動アドレスを使用してアドレス指定することができ、プリミティブの各流体アクチュエータは、その一組の作動アドレスのうちの異なる作動アドレスに対応している。アドレスは、アドレスバスを介して伝達される。一部の例では、作動イベントの際に、各プリミティブ内の、アドレスバス上のアドレスに対応する流体アクチュエータが、発射信号（発射パルスとも呼ばれる）に応答して、そのプリミティブに対応する選択データ（ノズルデータ又はプリミティブデータとも呼ばれることがある）の状態（例えば、選択ビット状態）に基づいて作動（例えば、発射）される。
場合によっては、流体ダイの電気的及び流体的動作の制約から、作動イベントの際に同時に作動できる流体アクチュエータの数は、制限される場合がある。プリミティブによれば、そのような動作上の制約に適合するために、所与の作動イベントの際に同時に作動できる流体アクチュエータのサブセットを選択することが容易になる。
例として、ある流体ダイが４つのプリミティブを含み、各プリミティブが８つの流体アクチュエータを有し（例えば、各流体アクチュエータが一組のアドレス０～７のうちの異なるアドレスに対応し）ており、電気的及び流体的制約から、各プリミティブにつき１つの流体アクチュエータに作動が制限される場合、所与の作動イベントに対して、合計４つの流体アクチュエータ（各プリミティブから１つの流体アクチュエータ）を同時に作動させることができる。例えば、第１の作動イベントに対しては、アドレス「０」に対応する各プリミティブのそれぞれの流体アクチュエータが作動される場合がある。第２の作動イベントに対しては、アドレス「５」に対応する各プリミティブのそれぞれの流体アクチュエータが作動される場合がある。理解されるように、このような例は、単に例示の目的で提供されるものであり、本明細書で企図される流体ダイは、各プリミティブにつきもっと多くの又はもっと少ない数の流体アクチュエータを含む場合があり、各ダイにつきもっと多くの又はもっと少ない数のプリミティブを含む場合がある。
例示する流体ダイは、流体室、オリフィス、及び／又は、他の特徴を含む場合がある。特徴は、エッチング、微細加工（例えば、フォトリソグラフィー）、マイクロマシニングプロセス、若しくは他の適当なプロセス又はそれらの組み合わせにより流体ダイの基板に形成された種々の表面によって画定される場合がある。基板の例には、シリコンベースの基板、ガラスベースの基板、ガリウムヒ素ベースの基板、及び／又は、微細加工デバイス及び構造のための他のそのような適当なタイプの基板が含まれる。本明細書で使用される場合、流体室は、ノズルオリフィスと流体的に連通している噴射室を含み、ノズルオリフィスを通して流体を噴射することができる場合があり、また、流体チャネルを含み、流体チャネルを通して流体を送達できる場合がある。一部の例では、流体チャネルは、マイクロ流体チャネルである場合がある。本明細書で使用されるように、マイクロ流体チャネルは、少量の流体（例えば、ピコリットルスケール、ナノリットルスケール、マイクロリットルスケール、ミリリットルスケールなど）の送達が容易になるように、十分に小さいサイズ（例えば、ナノメートルサイズのスケール、マイクロメートルサイズのスケール、ミリメートルサイズのスケールなど）のチャネルに対応する場合がある。
一部の例では、流体アクチュエータは、ノズルの一部として構成される場合がある。その場合、ノズルは、流体アクチュエータの他に、ノズルオリフィスと流体的に連通する噴射室を含む場合がある。流体アクチュエータは、流体アクチュエータの作動により流体室内の流体の移動が引き起こされ、それによって、ズルオリフィスを介した流体室からの流体滴の噴射が引き起こされるように、流体室に対して相対的に配置される。そのため、ノズルの一部として構成された流体アクチュエータは、流体噴射器又は噴射アクチュエータと呼ばれることがある。
一部の例では、流体アクチュエータは、ポンプの一部として構成される場合がある。その場合、ポンプは、流体アクチュエータの他に、流体チャネルを含む場合がある。流体アクチュエータは、流体アクチュエータの作動により流体チャネル（例えば、マイクロ流体チャネル）内に流体移動が生成され、それによって、流体ダイ内の流体が例えば流体供給源とノズルとの間で送達されるように、流体チャネルに対して相対的に配置される。ダイ内での流体の移動／ポンプ輸送は、マイクロ再循環と呼ばれることがある。流体チャネル内で流体を送達するように構成された流体アクチュエータは、非噴射アクチュエータ又はマイクロ再循環アクチュエータと呼ばれることがある。
一例によるノズルでは、流体アクチュエータは、サーマルアクチュエータを含む場合がある。その場合、流体アクチュエータの作動（「発射」と呼ばれることもある）により流体が加熱され、流体室内にガス状の駆動気泡が形成され、それによってノズルオリフィスからの流体滴の噴射が引き起こされる。上記のように、流体アクチュエータは、種々のアレイ（例えば、列）を成すように配置される場合がある。その場合、流体アクチュエータは、流体噴射器及び／又はポンプとして実施される場合があり、流体噴射器の選択的動作により、流体滴の噴射が引き起こされ、ポンプの選択的動作により、流体ダイ内の流体の移動が引き起こされる。一部の例では、流体アクチュエータのアレイは、種々のプリミティブを成すように配置される場合がある。
流体ダイによっては、データをデータパケットの形で受信するものがある。データパケットは、発射パルス群（ＦＰＧ）又は発射パルス群データパケットと呼ばれることもある。一部の例では、そのようなデータパケットは、設定データや選択データを含む場合がある。例によっては、設定データは、ダイに搭載された種々の機能を設定するためのデータを含む場合があり、例えば、発射動作の一部として作動される流体アクチュエータのアドレスを表すアドレスビット、発射パルス特性を設定するための発射パルスデータ、及び、加熱や検知のような熱による動作を設定するためのサーマルデータを含む場合がある。例によっては、データパケットは、設定データを含むヘッド部分及びテール部分、並びに、選択（プリミティブ）データを含む本体部分を有するように構成される。例示する流体ダイでは、データパケットの受信に応答して、ダイ上の制御回路は、アドレスデコーダ／ドライバを使用して、アドレスをアドレスラインに提供し、作動ロジック（論理回路）を使用して、選択された流体アクチュエータを作動させ（例えば、アドレス、選択データ、及び発射パルスに基づいて）、設定ロジックを使用して、例えば設定データ及びモード信号に基づいて、発射パルス構成、亀裂検知動作、及び熱による動作のようなダイ上の機能の動作を設定する。
一部の例示的流体ダイは、流体アクチュエータの他に、プリンタのような外部デバイスとの間で情報（例えば、メモリビット）を通信する、ダイに搭載されたメモリを含む場合がある。これは、例えば、流体の噴射を調整するための流体アクチュエータや他のデバイス（例えば、ヒーターや亀裂センサー）の動作といった、流体ダイの動作の制御を支援するためである。例えば、そのような情報の例には、熱的挙動、オフセット、領域情報、カラーマップ、流体レベル、及びノズルの数が含まれ得る。
メモリは通常、オーバーヘッド回路（アドレス、デコード、読み取り、書き込みモードなど）を含み、オーバーヘッド回路は、実施するのにコストがかかり、ダイ上の比較的大量のシリコン領域を使用する。ただし、一部の例示的流体ダイでは、データの選択、作動、及び流体アクチュエータのアレイへの転送に、同様の回路が使用されるため、データを選択して流体アクチュエータに転送するための制御回路の多目的部分（例えば、高速データパスの部分を含む）は、メモリアレイのメモリ要素も選択する。
マルチバスアーキテクチャに関連する空間をさらに節約し、複雑さを低減するために、一部の例示的流体ダイは、シングルレーンアナログバスを採用している。シングルレーンアナログバスは、メモリ要素と並列に通信するように接続され、共有シングルレーンアナログバス（検知バスとも呼ばれる）を介してメモリ要素との間で情報を読み書きする。一部の例では、シングルレーンバスは、メモリ要素を個別に読み書きすることができ、又はメモリ要素の異なる組み合わせを並列に読み書きすることができる。さらに、一部の例示的流体ダイは、亀裂センサー、温度センサー、及び発熱素子のようなデバイスを含む場合があり、これらも、検知や制御のために、シングルレーンアナログバスに接続される場合がある。
ダイに搭載されたメモリを有する例示的流体ダイでは、データパケットは、流体作動動作の一部として作動させる流体アクチュエータを選択するための選択データを伝達する他に、メモリアクセス動作（例えば、読み取り／書き込み動作）の一部としてアクセスされるメモリ要素を選択するための選択データを伝達する場合がある。流体作動モードとメモリアクセスモードのような異なる動作モード間を区別するために、例示的流体ダイは、異なる動作モードに対して異なる動作プロトコルを使用することができる。例えば、流体ダイは、データパッド（ＤＡＴＡ）を介して受信したデータ（例えば、データパケット）、クロックパッド（ＣＬＫ）を介して受信したクロック信号、モードパッド（ＭＯＤＥ）を介して受信したモード信号、及び発射パッド（ＦＩＲＥ）を介して受信した発射信号のような、あるプロトコルの一連の動作信号を使用して、流体アクチュエータの動作を識別し、別の一連のそのような信号を使用して、メモリアクセス動作（例えば、読み取りや書き込み）を識別する場合がある。
例示的流体ダイにおいて、ダイに搭載されるメモリ要素は、ワンタイムプログラマブル（ＯＴＰ）要素であってもよい。製造時に、情報は、例えば、流体ダイがプリントヘッド又はペンの一部として構成された後のような製造プロセス中の遅い時期に、メモリ要素に書き込まれる場合がある。メモリに欠陥があることが判明した場合（例えば、正しくプログラムされない１つ以上の故障したビットがある場合）、流体ダイは、正しく機能しない可能性があり、したがって、流体ダイ、プリントヘッド、及びペンにも欠陥がある可能性がある。また、メモリのオーバーヘッド回路が流体アクチュエータの選択作動回路と共有されている場合であっても、ダイに搭載されたメモリ要素を有することで、シリコン領域は消費され、流体ダイの寸法は大きくなる。
本明細書でさらに詳しく説明されるように、本開示は、例えば、流体アクチュエータのアレイを有する流体ダイを含む、プリントヘッド又はプリントペンのような印刷コンポーネントを提供する。流体ダイは、流体アクチュエータの噴射動作のような流体ダイの動作を制御するための動作信号を伝達するいくつかの入出力（Ｉ／Ｏ）端子に結合される。Ｉ／Ｏ端子は、アナログ検知端子を含む。印刷コンポーネントは、流体ダイとは別の、Ｉ／Ｏ端子に結合されたメモリダイを含む。メモリダイは、印刷コンポーネントに関連するメモリ値を記憶しており、例えば、製造データ、熱的挙動、オフセット、領域情報、カラーマップ、ノズルの数、及び流体の種類などに関連するメモリ値を記憶している。一例によれば、メモリダイは、記憶されたメモリ値のメモリアクセスシーケンスを表す動作信号をＩ／Ｏ端子上で検出することに応答して、そのメモリアクセスシーケンスに対応する記憶されたメモリ値に基づいて、アナログ信号を検知端子に提供する。
本明細書でさらに詳しく説明されるように、一例として、メモリダイは、流体ダイ上の欠陥のあるメモリアレイを置き換え、又はその代わりとなり、それによって流体ダイ、及び流体ダイを使用する印刷コンポーネント（例えば、プリントペン）を使用可能な状態に維持する。別の例では、流体ダイ上のメモリアレイの代わりにメモリダイを使用することより、流体ダイ、及び流体ダイを使用するプリントヘッドを小型化することができる。別の例では、流体ダイを使用して、流体ダイ上のメモリアレイを補助することができる（例えば、メモリ容量を拡張するために）。
図１は、本開示の一例による、印刷コンポーネント１０のような印刷コンポーネントのメモリ回路３０を概略的に示すブロック概略図である。メモリ回路３０は、制御回路３２と、印刷コンポーネント１０の動作に関連するいくつかのメモリ値３６を記憶するメモリコンポーネント３４とを含む。メモリコンポーネント３４は、例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ、ＮＶ ＲＡＭ、ヒューズのような任意数の不揮発性メモリ（ＮＶＭ）を含む、任意の適当な記憶要素を含む場合がある。一例において、メモリ値３６は、ルックアップテーブルとして記憶された値であってもよい。そのようなルックアップテーブルは、索引データのアレイであってもよく、各メモリ値は、対応するアドレス又は索引を有する場合がある。種々の例において、各メモリ値３６は、「０」又は「１」のビット状態を有するデータビットを表し、又は、「０」及び「１」に対応するアナログ値（例えば、電圧又は電流）を表している。種々の例において、回路３０は、ダイである。
メモリ回路３０は、動作信号を印刷コンポーネント１０に伝達する複数の信号経路４１に接続するためのいくつかの入出力（Ｉ／Ｏ）パッド４０を含む。一例において、複数のＩ／Ｏパッド４０は、ＣＬＫパッド４２、データパッド４４、発射パッド４６、モードパッド４８、及びアナログパッド５０を含む。これらについては、以下でさらに詳しく説明される。種々の例において、制御回路３２は、Ｉ／Ｏパッド４０を介して印刷コンポーネント１０に伝達される動作信号を監視する。一例において、制御回路３２は、メモリ読み取り（例えば、「読み取り」プロトコル）を表す一連の動作信号を検出すると、アナログ電気信号をアナログパッド５０に提供することにより、そのメモリ読み取りによって選択された記憶されたメモリ値３６を表すアナログ電気値をアナログパッド５０上に提供する。種々の例において、アナログパッド５０に提供されるアナログ電気信号は、アナログ電圧信号とアナログ電流信号のうちの一方であってもよく、アナログ電気信号は、電圧レベルと電流レベルのうちの一方であってもよい。種々の例において、アナログパッド５０は、アナログ検知回路に接続されたアナログ検知パッドであってもよい。アナログパッド５０は、本明細書では、検知パッド５０と呼ばれることもある。
一例において、制御回路３２は、メモリ書き込み（「書き込み」プロトコル）を表す一連の動作信号を検出すると、記憶されたメモリ値の値を調節する。
図２は、一例による、印刷コンポーネント１０のメモリダイ３０を概略的に示すブロック概略図である。印刷コンポーネント１０は、プリントペン、プリントカートリッジ、又はプリントヘッドであってもよく、あるいは、いくつかのプリントヘッドを含む場合がある。種々の例において、印刷コンポーネント１０は、印刷システムにおいて取り外し可能及び交換可能であってもよい。印刷コンポーネントは、詰め替え可能なデバイスであってもよく、インクのような流体を入れるためのタンク、チャンバー、又は容器を含む場合がある。印刷コンポーネントは、流体を入れるための交換可能な容器を含む場合がある。
一例において、印刷コンポーネント１０は、流体噴射回路２０、メモリ回路３０、及びいくつかの入出力（Ｉ／Ｏ）パッド４０を含む。流体噴射回路２０は、流体アクチュエータ２６のアレイ２４を含む。種々の例において、流体アクチュエータ２６は、いくつかのプリミティブを形成するように構成される場合があり、各プリミティブが、いくつかの流体アクチュエータ２６を含む場合がある。流体アクチュエータ２６の一部は、流体噴射用ノズルの一部として構成される場合があり、別の部分は、流体循環用ポンプの一部として構成される場合がある。一例において、流体噴射回路２０は、ダイを含む。
一例において、メモリ回路３０のＩ／Ｏパッド４０は、ＣＬＫパッド４２、データパッド４４、発射パッド４６、モードパッド４８、及びアナログパッド５０を含む。これらのパッドは、印刷コンポーネント１０とプリンタ６０のような別個のデバイスとの間で流体噴射回路２０を動作させるためのいくつかのデジタル及びアナログ動作信号を伝達する複数の信号経路に接続するためのものである。ＣＬＫパッド４２は、クロック信号を伝達することができる。データパッド４４は、設定データ及び選択データを含むデータ（例えば、発射パルス群（ＦＰＧ）データパケットの形のデータ）を伝達することができる。発射パッドは、流体噴射回路２０の動作（例えば、選択された流体アクチュエータ２４の動作など）を開始するための発射パルスのような発射信号を伝達することができる。モードパッド４８は、流体噴射回路２０の様々な動作モードを知らせる（示す）ことができる。そして、検知パッド５０は、流体噴射回路２０の検知要素（例えば、亀裂センサー、温度センサー、ヒーターなど）及び流体噴射回路２０の記憶要素（例えば、以下でさらに詳しく説明される）の検知及び動作のためのアナログ電気信号を伝達することができる。
一例において、メモリ回路３０のメモリコンポーネント３４のメモリ値３６は、印刷コンポーネント１０に関連するメモリ値であり、例えば、ノズルの数、インクレベル、動作温度、製造情報のような流体噴射回路２０の動作に関連するメモリ値を含む。種々の例において、制御回路３２は、上記と同様に、メモリ読み取り（例えば、「読み取り」プロトコル）を表す一連の動作信号を検出すると、アナログ電気信号をアナログパッド５０に提供することにより、メモリ読み取りによって選択された記憶されたメモリ値３６を表すアナログ電気値をアナログパッド５０上に提供する。
流体噴射回路２０が流体ダイとして実施される例では、メモリ回路３０を流体噴射回路２０とは別個に配置することにより、そのような流体ダイを、より小さな寸法で作製することができ、したがって、流体ダイ２０を含むプリントヘッドは、より小さな寸法を有することができる。
一例において、流体噴射回路２０は、印刷コンポーネント１０及び流体噴射回路２０の動作に関連する種々のメモリ値を記憶するいくつかのメモリ要素２９を含むメモリアレイ２８を含む場合がある。一例において、メモリアレイ２８が欠陥のあるメモリ要素２９を含む場合、メモリ回路３０は、メモリ要素２９に記憶された値を記憶されたメモリ値３６で置き換える、メモリアレイ２８の代替メモリ（置換メモリ）としての働きをする場合がある。別の例において、メモリ回路３０は、メモリアレイ２８を補助する（流体噴射回路２０に関連する記憶容量を増加させる）場合がある。以下でさらに詳しく説明されるように、一例において、例えばダイに搭載された欠陥のあるメモリアレイ２８を交換又は置き換えるために使用される場合、メモリ回路３０は、オーバーレイ配線基板（例えば、可撓性オーバーレイ）を介して印刷コンポーネント１０に接続される場合があり、メモリ回路３０は、いくつかのＩ／Ｏパッド４０の上に重なり、それらのＩ／Ｏパッド４０と接触するパッドを含む場合がある。
図３は、本開示の一例による、メモリアレイ２８を有する流体噴射回路２０を含む印刷コンポーネント１０に接続されたメモリ回路３０、及びメモリ回路３０（例えば、メモリダイ）を概略的に示すブロック概略図である。一例において、以下でさらに詳しく説明されるように、例えば、メモリアレイ２８に欠陥がある場合、メモリ回路３０は、流体噴射回路２０のメモリアレイ２８を置き換える。
流体噴射回路２０は、流体アクチュエータ２６のアレイ２４、及びメモリ要素２９のアレイ２８を含む。一例において、流体アクチュエータ２６のアレイ２４及びメモリ要素２９のアレイ２８はそれぞれ、列を形成するように配列され、各列は、プリミティブと呼ばれる種々のグループを成すように構成される。各プリミティブＰ０～ＰＭは、流体アクチュエータＦ０～ＦＮとして示されているいくつかの流体アクチュエータと、メモリ要素Ｍ０～ＭＮとして示されているいくつかのメモリ要素とを含む。各プリミティブＰ０～ＰＭは、アドレスＡ０～ＡＮとして示されている同じ一組のアドレスを使用する。一例において、各流体アクチュエータ２６は、同じアドレスによってアドレス指定可能な対応するメモリ要素２９を有する。例えば、プリミティブＰ０の流体アクチュエータＦ０とメモリ要素Ｍ０はそれぞれ、アドレスＡ０に対応するといった具合である。
一例において、各流体アクチュエータ２６は、破線のメモリ要素２９によって示されるように、２つの対応するメモリ要素２９のような２つ以上の対応するメモリ要素２９を有する場合がある。この場合、メモリ要素２９のアレイ２８は、列２８１と列２８２のようなメモリ要素２９の２つの列を形成するように構成されている。他のメモリ要素はそれぞれ、対応するアドレスを共有する。他の例では、各流体アクチュエータ２６は、３つ以上の対応するメモリ要素２９を有する場合がある。この場合、他のメモリ要素２９はそれぞれ、メモリアレイ２８のメモリ要素２９の追加の列の一部として配置される。一例によれば、以下でさらに詳しく説明されるように、メモリ要素２９の２つ以上の列が使用され、２つ以上のメモリ要素２９が同じアドレスを共有している場合、発射パルス群データパケット内の列ビットを使用して、メモリ要素２９の各列を個別にアドレス指定（すなわち、アクセス）することにより、アクセスされる列を識別することができる。
一例において、流体噴射回路２０は、流体噴射回路３０の状態を検知するために、例えば、温度センサー及び亀裂センサーのような、センサーＳ０～ＳＸとして示されているいくつかのセンサー７０を含む場合がある。一例において、メモリ要素２９及びセンサー７０は、以下でさらに詳しく説明されるように、プリンタ６０などによるアクセスのために、例えば検知ライン５２を介して、検知パッド５０に選択的に結合される場合がある。一例において、流体噴射回路２０の種々の領域における亀裂や温度の測定結果のような情報のプリンタ６０への伝達、及びメモリ要素２９に記憶された情報（例えば、熱的挙動、オフセット、カラーマッピング、ノズルの数など）によれば、検出された状況に応じた、流体噴射回路２０の動作（流体噴射を含む）のための命令の計算及び調節が可能になる。
一例において、流体噴射回路２０は、流体アクチュエータ２６のアレイ２４、メモリ要素２９のアレイ２８、及びセンサー７０の動作を制御するための制御回路８０を含む。一例において、制御回路８０は、アドレスデコーダ／ドライバ８２、作動／選択ロジック８４、設定レジスタ８６、メモリ設定レジスタ８８、及び書き込み回路８９を含む。アドレスデコーダ／ドライバ８２及び作動／選択ロジック８４は、流体アクチュエータ２６のアレイ２４へのアクセスの制御とメモリ要素２９のアレイ２８へのアクセスの制御に共用される。
一例において、流体作動イベントの際に、制御ロジック８０は、プリンタ６０などから、データパッド４４を介して発射パルス群（ＦＰＧ）データパケットを受信する。一例において、ＦＰＧデータパケットは、アドレスデータのような設定データを含むヘッド部分と、アクチュエータ選択データを含む本体部分とを含む。各選択データビットは、選択状態（例えば、「１」又は「０」）を有し、各選択データビットは、プリミティブＰ０～ＰＭのうちの異なる１つに対応している。アドレスデコーダ／ドライバ８２は、例えばアドレスバス上のデータパケットアドレスデータに対応するアドレスをデコードし、提供する。一例において、作動ロジック８４は、（プリンタ６０などから）発射パッド４６を介して発射パルスを受信することに応答して、対応する選択ビットがセットされている場合（例えば、「１」の状態である場合）、各プリミティブＰ０～ＰＭにおいて、アドレスデコーダ／ドライバから提供されたアドレスに対応する流体アクチュエータを発射する（作動させる）。
同様に、種々の例によれば、メモリアクセス動作の際に、制御ロジック８０は、プリンタ６０などから、データパッド４４を介して発射パルス群（ＦＰＧ）データパケットを受信する。ただし、メモリアクセス動作の際には、ＦＰＧデータパケットの本体部分は、アクチュエータ選択データを含む代わりに、メモリ選択データを含む。各選択データビットは、選択状態（例えば、「０」又は「１」）を有し、プリミティブＰ０～ＰＭのうちの異なる１つに対応している。一例において、作動ロジック８４は、発射パッド４６を介して発射パルスを受信することに応答して、対応する選択ビットがセットされている場合（例えば、「１」の状態である場合）、各プリミティブＰ０～ＰＭにおいて、アドレスデコーダ／ドライバ８２から提供されたアドレスに対応するメモリ要素２９を検知ライン５２に接続する。
メモリアクセス動作が「読み取り」動作である場合、プリンタ６０などから検知パッド５０を介して検知ライン５２上に提供されたアナログ検知信号（例えば、検知電流信号又は検知電圧信号）に対する、検知ライン５２に接続されたメモリ要素２９（複数可）のアナログ応答は、メモリ要素２９（複数可）の状態を示している。メモリアクセス動作が「書き込み」動作である場合、検知ライン５２に接続された種々のメモリ要素２９は、プリンタ６０などから検知パッド５０を介して検知ライン５２に提供されたアナログプログラム信号によって、又は流体噴射回路２０と一体化された書き込み回路８９によって、セット状態に（例えば、「０」から「１」に）プログラムされる場合がある。
読み取り動作の際には、単一のメモリ要素２９を検知ライン５２に接続して読み取ってもよいし、又は、複数のメモリ要素２９の組み合わせ（すなわち、サブセット）を検知ライン５２に並列に接続して、アナログ検知信号に対する予想アナログ応答に基づいてそれらを同時に読み取ってもよい。種々の例において、各メモリ要素２９は、プログラムされた状態（例えば、「１」の値に設定される）及びプログラムされていない状態（例えば、「０」の値を有する）にあるとき、既知の電気特性を有する場合がある。例えば、一例として、メモリ要素２９は、プログラムされていないときは比較的高い抵抗を有し、プログラムされているときは比較的低い抵抗を有する、フローティングゲート金属酸化膜半導体電界効果トランジスタ（ＭＯＳＴＦＥＴ）であってもよい。そのような電気特性により、既知の検知信号に対する既知の応答から、読み取り動作中のメモリ要素２９（複数可）のメモリ状態を知ることができる。
例えば、固定検知電流を検知ライン５２に印加する場合、選択されたメモリ要素２９（複数可）のメモリ状態を示す電圧応答を測定することができる。２つ以上のメモリ要素２９が検知ライン５２に並列に接続されている場合、追加のメモリ要素ごとに抵抗が減少し、その結果、検知パッド５０における検知電圧応答は、予測可能な量だけ減少することになる。したがって、選択されたメモリ要素２９の組み合わせに関する情報（例えば、プログラム状態）を、測定された検知電圧に基づいて判定することができる。種々の例では、流体噴射回路２０の内部の電流源を使用して、検知電流を印加する場合がある。他の例では、流体噴射回路２０の外部の電流源を（例えば、検知パッド５０を介してプリンタ６０を）使用してもよい。
同様の方法で、固定検知電圧を印加する場合、選択されたメモリ要素２９（複数可）のメモリ状態を示す電流応答を測定することができる。２つ以上のメモリ要素２９が検知ライン５２に並列に接続されている場合、追加のメモリ要素２９ごとに抵抗が減少し、その結果、検知パッド５０における検知電流は、予測可能な量だけ増加することになる。したがって、選択されたメモリ要素２９の組み合わせに関する情報（例えば、プログラム状態）を、測定された検知電流に基づいて判定することができる。種々の例では、流体噴射回路２０の内部の電圧源を使用して、検知電圧を印加する場合がある。他の例では、流体噴射回路２０の外部の電圧源を（例えば、検知パッド５０を介してプリンタ６０を）使用してもよい。
一例では、流体噴射回路２０がメモリアクセス動作を識別できるようにし、流体作動動作のような他の動作中に情報がメモリアレイ２９に意図せずに書き込まれないようにするために、Ｉ／Ｏパッド４０を介して受信される特定の一連の動作信号を含む一意のメモリアクセスプロトコルが使用される。一例において、メモリアクセスプロトコルは、データパッド４４が引き上げられる（例えば、比較的高い電圧に引き上げられる）ことから開始される。データパッド４４が引き上げられた状態のまま、モードパッド４８が引き上げられる（例えば、モードパッド４８上にモード信号が生成される）。データパッド４４とモードパッド４８が引き上げられた状態になると、制御ロジック８０は、設定レジスタ８６のアクセスを行うべきことを認識する。次に、ＣＬＫパッド４２のクロック信号とともに、いくつかのデータビットがデータパッド４４から設定レジスタ８６へとシフトされる。一例において、設定レジスタ８６は、例えば１１ビットのような、いくつかのビットを保持している。他の例では、設定レジスタ８６は、１１ビットよりも多いビット又は少ないビットを含む場合がある。一例において、制御レジスタ８６内のビットの１つは、メモリアクセスビットである。
次に、ＦＰＧデータパケットが、データパッド４４を介して受信される。データパケットの本体部分にある選択ビットは、メモリ要素２９の選択ビットを表している。一例において、ＦＰＧデータパケットは、例えば、（データパケットのヘッド部分又はテール部分に）設定ビットをさらに含む。設定ビットがセットされている場合、設定ビットは、そのＦＰＧがメモリアクセスＦＰＧであることを示す。制御ロジック８０は、設定レジスタ８６内のメモリイネーブルビットと受信したＦＰＧパケット内のメモリアクセス設定データビットとの両方が「セット」されていることを認識すると、（上記のように）設定レジスタ８６がデータビットを受信したのと同様の態様で、メモリ設定レジスタ（ＭＣＲ）８８がデータパッド４４を介してデータを受信できるようにする。一例によれば、設定レジスタ８６内のメモリイネーブルビットと受信したＦＰＧパケット内のメモリアクセス設定データビットとの両方が「セット」されていることが認識されると、いくつかのデータビットが、データパッド４４からメモリ設定レジスタ８８へとシフトされる。これには、メモリビットの列２８へのアクセスを可能にする列イネーブルビットや、メモリアクセスが読み取りアクセスであるかそれとも書き込みアクセスであるかを示す読み取り／書き込みイネーブルビット（例えば、「０」がメモリ読み取りを示し、「１」がメモリ書き込みを示す）が含まれる。一例において、流体噴射回路２０が、列２８１及び列２８２のようなメモリ要素２９の複数の列を有するメモリアレイ２８を含む場合、メモリ選択データを伝達するＦＰＧデータパケットの設定データは、データ要素のどの列２８がアクセスされることになるかを識別するための列選択ビットを含む。メモリ設定レジスタ８８の列イネーブルビットとＦＰＧデータパケットの列選択ビットの両方により、選択された列２８をメモリ動作のためにアクセスすることが可能になる。
データがメモリ設定レジスタ８８にロードされた後、発射パッド４４上に発射パルスが生成され、ＦＰＧのヘッダ部に表現されたアドレスに対応する各メモリ要素２９であって、ＦＰＧの本体部分にある対応するメモリ選択ビットがセットされている（例えば、「１」の値を有する）各メモリ要素２９は、メモリ設定レジスタの読み取り／書き込みビットで示された状態にしたがって、読み取り又は書き込みアクセスのために検知バス５２に接続される。
一例において、流体噴射回路３０の亀裂センサー７０の読み取り動作は、メモリ要素２９の読み取り動作のプロトコルと同様のプロトコルを有する。データパッド４４が引き上げられ、続いてモードパッド４８上にモード信号が生成される。次に、いくつかのデータビットが、設定レジスタ８６へとシフトされる。ただし、メモリ要素２９の読み取り動作に対応する設定データビットが設定レジスタ８６にセットされる代わりに、亀裂センサー７０の読み取り動作に対応する設定データビットがセットされる。データが設定レジスタ８６内にシフトされた後、ＦＰＧが、制御ロジック８０によって受信される。ここで、ＦＰＧの本体部分のすべてのデータビットは、非選択値（例えば、「０」の値）を有している。次に、発射パッド４６上に発射パルス信号が生成され、亀裂センサー７０が、検知ライン５２に接続される。検知ライン５２上のアナログ検知信号に対する亀裂センサー７０のアナログ応答は、亀裂センサー７０が亀裂を検出しているか否かを示している（例えば、アナログ電圧検知信号は、アナログ応答電流信号を生成し、アナログ電流検知信号は、アナログ応答電圧信号を生成する）。
一例において、温度センサー７０の読み取り動作は、流体噴射動作中に実行される。一例では、特定の温度センサーに対応する設定データビットは、ＦＰＧデータパケットのヘッド部分又はテール部分にセットされる一方、ＦＰＧの本体部分は、各プリミティブＰ０～ＰＭについて１つのアクチュエータ選択データビットを含み、アクチュエータ選択データビットの状態は、どの流体アクチュエータ２６が作動されるかを示している。発射パッド４６上に発射パルス信号が生成されると、選択された流体アクチュエータ２６は発射され、選択された温度センサー（例えば、サーマルダイオード）が、検知ライン５２に接続される。検知ライン５２を介してアナログ検知信号が選択された温度センサーに印加されると、その温度センサーの温度を示すアナログ応答信号が、検知ライン５２上に得られる。
一例において、流体噴射回路２０のメモリアレイ２８が誤ったメモリ値を記憶した欠陥のあるメモリ要素２９を含んでいる可能性がある場合、メモリ回路３０は、流体噴射回路２０と並列にＩ／Ｏ端子４０に接続される場合がある。この場合、メモリコンポーネント３４のメモリ値３６は、メモリアレイ２８の代替メモリとして機能し、正しいメモリ値を記憶する。一例において、制御回路３２は、Ｉ／Ｏパッド４２を介して受信された動作信号を監視する。一例において、制御回路３２は、上記のように、メモリアクセスシーケンスを認識すると、データパッド４４を介してメモリ設定レジスタ８８に提供された読み取り／書き込みビットの状態をチェックする。
一例において、メモリアクセスが「書き込み」動作である場合、制御回路３２は、データパッド４４を介して受信したＦＰＧの本体部分にあるメモリ選択ビットの状態をチェックして、どのメモリ要素２９がプログラムされている（例えば、対応する選択ビットが、セットされている（例えば、「１」の値を有する））かを判定する。次に、制御回路３２は、メモリコンポーネント３４の対応するメモリ値３６を更新することにより、書き込み動作によるメモリ値３６の変化を反映する。
一例において、メモリアクセスが「読み取り」動作である場合、制御回路３２は、データパッド４４を介して受信したＦＰＧの本体部分にあるメモリ選択ビットの状態をチェックして、どのメモリ要素２９がプログラムされているかを判定する。次に、制御回路３２は、メモリコンポーネント３４内の対応するメモリ値３６をチェックして、検知パッド５０に存在するアナログ検知信号のタイプを判定する。一例において、制御回路３２は、検出されたアナログ検知信号に応答して、及び、読み取られるメモリ値に基づいて、検知ライン５２及び検知パッド５０上に、メモリ値３６の値を示すアナログ応答信号を生成する。
例えば、プリンタ６０などから検知パッド５０を介して検知ライン５２にアナログ検知電流が供給され、単一のメモリ値が読み取られる場合、制御回路は、読み取られる単一のメモリ値の値を示すアナログ電圧応答を検知ライン５２に提供する。例えば、単一のメモリ値が読み取られる場合、制御回路３２から検知ライン５２に提供されるアナログ電圧応答は、プログラムされていないメモリ値である場合は、比較的高い電圧であってもよく、プログラムされたメモリ値である場合は、比較的低い電圧であってもよい。一例において、制御回路３２は、メモリ要素２９の既知の特性、並列に読み取られるメモリ要素２９の数、及びアナログ検知を考慮して、予想応答に等しい値を有するアナログ電圧応答信号を検知ライン５２に提供する。
Ｉ／Ｏパッド４０上の動作信号を監視し、メモリアクセス動作（例えば、読み取り／書き込み動作）を識別して、メモリ値３６を維持及び更新するとともに、メモリ読み取り動作に応答して予想アナログ応答信号を検知ライン５２に提供することによって、プリンタ６０のような印刷コンポーネント１０にアクセスするデバイスにとって、メモリ回路３０は、流体噴射回路２０のメモリアレイ２８と区別できないものになる。
図４は、一例による、印刷コンポーネント１０に接続されたメモリ回路３０を示すブロック概略図である。図４の例では、印刷コンポーネント１０は、流体噴射回路２００、２０１、２０２及び２０３として示されたいくつかの流体噴射回路２０を含む。これらの流体噴射回路は、アクチュエータアレイ２４０、２４１、２４２及び２４３として示された流体アクチュエータのアレイ２４をそれぞれ含み、メモリアレイ２８０、２８１、２８２及び２８３として示されたメモリアレイ２８をそれぞれ含む。一例において、各流体噴射回路２０は、別個の流体噴射ダイからなり、各ダイが、異なる色のインクを提供する。例えば、流体噴射ダイ２００は、シアンダイであってもよく、流体噴射ダイ２０１は、マゼンタダイであってもよく、流体噴射ダイ２０２は、黄色のダイであってもよく、流体噴射ダイ２０３は、黒色のダイであってもよい。例えば、流体噴射ダイ２００、２０１、及び２０２は、カラープリントペン９０の一部として構成され、流体噴射ダイ２０３は、単色プリントペン９２の一部として構成される場合がある。
一例において、各流体噴射ダイ２００～２０３は、データパッド４４０～４４３のうちの対応する１つからデータを受信する。また、各流体噴射ダイ２００～２０３は、ＣＬＫパッド４２、発射パッド４６、モードパッド４８、及び検知パッド５０を共用する。種々の例において、メモリアレイ２８０、２８１、２８２及び２８３の各々が、メモリアクセス動作中に、別々にアクセスされる場合がある。他の例では、メモリアレイ２８０、２８１、２８２及び２８３の任意の組み合わせが、メモリアクセス動作中に同時にアクセスされる場合がある。例えば、メモリアレイ２８０、２８１、２８２及び２８３の各々からのメモリ要素は、プリンタ６０などから、検知ライン５２を介して同時にアクセス（例えば、読み取り動作）される場合がある。
メモリ回路３０は、ＣＬＫパッド４２、発射パッド４６、モードパッド４８、及び検知パッド５０に接続され、また、データパッド４４０～４４３の各々にも接続され、それによって各流体噴射ダイ２００、２０１、２０２及び２０３と並列に接続されている。種々の例において、メモリ回路３０は、メモリアレイ２８０、２８１、２８２及び２８３の任意の組み合わせに対し、代替メモリとしての働きをすることができる。例えば、ある例では、メモリ回路３０は、メモリアレイ２４１に対する代替メモリとしての働きをする場合があり、別の例では、メモリ回路３０は、メモリアレイ２８０、２８１、２８２及び２８３の各々に対する代替としての働きをする場合がある。
一例において、メモリ回路３０は、流体噴射回路２０の補助メモリとしての働きをする場合がある。このような場合、メモリアクセス動作のときに、流体噴射回路２０のメモリ要素２９とメモリ回路３０のメモリ値３６は、ＦＰＧデータパケットの設定データ内にあるメモリ選択データを伝達する列選択ビットを使用して、別々に識別される場合がある。例えば、単色プリントペン９２の流体噴射回路２０３は、メモリ要素２９のいくつかの列（例えば、３列）を有するメモリアレイ２８３を含む場合がある。このような場合、流体噴射回路２０３のメモリ要素の列は、ＦＰＧデータパケットの設定データの列選択ビットによって列１～３として識別される場合があり、補助メモリとしての働きをするメモリコンポーネント３４のメモリ値３６の他の列は、列４から始まる追加の列として識別される場合がある。
一例において、メモリ回路３０は、図３に関して上で説明したものと同様に、いくつかのＩ／Ｏパッド４０上の動作信号を監視することにより、メモリ回路３０が代替メモリとしての働きをする対象となるメモリアレイ２８０、２８１、２８２及び２８３の何れかのメモリアクセスシーケンスを検出する。
一例において、メモリ回路３０が、印刷コンポーネント１０の流体噴射ダイ２００、２０１、２０２及び２０３のうちの全部よりも少ない数に対して代替メモリとしての働きをする場合、メモリ回路３０が代替メモリとしての働きをしない流体噴射ダイ２０のメモリ要素２９を、メモリ回路３０が代替メモリとしての働きをする流体噴射ダイ２０のメモリ要素と並列に読み取ることはできない。
図５は、一例による、印刷コンポーネント１０に接続されたメモリ回路３０を概略的に示すブロック概略図である。印刷コンポーネント１０の一部も示されている。以下でさらに詳しく説明されるように、図５の例によれば、メモリアクセス動作の際、メモリ回路３０は、流体噴射装置２０と並列に検知パッド５０に接続される。例えば、図５の例によれば、メモリ回路３０は、流体噴射回路２０のメモリ要素２９のアレイ２８に対し、代替メモリとしての働きをすることができる（１つ以上のメモリ要素２９が欠陥である可能性がある）。
一例において、流体噴射回路２０の作動ロジック８４は、読み取りイネーブルスイッチ１００、ＡＮＤゲート１０３を介して制御される列作動スイッチ１０２、及びＡＮＤゲート１０６を介して制御されるメモリ要素選択スイッチ１０４を含む。一例によれば、上記のように、読み取り動作の際、流体噴射回路２０は、設定データ（例えば、ヘッド部分及び／又はテール部分にある）及びメモリ選択データ（例えば、本体部分にある）を含む発射パルス群を受信する。一例において、設定データは、列選択ビット及びアドレスデータを含む。列選択ビットは、メモリアレイ２８が図３の列２８１及び列２８２のように、メモリ要素の２つ以上の列を含む場合に、アクセスされるメモリ要素２９の特定の列を示している。アドレスデータは、アドレスデコーダ８２によってデコードされ、作動回路８４に提供される。一例において、メモリ選択データは、いくつかのメモリ選択ビットを含み、各選択データビットが、その列のメモリ要素２９の異なるプリミティブ（Ｐ０～ＰＭ）に対応しており、選択ビットをセットする（例えば、「１」の値を有する）ことで、列２８の種々のメモリ要素２９を読み取り（又は書き込み）のためにアクセスすることができる。
さらに、読み取り動作プロトコルの一部として、メモリ設定レジスタ８８には、列イネーブルビット及び読み取りイネーブルビットがロードされる。メモリ設定レジスタ８８の読み取りイネーブルビットは、読み取りイネーブルスイッチ１００をオンにする。発射信号が生成されると、設定レジスタ８８の列イネーブルビットは、発射パルス群の設定データの列選択ビットと協同して、ＡＮＤゲート１０３に、選択された列の列作動スイッチ１０２をオンにさせ、また、発射パルス群の選択データ及びアドレス（アドレスデコーダ８６により提供される）は、発射信号と協同して、ＡＮＤゲート１０６に、メモリ要素選択スイッチ１０４をオンにさせる。これによってメモリ要素２９は、検知ライン５２に接続される。なお、例によっては、流体噴射回路２０がメモリ要素の単一の列しか含まない場合、列選択ビットは、発射パルス群設定データの一部として含まれない場合もあることに留意されたい。
メモリ要素２９は、検知ライン５２に接続されると、検知ライン５２上のアナログ検知信号に応答してアナログ出力信号を提供する。このアナログ出力信号の値は、メモリ要素のプログラム状態に依存する（プログラム状態に欠陥がある場合）。一例において、上記のように、メモリ要素２９は、プログラムされた状態（例えば、「１」の値）であるときよりも、プログラムされていない状態（例えば、「０」の値）であるときの方が、高い電気抵抗を有する場合がある。したがって、アナログ検知信号が固定アナログ電流である（いわゆる「強制電流モード」である）場合、メモリ要素２９によって提供されるアナログ出力電圧は、メモリ要素２９がプログラムされていない状態であるときに比較的高い電圧レベルになり、メモリ要素２９がプログラムされた状態であるときに比較的低い電圧レベルになる。同様に、アナログ検知信号が固定電圧である（いわゆる「強制電圧モード」である）場合、メモリ要素２９によって提供されるアナログ出力電流は、メモリ要素２９がプログラムされていない状態であるときに比較的低い電流レベルになり、メモリ要素２９がプログラムされた状態であるときに比較的高い電流レベルになる。
書き込み動作中は、読み取りイネーブルスイッチ１００が開位置に維持され、メモリ要素２９を検知ライン５２から切断する一方、列イネーブルスイッチ１０２とメモリ要素選択スイッチ１０４は、閉じられていることに留意されたい。メモリ設定レジスタの書き込みイネーブルビットは、電圧レギュレータ９０をメモリ要素２９に接続し、そこにプログラム電圧を印加する。
一例によれば、メモリ回路３０の制御回路３２は、制御ロジック１２０と、ノード１２８への電流供給源として動作する第１の電圧制御電流源１２２と、ノード１２８からの電流シンクとして動作する第２の電圧制御電流源とを含む。ノード１２８は、制御ライン１２９を介して、第２の検知パッド５０１において検知ライン５２に接続されている。図４の例では、メモリアクセス動作中、メモリ回路２０は、第２の検知パッド５０１において、流体噴射回路２０と並列に検知ライン１５２に接続されている。
一例において、メモリ回路３０は、オーバーレイ配線基板１６０を介して、流体噴射回路２０と並列にＩ／Ｏパッド４０に接続される。これについては、以下でさらに詳しく説明される（例えば、図６Ａを参照）。一例において、配線基板１６０は、各信号経路について一対のＩ／Ｏパッドを含む。信号経路は、一対のＩ／Ｏパッドのうちの第１のＩ／Ｏパッドから一対のＩ／Ｏパッドのうちの第２のＩ／Ｏへとオーバーレイ配線基板１６０を通って、印刷コンポーネント１０までのびている。例えば、配線基板１６０は、一対のＣＬＫパッド４２及び４２１、一対のデータパッド４４及び４４１、一対の発射パッド４６及び４６１、一対のモードパッド４８及び４８１、及び一対の検知パッド５０及び５０１を含む。一例では、これらの各々について、一対のパッドのうちの第１のパッドが、入力信号ラインに接続され、一対のパッドのうちの第２のパッドが、出力信号ラインを印刷コンポーネント１０に接続する。
一例において、オーバーレイ配線基板１６０は、検知ライン５２と直列に接続された検知抵抗器１５０をさらに含む。制御ロジック１２０は、検知抵抗器１５０の高圧側端子１５２及び低圧側端子１５４の電圧を監視する。他の例では、検知抵抗器１５０は、制御回路３２の一部として構成される場合がある（例えば、図１０を参照）。
配線基板１６０を介して信号経路及び印刷コンポーネント１０に接続されることが図示されているが、そのような接続を得るために、任意数の他の実施形態が使用されてもよい。例えば、一例において、配線基板１６０の種々の機能は、メモリ回路３０内に組み込まれてもよい。
メモリコンポーネント３４は、いくつかのメモリ値３６を含む。一例において、各メモリ値３６は、流体噴射回路２０のメモリ要素２９のうちの異なる１つに対応している。ただし、流体噴射回路２０の１以上のメモリ要素２９に欠陥があり、誤った値を記憶している場合であっても、メモリコンポーネント３４の各メモリ値３６は、正しいメモリ値を表している。種々の例において、メモリコンポーネント３４は、メモリ要素２９に対応するメモリ値３６の他にも、メモリ値３６を含む場合があることに留意されたい。
一例において、制御回路３２は、プリンタ６０などから流体噴射回路２０のＩ／Ｏパッド４０に伝達される動作信号を監視する。一例において、メモリ要素２９の読み取り動作を示すメモリアクセスシーケンスを表す動作信号を検出すると、制御ロジック１２０は、検知抵抗器１５０の高圧側端子１５２（又は低圧側端子１５４）の電圧を監視することにより、読み取り動作が、強制電流モード又は強制電圧モードのどちらで実行されているか否かを判定する。強制電流モードが使用されている場合、検知ライン５２が充電されるのに伴い、発射パッド４６が引き上げられた後、ある期間にわたって、高圧側端子１５２の電圧レベルは引き上げられる（例えば、線形上昇）。強制電圧モードが使用されている場合、高圧側端子１５２の電圧は、入力検知信号の固定電圧レベルで比較的安定した状態に維持される。
一例において、制御ロジック１２０は、読み取り動作を検出すると、読み取り動作によってアクセスされていると識別されたメモリ要素２９に対応するメモリ値３６を読み取る。制御ロジック１２０は、このメモリ値３６に基づいて、検知抵抗器１５０を用いて形成されたフィードバックループにより、強制電流モードの読み取り動作中に検知パッド５０に存在するはずの予想出力応答電圧レベル、及び、強制電圧モードの読み取り動作中に検知パッド５０に存在するはずの予想出力応答電流レベルを判定することができる。
メモリ回路３０は、流体噴射回路２０と並列に検知ライン５２に接続されているので、読み取り動作の際、アナログ検知信号が検知ライン５２に強制送出されることに応答して、メモリ要素２９からのアナログ出力応答信号（例えば、電圧又は電流）が、第２の検知パッド５０１に提示される。一例において、制御ロジック１２０は、流体噴射回路２０のメモリ要素２９からの出力応答と、第２の検知パッド５０１における制御回路３２の出力応答との結合から予想アナログ出力応答レベル（電圧又は電流）が検知パッド５０に生成されるように、電圧制御電流源１２２及び１２４を調節することにより、第２の検知パッド５０１に電流を供給し、又は、第２の検知パッド５０１から電流を引き出す。
一例において、強制電流モードにあるとき、制御ロジック１２０は、検知抵抗器１５０の高圧側端子１５２の電圧を監視し、メモリ回路３０と流体噴射回路２０との結合応答から予想出力応答電圧レベルが検知パッド５０で得られるように、電圧制御電流源１２２及び１２４を調節することにより、第２の検知パッド５０１に提供される電流の量を調節する（第２の検知パッド５０１に電流を供給し、又は、第２の検知パッド５０１から電流を引き出す）。
同様に、一例において、強制電圧モードにあるとき、制御ロジックは、高圧側端子１５２及び低圧側端子１５４を介してセンサー抵抗器１５０の両端の電圧を監視し、検知パッド５０における出力応答電流レベルを判定する。次に、制御回路１２０は、メモリ回路３０と流体噴射回路２０の結合応答から予想出力応答電流レベルが検知パッド５０で得られるように、電圧制御電流源１２２及び１２４を調節することにより、第２の検知パッド５０１に提供される電流の量を調節する（第２の検知パッド５０１に電流を供給し、又は、第２の検知パッド５０１から電流を引き出す）。
メモリコンポーネント３４にメモリ値３６として記憶された流体噴射回路２０の正しいメモリ値に基づいて、予想アナログ出力応答値が検知パッド５０で得られるように電圧制御電流源１２２及び１２４を制御することによって、メモリ回路３０は、流体噴射回路２０上の欠陥のあるメモリアレイ２８を代替することができ、その結果、印刷コンポーネント１０は動作を継続することができ、それによって、製造時の欠陥のある印刷コンポーネントの数を減らすことができる。さらに、メモリ回路３０を流体噴射回路と並列にＩ／Ｏパッド４０に接続することにより、流体噴射回路２０のセンサー７０を、プリンタ６０などによる検知パッド５０を介した監視に備えて、常にアクセス可能な状態にしておくことができる。
図６Ａは、メモリ回路２０をＩ／Ｏ端子４０に接続するためのオーバーレイ配線基板１６０の一部を示す断面図である。特に、図６Ａは、図５の検知パッド５０を通って延びる断面図を表している。メモリ回路３０は、流体噴射回路２０と並列に検知パッド５０に結合されている。一例において、オーバーレイ配線基板１６０は、第１の表面１６３及び対向する第２の表面１６４を有する可撓性基板１６２を含む。メモリ回路３０及び検知パッド５０は、第１の表面１６３に配置されており、検知パッド５０は、検知ライン５２に相当する導電性トレースによって、メモリ回路３０に接続されている。一例において、図示のように、検知抵抗器１５０は、検知パッド５０とメモリ回路３０との間の検知ライン５２と直列に配置されている。一例において、導電性バイア１６６は、第１の表面１６３の検知ライン５２から可撓性基板１６３を通って第２の表面１６４の第２の検知パッド５０１まで延びている。
印刷コンポーネント１０は、流体噴射回路２０が取り付けられた基板１６８を含み、検知ライン５２１によって流体噴射回路２０に結合された検知パッド５０２を含む。方向矢印１６９で示されるように、可撓性配線基板１６０が印刷コンポーネント１０に結合されると、第２の検知パッド５０１は、検知パッド５０２と整列し、検知抵抗器１５０とメモリ回路３０との間において、検知ライン５２を検知パッド５０２に接続する。
図６Ｂは、例えばモードパッド４８のような、検知パッド５０以外のＩ／Ｏパッド４０の接続を示すオーバーレイ配線基板１６０の断面図を概略的に示すブロック図である。図示のように、モードパッド４８は、基板１６２の上面１６３に配置されている。バイア１６７は、基板１６２を通って延在し、第１のモードパッド４８を第２の表面１６４の第２のモードパッド４８１に接続する。可撓性配線基板１６０が印刷コンポーネント１０に結合されると、モードパッド４８１は、モードパッド４８２と整列し、モードパッド４８を流体噴射回路２０に接続する。
図７は、一例による、メモリ回路１０を概略的に示すブロック概略図である。印刷コンポーネント１０の一部も、概略的に示されている。図７の例は、図５の例と同様であり、メモリアクセス動作の際、メモリ回路３０は、流体噴射装置２０と並列に検知パッド５０に接続される。ただし、図７の例では、メモリ回路３０の制御回路３２は、電圧制御電流源１２２及び１２４の代わりに、オペアンプ１７０及び制御可能な電圧源１７２を含む。
オペアンプ１７０の第１の入力は、制御可能な電圧源１７２を介して基準電位（例えば、グラウンド）に接続されている。オペアンプ１７０の第２の入力及び出力は、ノード１２８に接続されており、ノード１２８は、ライン１２９を介して検知パッド５０１に接続されている。
一例において、メモリ読み取り動作の際、強制電流モードにあるとき、制御ロジック１２０は、検知抵抗器１５０の高圧側端子１５２の電圧を監視し、メモリ回路３０と流体噴射回路２０の結合応答から予想出力応答電圧レベルが検知パッド５０で得られるように、制御可能な電圧源１７２の電圧レベルを調節することにより、オペアンプ１７０の出力電圧を調節して（出力電圧が制御可能な電圧源１７２の出力電圧にほぼしたがっている場合）、第２の検知パッド５０１に提供される電流の量を調節する（第２の検知パッド５０１に電流を供給し、又は、第２の検知パッド５０１から電流を引き出す）。
同様に、一例において、強制電圧モードにあるとき、制御ロジックは、高圧側端子１５２及び低圧側端子１５４を介してセンサー抵抗器１５０の両端の電圧を監視し、検知パッド５０における出力応答電流レベルを判定する。次に、制御回路１２０は、メモリ回路３０と流体噴射回路２０の結合応答から予想出力応答電流レベルが検知パッド５０で得られるように、制御可能な電圧源１７２の電圧レベルを調節することにより、オペアンプ１７０の出力電圧を調節して（出力電圧が制御可能な電圧源１７２の電圧レベルにほぼしたがっている場合）、第２の検知パッド５０１に提供される電流の量を調節する（第２の検知パッド５０１に電流を供給し、又は、第２の検知パッド５０１から電流を引き出す）。
図８は、一例による、印刷コンポーネント１０のメモリ回路３０のブロック概略図である。図８の例は、図５の例と同様であり、メモリアクセス動作の際、メモリ回路３０は、流体噴射装置２０と並列に検知パッド５０に接続される。ただし、図８の例では、メモリ回路３０の制御回路３２は、電圧制御電流源１２２及び１２４の代わりに、いくつかの抵抗器１８０～１８３を含む。抵抗器１８０～１８３は、電圧源ＶＣＣと基準電圧（例えば、グラウンド）との間に、調整可能な分圧器を形成するように接続される場合がある。
例えば、ソース抵抗器１８０は、電圧源ＶＣＣとノード１２８との間に接続されている。シンク抵抗器１８１～１８３は、スイッチ１８４～１８６をそれぞれ介して、ノード１２８と基準電圧（例えば、グラウンド）との間に、互いに並列に接続されている。図８に示したものとは異なるいくつかの抵抗器が、制御回路３２によって使用されてもよいことに留意されたい。
一例において、メモリ読み取り動作の際、強制電流モードにあるとき、制御ロジック１２０は、検知抵抗器１５０の高圧側端子１５２の電圧を監視し、メモリ回路３０と流体噴射回路２０の結合応答から予想出力応答電圧レベルが検知パッド５０で得られるように、スイッチ１８４～１８６を制御することにより、ノード１２８とグラウンドとの間に接続されるシンク抵抗器１８１～１８３の数を調節して、第２の検知パッド５０１に提供される電流の量を調節する。
同様に、一例において、強制電圧モードにあるとき、制御ロジックは、高圧側端子１５２及び低圧側端子１５４を介してセンサー抵抗器１５０の両端の電圧を監視し、検知パッド５０における出力応答電流レベルを判定する。次に、制御回路１２０は、メモリ回路３０と流体噴射回路２０の結合応答から予想出力応答電流レベルが検知パッド５０で得られるように、スイッチ１８４～１８６を制御することにより、ノード１２８とグラウンドとの間に接続されるシンク抵抗器１８１～１８３の数を調節して、第２の検知パッド５０１に提供される電流の量を調整する（第２の検知パッド５０１に電流を供給し、又は、第２の検知パッド５０１から電流を引き出す）。
図９は、一例による、メモリ回路３０を概略的に示すブロック概略図である。メモリ回路３０は、種々の動作信号を印刷コンポーネント１０に伝達する複数の信号経路４１に接続するための、アナログパッド５０を含む複数のＩ／Ｏパッド４０を含む。一例において、制御可能なセレクタ１９０は、Ｉ／Ｏパッド４０を介して信号経路４１の１つと一列になるように接続されており、制御可能なセレクタ１９０は、対応する信号ラインを印刷コンポーネント１０に対して開く（印刷コンポーネント１０に対する接続を中断又は遮断する）ように制御可能である。一例において、制御回路３２は、Ｉ／Ｏパッド４０によって受信されたメモリ読み取りを表す一連の動作信号に応答して、制御可能なセレクタ１９０を開き、印刷コンポーネント１０への信号経路を遮断することにより、印刷コンポーネント１０のメモリ読み取りをブロックする。また、アナログ信号をアナログパッド５０に提供することにより、そのメモリ読み取りによって選択された記憶されたメモリ値３６を表すアナログ電気値をアナログパッド５０上に提供する。メモリ読み取り中に信号経路を遮断することにより、印刷コンポーネント１０は、メモリ読み取り動作中に、アナログ信号をアナログパッド５０に提供することができない。種々の例において、印刷コンポーネント１０は、アナログコンポーネントの読み取りのようなアナログパッド５０にアクセスするメモリ読み取り以外の機能の実行中に、アナログ信号パッド５０を提供することができる。種々の例において、そのようなアナログコンポーネントは、検知回路（例えば、温度センサー）である場合がある。
図１０は、本開示の一例による、メモリ回路３０を示すブロック概略図である。ここでは、制御可能なセレクタ１９０は、制御可能なスイッチ１９０である。図１０の例では、Ｉ／Ｏパッド４０は、アナログ信号ライン５２に接続された第１のアナログパッド５０及び第２のアナログパッド５０１を含み、制御可能なスイッチ１９０は、アナログパッド５０とアナログパッド５０１との間に接続され、アナログ信号ライン５２と一列になるように接続されている。一例において、制御回路３２は、図示のように、第１のアナログパッド５０に接続された第２の制御可能なスイッチ１９２をさらに含む。図１０の例は、図５の例と同様であるが、制御回路３２は、制御可能なセレクタスイッチ１９０及び１９２によって、メモリ回路３０及び流体噴射回路２０を選択ライン５２から選択的に結合及び分離することができ、したがって、一例において、メモリ回路３０は、メモリアクセス動作の際に、流体噴射回路２０と並列に結合されない場合がある。さらに、一例によれば、高圧側端子１５２及び低圧側端子１５４を備えた検知抵抗器１５０が、メモリ回路３２内に配置される。
一例において、制御ロジック１２０は、非メモリアクセス動作を識別すると、制御可能なセレクタスイッチ１９０を開き、電圧制御電流源１２２及び１２４を検知ライン５２から切断し、セレクタスイッチ１９２を閉じて、流体噴射回路２０を検知ライン５２に接続する。これによって、制御回路３２によるセンサー７０の出力信号への干渉の可能性なしに、プリンタ６０などからセンサー７０（図３を参照）を監視することが可能になる。
一例において、制御ロジック１２０は、メモリアクセス動作を識別すると、セレクタスイッチ１９２を閉じて、ノード１２８及び電圧制御電流源１２２及び１２４を検知ライン５２に接続し、セレクタスイッチ１９０を開いて、流体噴射回路２０を検知ライン５２から切断することができる。その結果、流体噴射回路２０は、制御回路３２と並列に第２の検知パッド５０１に接続されなくなり、流体噴射回路２０がメモリ読み取り動作に応答することは、ブロックされる。次に、制御回路３２は、図５に関して上述したように、予想アナログ電圧応答が検知パッド５０で得られるように、電圧制御電流源１２２及び１２４を調節する。ただし、流体噴射回路２０からのアナログ出力応答信号の影響はない。メモリアクセス動作中に流体噴射回路２０を検知ライン５２から切断することにより、検知パッド５０におけるアナログ出力応答信号に対する欠陥のあるメモリ要素２９からの潜在的な混入を排除することができる。
他の例では、制御可能なセレクタスイッチ１９０が、発射パッドを介して、発射信号経路と一列になるように同様の形で接続される場合があり、その結果、メモリ読み取り動作中に発射信号が流体噴射回路２０から遮断され、流体噴射回路２０は、そのようなメモリ読み取り動作に応答できない場合がある。別の例では、制御可能なセレクタ１９０は、検知ライン５２（又はアナログ信号経路５２）と一列になるように結合されたマルチプレクサであってもよく、制御回路３２は、メモリ読み取りの際に、検知ライン５２を流体噴射回路２０から切断するようにマルチプレクサを操作し、アナログ検知パッド５０及び検知ライン５２にアクセスする非メモリ読み取り動作のようなそれ以外の場合は、検知ライン５２を流体噴射回路２０に接続するように操作する場合がある。
なお、図６及び図７で説明した制御回路３２の構成、及び任意数の他の適当な制御構成が、図１０の例示的印刷コンポーネント１０において使用されてもよいことに留意されたい。
図１１は、図１０に示したようにメモリ回路３０をＩ／Ｏ端子４０に接続するための、一例によるオーバーレイ配線基板１６０の一部を示す断面図である。特に、図１１は、検知パッド５０を通って延びる断面図を表している。一例において、メモリ回路３０及び検知パッド５０は、可撓性基板１６２の第１の表面１６３に配置されており、検知パッド５０は、検知ライン５２に相当する導電性トレースによって、メモリ回路３０に接続されている。一例によれば、検知抵抗器１５０及びセレクタスイッチ１９０及び１９２は、メモリ回路３０の内部に配置される。導電性バイア１６７は、可撓性基板１６２を通って延在している。メモリ回路３０は、導電性トレース５２２及び５２３（検知ライン５２の一部に相当する）により、バイア１６７を介して、可撓性基板１６２の第２の表面１６４の検知パッド５０２に電気的に接続されている。矢印１６９で示されるように、可撓性配線基板１６０が印刷コンポーネント１０に結合されると、検知パッド５０２は、検知パッド５０１と整列し、検知パッド５０は、メモリ回路３０内のセレクタスイッチ１９２を介して、流体噴射回路２０に結合される。
図１２は、一例による、メモリ回路３０を概略的に示すブロック概略図である。メモリ回路３０は、アナログパッド５０及び５０１に接続されたアナログ信号経路５２を含む複数の信号経路４１を印刷コンポーネント１０に接続するために、５０及び５０１で示された第１及び第２のアナログパッド１及び２を含む複数のＩ／Ｏパッド４０を含む。一例において、第１のアナログパッド５０は、印刷コンポーネント１０へのアナログ信号経路を遮断するように第２のアナログパッド５０１から電気的に絶縁されている。制御回路３２は、Ｉ／Ｏパッド４０上のメモリ読み取りを表す一連の動作信号に応答して、アナログ信号を第１のアナログパッド５０に提供することにより、そのメモリ読み取りによって選択された記憶されたメモリ値３６を表すアナログ電気値を第１のアナログパッド５０上に提供する。
メモリ読み取り中にアナログ信号経路５２を遮断することにより、印刷コンポーネント１０は、メモリ読み取り動作中にアナログ信号経路５２から切断される。以下でさらに詳しく説明されるように、印刷コンポーネント１０のメモリ要素に対応するメモリ値３６を提供する他に、メモリ値３６は、例えば、センサー読み取りコマンド（温度センサーを読み取るためのもの）のような、アナログ信号経路５２を介して印刷コンポーネント１０にアクセスする他の機能についての値を表す場合がある。
図１３は、一例によるメモリ回路３０のブロック概略図であり、印刷コンポーネント１０の一部を概略的に示している。図１３の例は、図１０の例と同様であるが、流体噴射回路３０の検知ライン５２との接続を選択的に制御するためのセレクタスイッチ（例えば、セレクタスイッチ１９２）を含む代わりに、流体噴射回路３０が、検知ライン５２から物理的に切り離されている。一例において、図１４を参照すると、オーバーレイ配線基板１６０は、メモリ回路３０を検知ライン５２に接続し、メモリ回路３０を流体噴射回路２０と並列にＩ／Ｏパッド４２～４８に接続するとともに、流体噴射回路２０を検知パッド５０から切断するように構成されている。
一例において、制御ロジックは、Ｉ／Ｏパッド４０上で流体噴射回路２０のメモリアクセス動作を識別すると、図４及び図８により上で説明したように動作し、書き込み動作の場合、メモリ値３６を更新し、読み取りコマンドの場合、予想アナログ出力応答を検知パッド５０に提供する。
ただし、前述のように、検知ライン５２を介して検知パッド５０も、例えば、温度センサーや亀裂センサーのようなセンサー７０（図３を参照）を読み取るために使用される。これらのセンサーは、流体噴射回路２０のメモリ要素２９と同様の形で読み取られる。アナログ検知信号がセンサーに印加されると、温度センサーの場合、アナログ応答信号は、検知温度を示し、亀裂センサーの場合、アナログ応答信号は、亀裂の有無を示す。一例において、温度センサーの場合、指定された動作温度範囲内の検知温度を表すアナログ出力信号は、流体噴射回路２０の適当な動作を示す一方、指定された動作温度範囲外の検知温度は、流体噴射回路２０の不適当な動作（例えば、オーバーヒート）を示す。同様に、亀裂センサーの場合、指定された閾値未満の検知抵抗を表すアナログ信号は、流体噴射回路２０に亀裂がないことを示す場合がある一方、指定された閾値を超える検知抵抗は、流体噴射回路２０に亀裂があることを示す場合がある。
上記を考慮すると、一例において、メモリコンポーネント３４は、流体噴射回路２０のメモリ要素２９に対応するメモリ値３６を含む他に、流体噴射回路２０のセンサー７０のそれぞれに対応するメモリ値３６を含む場合がある。一例において、メモリ値３６は、メモリ回路３０によってＩ／Ｏパッド４０上で認識されたメモリ値３６に対応するセンサー７０の読み取り動作に応答して、制御回路３２により検知パッド５０に提供されるアナログ出力信号の値を表している。一例において、制御ロジック１２０は、電圧制御電流源１２２及び１２４を制御して、対応するメモリ値３６にしたがって、アナログ出力信号を検知パッド５０に提供する。
上記を考慮すると、上記のように、メモリ回路３０は、検知パッド５０が流体噴射回路２０から物理的に切り離された状態で、メモリコンポーネント３４によって記憶されたメモリ値３６に基づいて、流体噴射回路２０のメモリ要素２９及びセンサー７０についてのアナログ出力信号応答をエミュレートする。一例によれば、図１３のメモリ回路３０は、可撓性配線基板１６０を介して印刷コンポーネント１０に取り付けられ、欠陥のあるメモリ要素２９及び欠陥のあるセンサー７０を代替して、印刷コンポーネント１０の動作を維持することができる。
一例において、図１３のメモリ回路３０は、可撓性配線基板１６０を介して印刷コンポーネント１０に一時的に取り付けられ、流体噴射回路２０における種々のシミュレート条件に対し、プリンタ６０のような外部回路への応答をテストするための診断回路としての働きをする場合がある。例えば、温度センサーを含むセンサー７０に対応するメモリ値３６は、そのような条件に対するプリンタ６０の応答をテストするために、所望の動作温度値範囲外の温度値に対応する値を有する場合がある。他の例では、亀裂センサーを含むセンサー７０に対応するメモリ値は、そのような条件に対するプリンタ６０の応答をテストするために、亀裂の存在を示す閾値を超える抵抗値に対応する値を有する場合がある。任意数の他の条件がメモリ回路３０によってシミュレートされてもよく、それにより、検知ライン５２を介して流体噴射回路２０にアクセスすることなく、シミュレートされる種々の動作条件に対するプリンタ６０の応答をテストすることができる。一例において、診断が完了した後、メモリ回路３０及び可撓性配線回路１６０は、印刷コンポーネント１０から取り外されてもよい。
図１４は、図１３に示したようにメモリ回路３０をＩ／Ｏ端子４０に接続するための、一例によるオーバーレイ配線基板１６０の一部を示す断面図である。特に、図１４は、検知パッド５０を通って延びる断面図を表している。一例において、メモリ回路３０及び検知パッド５０は、可撓性基板１６２の第１の表面１６３に配置されており、検知パッド５０は、検知ライン５２に相当する導電性トレースによって、メモリ回路３０に接続されている。第２の検知パッド５０１は、基板１６２の第２の表面１６４に配置されており、検知パッド５０、検知ライン５２、及びメモリ回路３０から電気的に絶縁されている。検知パッド５０２は、印刷コンポーネントの基板１６８上に配置されており、導電性トレース５２１によって流体噴射回路２０に接続されている。可撓性配線基板１６０が印刷コンポーネント１０に取り付けられると（方向矢印１６９で示されるように）、検知パッド５０１は、検知パッド５０２と整列し、検知パッド５０２と接触する。検知パッド５０１は、検知パッド５０から電気的に絶縁されているので、検知パッド５０と下にあるパッド５０１との間に電気的接触は発生せず、その結果、流体噴射回路２０と検知パッド５０との間の接続は、切断される。
図１５は、流体噴射システム２００の一例を示すブロック図である。流体噴射システム２００は、プリントヘッドアセンブリ２０４のような流体噴射アセンブリ、及びインク供給アセンブリ２１６のような流体供給アセンブリを含む。図示の例では、流体噴射システム２００は、サービスステーションアセンブリ２０８、キャリッジアセンブリ２２２、印刷媒体搬送アセンブリ２２６、及び電子制御装置２３０をさらに含む。以下の説明は、インクに関する流体処理のためのシステム及びアセンブリの例を提供するが、開示されたシステム及びアセンブリは、インク以外の流体の処理にも適用可能である。
プリントヘッドアセンブリ２０４は、複数のオリフィス又はノズル２１４を通してインク又は流体の液滴を噴射する少なくとも１つのプリントヘッド２１２を含む。一例において、プリントヘッド２１２は、例えば図３によって本明細書で前述したように、ノズル２１４として実施される流体アクチュエータ（ＦＡ）２６を有する流体噴射回路２０として実施される場合がある。一例において、液滴は、印刷媒体２３２に印刷するために、印刷媒体２３２のような媒体に向けられる。一例において、印刷媒体２３２は、紙、カードストック、ＯＨＰフィルム、マイラー、布のような任意のタイプの適当なシート材料を含む。別の例では、印刷媒体２３２は、粉末床のような３次元（３Ｄ）印刷用の媒体、又は、リザーバ若しくは容器のようなバイオプリンティング及び／又は新薬発見試験用の媒体を含む。一例において、ノズル２１４は、少なくとも１つの列又はアレイを成して配置され、プリントヘッドアセンブリ２０４と印刷媒体２３２が互いに相対的に移動されるときに、ノズル２１４からのインクの適当に順序付けられた噴射により、文字、記号、及び／又は他のグラフィックス又は画像が、印刷媒体２３２に印刷される。
インク供給アセンブリ２１６は、プリントヘッドアセンブリ２０４にインクを供給し、インクを貯蔵するためのリザーバ２１８を含む。したがって、一例において、インクは、リザーバ２１８からプリントヘッドアセンブリ２０４へと流れる。一例において、プリントヘッドアセンブリ２０４及びインク供給アセンブリ２１６は、インクジェット又は流体ジェットプリントカートリッジ又はペンに一緒に収容されている。別の例では、インク供給アセンブリ２１６は、プリントヘッドアセンブリ２０４から分離されており、供給チューブ及び／又はバルブのようなインターフェース接続２２０を介して、プリントヘッドアセンブリ２０４にインクを供給する。
キャリッジアセンブリ２２２は、プリントヘッドアセンブリ２０４を印刷媒体搬送アセンブリ２２６に対して相対的に位置決めし、印刷媒体搬送アセンブリ２２６は、印刷媒体２３２をプリントヘッドアセンブリ２０４に対して相対的に位置決めする。したがって、プリントヘッドアセンブリ２０４と印刷媒体２３２との間の領域に、ノズル２１４に隣接して印刷ゾーン２３４が定義される。一例において、プリントヘッドアセンブリ２０４は、走査型プリントヘッドアセンブリであり、キャリッジアセンブリ２２２は、プリントヘッドアセンブリ２０４を印刷媒体搬送アセンブリ２２６に対して相対的に移動させる。別の例では、プリントヘッドアセンブリ２０４は、非走査型プリントヘッドアセンブリであり、キャリッジアセンブリ２２２は、プリントヘッドアセンブリ２０４を印刷媒体搬送アセンブリ２２６に対して所定の位置に固定する。
サービスステーションアセンブリ２０８は、プリントヘッドアセンブリ２０４、より具体的には、ノズル２１４の機能を維持するために、プリントヘッドアセンブリ２０４のスピッティング（吹き返し）、拭き取り、キャッピング、及び／又はプライミングを提供する。例えば、サービスステーションアセンブリ２０８は、余分なインクを拭き取り、ノズル２１４をクリーニングするために、定期的にプリントヘッドアセンブリ２０４上を通過するゴムブレード又はワイパーを含む場合がある。さらに、サービスステーションアセンブリ２０８は、不使用期間中にノズル２１４が乾燥するのを防ぐために、プリントヘッドアセンブリ２０４を覆うキャップを含む場合がある。さらに、サービスステーションアセンブリ２０８は、スピトゥーン（廃インクトレイ）を含む場合があり、プリントヘッドアセンブリ２０４は、その中にインクを噴射することで、リザーバ２１８が適当なレベルの圧力及び流動性を維持することを保証し、ノズル２１４が詰まったりノズル２１４からインクが垂れたりしないことを保証する場合がある。サービスステーションアセンブリ２０８の機能には、サービスステーションアセンブリ２０８とプリントヘッドアセンブリ２０４との間の相対運動も含まれる場合がある。
電子制御装置２３０は、通信経路２０６を介してプリントヘッドアセンブリ２０４と通信し、通信経路２１０を介してサービスステーションアセンブリ２０８と通信し、通信経路２２４を介してキャリッジアセンブリ２２２と通信し、通信経路２２８を介して印刷媒体搬送アセンブリ２２６と通信する。一例において、プリントヘッドアセンブリ２０４がキャリッジアセンブリ２２２に取り付けられている場合、電子制御装置２３０とプリントヘッドアセンブリ２０４は、通信経路２０２を介してキャリッジアセンブリ２２２経由で通信することができる。一実施形態において、電子制御装置２３０はさらに、新しい（又は使用済みの）インク供給源を検出することができるように、インク供給アセンブリ２１６とも通信する場合がある。
電子制御装置２３０は、コンピュータのようなホストシステムからデータ２３６を受信し、データ２３６を一時的に記憶するためのメモリを含む場合がある。データ２３６は、電子的、赤外線、光学的、又は他の情報転送経路に沿って流体噴射システム２００に送信される場合がある。データ２３６は、例えば、印刷される文書及び／又はファイルに相当する。したがって、データ２３６は、流体噴射システム２００の印刷ジョブを形成し、少なくとも１つの印刷ジョブコマンド及び／又はコマンドパラメータを含む。
一例において、電子制御装置２３０は、ノズル２１４からのインク滴の噴射のためのタイミング制御を含む、プリントヘッドアセンブリ２０４の制御を提供する。したがって、電子制御装置２３０は、印刷媒体２３２上に文字、記号、及び／又は他のグラフィックス又は画像を形成する、噴射されたインク滴のパターンを定義する。タイミング制御、したがって噴射されるインク滴のパターンは、印刷ジョブコマンド及び／又はコマンドパラメータによって決定される。一例において、電子制御装置２３０の一部を形成するロジック及び駆動回路は、プリントヘッドアセンブリ２０４上に配置される。別の例では、電子制御装置２３０の一部を形成するロジック及び駆動回路は、プリントヘッドアセンブリ２０４以外の場所に配置される。一例において、電子制御装置２３０は、図１に示されるように、Ｉ／Ｏパッド４０を介して種々の動作信号を印刷コンポーネント１０に提供することができる。
特定の例が本明細書で図示説明されているが、本開示の範囲から逸脱することなく、図示説明された特定の例の代わりに、様々な代替及び／又は均等の実施形態が使用されてもよい。この出願は、本明細書で説明した特定の例の如何なる改変や又は変形もカバーすることを意図している。したがって、本開示は、特許請求の範囲及びその均等によってのみ制限されることが意図されている。

Claims (39)

  1. 印刷コンポーネントのメモリ回路であって、
    前記印刷コンポーネントに動作信号を伝達する複数の信号経路に接続するための、アナログパッドを含む複数のＩ／Ｏパッドと、
    前記印刷コンポーネントに関連するメモリ値を記憶するためのメモリコンポーネントと、
    メモリ読み取りを表す一連の動作信号を識別することに応答して、前記印刷コンポーネントからの第２のアナログ信号と並列に第１のアナログ信号を前記アナログパッドに提供することにより、前記メモリ読み取りによって選択された記憶されたメモリ値を表すアナログ電気値を前記アナログパッド上に提供する制御回路と
    を含む、メモリ回路。
  2. 前記メモリ読み取りが、前記アナログパッド上の強制電流信号を含む場合、前記アナログパッド上の前記アナログ電気値は、電圧レベルである、請求項１に記載のメモリ回路。
  3. 前記メモリ読み取りが、前記アナログパッド上の強制電圧信号を含む場合、前記アナログパッド上の前記アナログ電気値は、電流レベルである、請求項１又は請求項２に記載のメモリ回路。
  4. 前記制御回路は、メモリ書き込みを表す前記Ｉ／Ｏパッド上の一連の動作信号に応答して、前記メモリ書き込みによって識別された前記記憶されたメモリ値を更新する、請求項１～３の何れか一項に記載のメモリ回路、
  5. 前記印刷コンポーネントは、メモリ要素を有し、各メモリ要素が、ビット値を有し、前記メモリコンポーネントの前記メモリ値の一部の各メモリ値が、前記メモリ要素のうちの異なる１つに対応しており、前記メモリ値が、対応するメモリ要素の前記ビット値とは異なっていてもよい、請求項１～４の何れか一項に記載のメモリ回路。
  6. 前記メモリ回路の前記メモリ値は、前記メモリ要素のアレイを補助する、請求項５に記載のメモリ回路。
  7. 前記アナログ信号は、前記メモリ読み取りによって選択されたメモリ要素のビット値を表しており、前記制御回路は、前記アナログパッド上の前記アナログ電気値が、前記印刷コンポーネントの前記選択されたメモリ要素に対応する前記記憶されたメモリ値を表すものとなるように、前記第１のアナログ信号を提供する、請求項５又は請求項６に記載のメモリ回路。
  8. 前記制御回路は、前記第１のアナログ信号と前記第２のアナログ信号とを合わせたものが、前記印刷コンポーネントの前記選択されたメモリ要素に対応する前記記憶されたメモリ値に対応する予想アナログ電気値を表すアナログ電気値を前記アナログパッド上にもたらすように、前記第１のアナログ信号を調節する、請求項５～７の何れか一項に記載のメモリ回路。
  9. 前記制御回路は、前記メモリ読み取りが前記アナログパッド上の強制電圧を含む場合、前記第１のアナログ信号の電流レベルを調節することにより、前記アナログパッドの電流レベルを予想電流レベルに調節する、請求項８に記載のメモリ回路。
  10. 前記制御回路は、前記メモリ読み取りが前記アナログパッド上の強制電流を含む場合、前記第１のアナログ信号の電流レベルを調節することにより、前記アナログパッドの電圧レベルを予想電圧レベルに調節する、請求項８に記載のメモリ回路。
  11. 前記制御回路は、
    前記アナログパッドに電流を供給する第１の電圧制御電流源と、
    前記アナログパッドから電流を引き出す第２の電圧制御電流源と、
    前記第１の電圧制御電流源の制御電圧を調節することにより、前記アナログパッドに供給される前記電流レベルを調節し、
    前記第２の電圧制御電流源の制御電圧を調節することにより、前記アナログパッドから引き出される前記電流レベルを調節する
    ことによって、前記第１のアナログ信号の前記電流レベルを調節する制御ロジックと
    を含む、請求項９又は請求項１０に記載のメモリ回路。
  12. 前記制御回路は、
    演算増幅器であって、
    前記アナログパッドに結合された出力、
    電圧源を介して基準電圧に結合された第１の入力、及び
    前記アナログパッドに結合された第２の入力
    を含む、演算増幅器と、
    前記電圧源により提供される電圧レベルを調節することによって前記第１のアナログ信号の前記電流レベルを調節する制御ロジックと
    を含む、請求項９又は請求項１０に記載のメモリ回路。
  13. 前記アナログパッドは、アナログ検知パッドである、請求項１～１２の何れか一項に記載のメモリ回路。
  14. 前記アナログパッドは、アナログ検知回路に接続されている、請求項１～１３の何れか一項に記載のメモリ回路。
  15. 前記メモリコンポーネントと前記制御回路は、同じダイ上にある、請求項１～１４の何れか一項に記載のメモリ回路。
  16. 前記メモリコンポーネントは、前記メモリ値を記憶するメモリセルのアレイを含む、請求項１～１５の何れか一項に記載のメモリ回路。
  17. 前記メモリコンポーネントは、前記メモリ値のルックアップテーブルを含む、請求項１～１６の何れか一項に記載のメモリ回路。
  18. 印刷コンポーネントであって、
    前記印刷コンポーネントを動作させるための動作信号を伝達するための、アナログパッドを含む複数のＩ／Ｏパッドと、
    前記Ｉ／Ｏパッドに結合された流体噴射回路であって、
    流体アクチュエータのアレイと、
    メモリ要素のアレイであって、各メモリ要素が、前記印刷コンポーネントに関連する情報を表すビット値を有するデータビットを記憶する、メモリ要素のアレイと
    を含む流体噴射回路と、
    メモリ回路であって、
    前記印刷コンポーネントに関連するメモリ値を記憶するためのメモリコンポーネントであって、当該メモリコンポーネントの前記メモリ値の少なくとも一部の各メモリ値が、前記メモリ要素のうちの異なる１つに対応しており、前記メモリ値が、対応するメモリ要素のビット値とは異なっていてもよい、メモリコンポーネントと、
    選択されたメモリ要素のメモリ読み取りを表す一連の動作信号を識別することに応答して、前記選択されたメモリ要素のビット値を表す前記流体噴射回路からの第２のアナログ信号と並列に第１のアナログ信号を前記アナログパッドに提供することにより、前記選択されたメモリ要素に対応する記憶されたメモリ値を表すアナログ電気値を前記アナログパッド上に提供する制御回路と
    を含む、メモリ回路と
    を含む、印刷コンポーネント。
  19. 前記制御回路は、メモリ書き込みを表す前記Ｉ／Ｏパッド上の一連の動作信号に応答して、前記メモリ書き込みによって識別された前記記憶されたメモリ値を更新する、請求項１８に記載の印刷コンポーネント。
  20. 前記メモリ回路の前記メモリ値は、前記メモリ要素のアレイを補助する、請求項１８又は請求項１９に記載の印刷コンポーネント。
  21. 前記メモリ読み取りが前記アナログパッド上の強制電流信号を含む場合、前記アナログパッド上の前記アナログ電気値は、電圧レベルである、請求項１８～２０の何れか一項に記載の印刷コンポーネント。
  22. 前記メモリ読み取りが前記アナログパッド上の強制電圧信号を含む場合、前記アナログパッド上の前記アナログ電気値は、電流レベルである、請求項１８～２０の何れか一項に記載の印刷コンポーネント。
  23. 前記制御回路は、前記第１のアナログ信号と前記第２のアナログ信号とを合わせたものが、前記印刷コンポーネントの前記選択されたメモリ要素に対応する前記記憶されたメモリ値に対応する予想アナログ電気値を表すアナログ電気値を前記アナログパッド上にもたらすように、前記第１のアナログ信号を調節する、請求項１８～２２の何れか一項に記載の印刷コンポーネント。
  24. 前記制御回路は、前記メモリ読み取りが前記アナログパッド上の強制電圧を含む場合、前記第１のアナログ信号の電流レベルを調節することにより、前記アナログパッドの電流レベルを予想電流レベルに調節する、請求項２３に記載の印刷コンポーネント。
  25. 前記制御回路は、前記メモリ読み取りが前記アナログパッド上の強制電流を含む場合、前記第１のアナログ信号の電流レベルを調節することにより、前記アナログパッドの電圧レベルを予想電圧レベルに調節する、請求項２３に記載の印刷コンポーネント。
  26. 前記制御回路は、
    前記アナログパッドに電流を供給する第１の電圧制御電流源と、
    前記アナログパッドから電流を引き出す第２の電圧制御電流源と、
    前記第１の電圧制御電流源の制御電圧を調節することにより、前記アナログパッドに供給される前記電流レベルを調節し、
    前記第２の電圧制御電流源の制御電圧を調節することにより、前記アナログパッドから引き出される前記電流レベルを調節する
    ことによって、前記第１のアナログ信号の前記電流レベルを調節する制御ロジックと
    を含む、請求項２４又は請求項２５に記載の印刷コンポーネント。
  27. 前記制御回路は、
    演算増幅器であって、
    前記アナログパッドに結合された出力、
    電圧源を介して基準電圧に結合された第１の入力、及び
    前記アナログパッドに結合された第２の入力
    を含む、演算増幅器と、
    前記電圧源により提供される電圧レベルを調節することによって前記第１のアナログ信号の前記電流レベルを調節する制御ロジックと
    を含む、請求項２４又は請求項２５に記載の印刷コンポーネント。
  28. 前記アナログパッドは、アナログパッドである、請求項１８～２７の何れか一項に記載の印刷コンポーネント。
  29. 前記アナログパッドは、アナログ検知回路に接続されている、請求項１８～２８の何れか一項に記載の印刷コンポーネント。
  30. 前記メモリコンポーネントと前記制御回路は、同じダイ上にある、請求項１８～２９の何れか一項に記載の印刷コンポーネント。
  31. 前記メモリコンポーネントは、前記メモリ値を記憶するメモリセルのアレイを含む、請求項１８～３０の何れか一項に記載の印刷コンポーネント。
  32. 前記メモリコンポーネントは、前記メモリ値のルックアップテーブルを含む、請求項１８～３１の何れか一項に記載の印刷コンポーネント。
  33. 印刷コンポーネントであって、
    複数の流体噴射ダイであって、各流体噴射ダイが、
    流体アクチュエータのアレイと、
    メモリ要素のアレイであって、各メモリ要素が、ビット値を持つデータビットである、メモリ要素のアレイと
    を含む、複数の流体噴射ダイと、
    各流体噴射回路用の別個のデータパッド、及び各流体噴射回路によって共有されるアナログパッドを含む、前記印刷コンポーネントを動作させるための動作信号を伝達する複数のＩ／Ｏパッドと、
    各流体噴射ダイと並列に前記Ｉ／Ｏパッドに結合されたメモリダイと
    を含み、
    前記メモリダイは、
    メモリ値を記憶するためのメモリコンポーネントであって、各メモリ値が、前記複数の流体噴射ダイの前記メモリ要素のうちの異なる１つに対応しており、前記メモリ値が、対応するメモリ要素のビット値とは異なっていてもよい、メモリコンポーネントと、
    前記複数の流体ダイの選択されたメモリ要素のメモリ読み取りを表す一連の動作信号に応答して、前記選択されたメモリ要素の前記ビット値を表す前記流体噴射ダイからのアナログ信号と並列にアナログ信号を前記アナログパッドに提供することにより、前記アナログパッド上に得られるアナログ電気値が、前記選択されたメモリ要素に対応する前記記憶されたメモリ値を表すものとなるようにする、制御回路と
    を含む、印刷コンポーネント。
  34. 前記制御回路は、前記複数の流体ダイの選択されたメモリ要素へのメモリ書き込みを表す一連の動作信号を識別することに応答して、前記選択されたメモリ要素に対応する前記メモリ値を更新する、請求項３３に記載の印刷コンポーネント。
  35. 前記メモリ回路は、前記流体ダイの一部の前記メモリ要素のアレイを補助する、請求項３３又は請求項３４に記載の印刷コンポーネント。
  36. 前記複数の流体噴射ダイは、カラープリントペンを形成するように構成された３つの流体ダイを含む、請求項３３～３５の何れか一項に記載の印刷コンポーネント。
  37. 前記複数の流体噴射ダイは、単色プリントペンを形成するように構成された流体ダイを含む、請求項３３～３５の何れか一項に記載の印刷コンポーネント。
  38. 前記制御回路は、前記制御回路によって駆動される前記アナログ信号と前記流体噴射回路からの前記アナログ信号とを合わせたものが、前記メモリ読み取りによって選択された前記メモリ要素に対応する前記記憶されたメモリ値を表す前記アナログ電気値を前記アナログパッド上にもたらすように、前記アナログパッドに伝送されるアナログ信号を調節する、請求項３３～３７の何れか一項に記載の印刷コンポーネント。
  39. 前記アナログ電気特性は、電圧レベル及び電流レベルのうちの一方を含む。請求項３３～３８の何れか一項に記載の印刷コンポーネント。

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