JP2012009100A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】アクセス遅延をより低減可能な不揮発性記憶装置を提供する。
【解決手段】データを電気的書き込み可能に記憶する不揮発性のメモリセルが複数配列されたメモリアレイ部と、メモリセルにそれぞれ接続され、メモリセルに記憶されたデータに応じて電圧レベルが変化する複数のビットラインと、メモリセルに記憶されたデータを判定する際の比較の基準となる基準レベルの電圧を供給する供給手段と、読み出し対象とされたメモリセルに接続されたビットラインの電圧レベルを供給手段により供給された基準レベルと比較する比較手段とを備え、読み出し対象とされたメモリセルに接続されたビットラインの電圧レベルと基準レベルとの比較に先立って、読み出し対象とされたメモリセルに接続されたビットラインを基準レベルの電圧で充電する。
【選択図】図６

Description

本発明は、電気的書き込み可能な不揮発性記憶装置に関する。

従来、不揮発性メモリには、たとえば、複数のメモリセルがワードライン(WL)およびビットライン(BL)にそれぞれ配列されてメモリセルアレイを形成し、読み出し対象のメモリセルのビットラインを選択回路を介して読み出しアンプに順次接続し、読み出しアンプでメモリセルに接続されたビットラインの電圧レベルを基準レベルと比較することによりデータを読み出すものがある。

ところで、メモリセルには、“１”又は“０”のデータが記憶されている。ビットラインは、読み出し対象のメモリセルに記憶されたデータに応じて電圧レベルが変化するが、データ“１”の読み出し後のデータ“０”の読み出しなどでビットラインが充電されて０リードの判定が可能な安定状態となるまで時間がかかり、アクセス遅延の要因となる。

この問題を解決する技術として、特許文献１には、ビットラインからデータを読み出す際に、内部電源で生成される内部電圧CSVでプリチャージすることにより、データの読み出しを高速化する技術が開示されている。

特開２００７−１４９２９６号公報

しかしながら、内部電圧CSVは、基準レベルと必ずしも一致しない。このため、内部電圧CSVが基準レベルよりも高い場合は、図１０に示すように、プリチャージによりビットラインが基準レベルを超えて充電されるため、オーバーシュートが発生してしまう。また、内部電圧CSVが基準レベルよりも低い場合は、プリチャージにより短縮されるものの、プリチャージ後にビットラインが充電されるため、安定状態となるまで時間がかかる。

本発明は、上記の事情に鑑みてなされたものであり、アクセス遅延をより低減可能な不揮発性記憶装置を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明の不揮発性記憶装置は、データを電気的書き込み可能に記憶する不揮発性のメモリセルが複数配列されたメモリアレイ部と、前記メモリセルにそれぞれ接続され、前記メモリセルに記憶されたデータに応じて電圧レベルが変化する複数のビットラインと、前記メモリセルに記憶されたデータを判定する際の比較の基準となる基準レベルの電圧を供給する供給手段と、読み出し対象とされた前記メモリセルに接続された前記ビットラインの電圧レベルを前記供給手段により供給された基準レベルと比較する比較手段と、前記比較手段による比較に先立って、前記読み出し対象とされた前記メモリセルに接続された前記ビットラインを前記供給手段により供給された基準レベルの電圧で充電する充電手段と、を備えている。

本発明によれば、メモリアレイ部に、データを電気的書き込み可能に記憶する不揮発性のメモリセルが複数配列されおり、メモリセルそれぞれにビットラインが接続され、メモリセルに記憶されたデータに応じてビットラインの電圧レベルが変化する。

また、供給手段により、メモリセルに記憶されたデータを判定する際の比較の基準となる基準レベルの電圧が供給され、比較手段により、読み出し対象とされたメモリセルに接続されたビットラインの電圧レベルが供給手段により供給された基準レベルと比較されており、比較手段による比較に先立って、充電手段により、読み出し対象とされたメモリセルに接続されたビットラインが供給手段により供給された基準レベルの電圧で充電される。

このように、請求項１に記載の発明によれば、読み出し対象とされたメモリセルに接続されたビットラインの電圧レベルと基準レベルとの比較に先立って、読み出し対象とされたメモリセルに接続されたビットラインを基準レベルの電圧で充電するので、アクセス遅延をより低減させることができる。

なお、本発明は、請求項２に記載の発明のように、読み出し対象とされた前記メモリセルに接続された前記ビットラインの電気信号及び前記供給手段により供給された基準レベルの基準信号をそれぞれ増幅する増幅手段をさらに備え、前記充電手段が、前記増幅手段による増幅前、増幅後の少なくとも一方で前記メモリセルに接続された前記ビットラインを充電してもよい。

また、本発明は、請求項３に記載の発明のように、前記比較手段による比較に先立って、前記読み出し対象とされた前記メモリセルに接続された前記ビットラインと前記基準レベルの基準信号が流れる配線を電気的に接続する接続手段をさらに備えてもよい。

また、本発明は、請求項４に記載の発明のように、前記メモリアレイ部が、前記基準レベル用のデータを記憶した基準用メモリセルを有し、前記供給手段が、前記基準用メモリセルに接続された前記ビットラインの電圧レベルを基準レベルとして供給してもよい。

また、本発明は、請求項５に記載の発明のように、前記供給手段を、前記基準レベルの基準信号を供給する電源回路としてもよい。

また、本発明は、請求項６に記載の発明のように、前記増幅手段が、本不揮発性記憶装置に電力が供給されている間、常に前記メモリセルに接続された前記ビットラインの電気信号の増幅を行うものとし、前記供給手段が、前記メモリセルに接続された前記ビットラインの電圧レベルを基準レベルとして供給してもよい。

本発明の不揮発性記憶装置は、アクセス遅延をより低減できる、という優れた効果を有する。

第１の実施の形態に係る不揮発性メモリの概略構成を示すブロック図である。 アンプの構成を示す回路図である。 アンプの構成を示す回路図である。 検出アンプの構成を示す回路図である。 ワードラインの切替動作のタイミングを示す波形図である。 データを読み出す際のビットラインの電圧の変化の一例を示す波形図である。 第２の実施の形態に係る不揮発性メモリの概略構成を示すブロック図である。 データを読み出す際のビットラインの電圧の変化の一例を示す波形図である。 他の形態に係る不揮発性メモリの概略構成を示すブロック図である。 オーバーシュートが発生したビットラインの電圧の変化の一例を示す波形図である。

以下、図面を参照して本発明を実施するための形態について説明する。
［第１の実施の形態］
図１には、本発明が適用された不揮発性メモリ10のブロック図が示されている。なお、以下の説明において本発明に直接関係のない部分については、図示およびその説明を省略する。

同図に示すように、本実施の形態における不揮発性メモリ10は、データを格納するメモリセル12がマトリクス状に複数設けられたメモリセルアレイ14を備えている。

このメモリセルアレイ14には、任意の外部アドレス入力によってデコードされる複数本のワードラインWL（WL0，WL1・・・）が並列に配置されている。これらの複数本のワードラインWLに対して直交する方向には、データ伝送用の複数本の第１のビットラインBLa(BLa0，BLa1・・・BLaN)が所定間隔隔てて並列に配置されている。各第１のビットラインBLaの近傍には、これらと並行に、電位引き下げ用の複数本の第２のビットラインBLb(BLb0，BLb1・・・BLbN)がそれぞれ配置されている。

各メモリセル12のフローティングゲートにはそれぞれワードラインWLが接続され、各メモリセル12のソースには第１のビットラインBLaが接続され、各メモリセル12のドレインには第２のビットラインBLbが接続されている。

本実施の形態における不揮発性メモリ10では、メモリセル12が実データを格納する複数のメモリセル12aおよび比較用の基準レベルを格納するメモリセル12bに分かれている。本実施の形態では、一端側に設けられたメモリセル12の列が基準レベルを格納するメモリセル12bとされている。

メモリセルアレイ14には、この各メモリセル12からデータを読み出すための読み出し回路が接続されている。読み出し回路は、実データを格納する複数のメモリセル12aに接続されたビットライン(BLa0，BLa1・・・BLa(N-1))を選択するビットライン選択回路20と、比較用のメモリセル12bにビットラインBLaNを介して接続されたビットライントランスファ回路22と、ビットライン選択回路20に接続線24を介して接続され、ビットライン選択回路20により選択された読み出しメモリセル12a側のビットラインに現れる電気信号を増幅するアンプ40と、ビットライントランスファ回路22に接続線26を介して接続され、比較用セル12b側のビットラインBLaNに現れる、データを判定する際の比較の基準となる基準レベルの基準信号を増幅するアンプ42と、アンプ40及びアンプ42に接続線44、46を介して接続され、アンプ40及びアンプ42の出力電圧を差動増幅する差動増幅器であるセンスアンプ60と、を含んでいる。なお図示はしていないが、不揮発性メモリ10は、さらにワードラインWLを選択するためのアドレス回路およびデータを書き込むための書き込み回路等を含んでいる。

図２には、アンプ40の回路構成を示す回路図が示されている。

アンプ40は、一対のPchトランジスタと一対のNchトランジスタとを有するカレントミラー回路50を備える増幅回路である。カレントミラー回路50はNchトランジスタ52に接続されている。Nchトランジスタ52には直列接続された２つのPchトランジスタ54,56を有する回路58のノードBLAに接続されるとともに、接続線24を介してビットライン選択回路20に接続される。

図３には、アンプ42の回路構成を示す回路図が示されている。

アンプ42は、図２に示すアンプ40と同様に、一対のPchトランジスタと一対のNchトランジスタとを有するカレントミラー回路50を備える増幅器であり、カレントミラー回路50はNchトランジスタ52に接続されている。Nchトランジスタ52には直列接続された２つのPchトランジスタ54,56をそれぞれ有する回路58a,58bのノードBLBに接続されるとともに、接続線26を介してビットライントランスファ回路22に接続される。

このようにアンプ40とアンプ42とは、図２に示した回路58と同様の構成である回路58aと回路58bとを２つ並列に接続した構成となっている。

センスアンプ60は、アンプ40及びアンプ42の出力電圧を差動増幅して読み出し信号である出力信号ＯＵＴを出力する回路であり、カレントミラーによる反転差動増幅回路で構成されている。

さらに、本実施の形態における不揮発性メモリ10は、図１に示すように、ビットライントランスファ回路22とアンプ42を接続する接続線26に、増幅前の基準レベルを検出するための検出用アンプ70が接続されている。この検出用アンプ70は、増幅前の基準レベルを検出して同一電圧レベルの電気信号を出力しており、出力がトランジスタ71を介してビットライン選択回路20とアンプ40を接続する接続線24に接続されている。

また、本実施の形態における不揮発性メモリ10は、アンプ42とセンスアンプ60を接続する接続線46に、増幅後の基準レベルを検出するための検出用アンプ72が接続されている。この検出用アンプ72は、増幅後の基準レベルを検出して同一電圧レベルの電気信号を出力しており、出力がトランジスタ73を介してアンプ40とセンスアンプ60を接続する接続線44に接続されている。

トランジスタ71、73は、アドレス推移を検出するイコライザからの信号ATDEQ (Address Transition Detect Equalizer)がゲートに入力されており、信号ATDEQに応じて検出用アンプ70、72の出力電圧を接続線24、44に供給することによりビットラインをプリチャージする。

図４には、検出用アンプ70、72の回路構成を示す回路図が示されている。

検出用アンプ70、72は、一対のPchトランジスタと一対のNchトランジスタとを有するカレントミラー回路50を備える増幅回路である。カレントミラー回路50は接続線26又は接続線46に接続されている。また、カレントミラー回路50はトランジスタ76を介してGNDに接続されており、トランジスタ76にチップ・イネーブル信号が入力されている期間、検出動作を行う。

次に、本実施の形態に係る不揮発性メモリ10の作用について説明する。

データの読み出しを行う際、各ワードラインWLには、順次、読み出し用の所定電圧が印加される。これにより、各第１のビットラインBLaには、読み出し用の電圧が印加されたワードラインWLに接続された各メモリセル12のフローティングゲートの電子の注入状態に応じて電流が流れる。

ビットライントランスファ回路22には、ビットラインBLaNを介して比較用のメモリセル12bから基準レベルとなる電気信号が入力し、ビットライン選択回路20には、実データ用のビットライン(BLa0・・・BLa(N-1))を介して実データ用のメモリセル12bから実データに応じた電気信号が入力する。

アンプ42では、ビットライントランスファ回路22に入力された基準レベルの電気信号を増幅して出力する。検出用アンプ70、72は、不揮発性メモリ10が動作状態となってチップ・イネーブル信号が入力されると作動し、アンプ42での増幅前の基準レベル及びアンプ42での増幅後の基準レベルをそれぞれを検出して同一電圧レベルの電気信号を出力する。

一方、ビットライン選択回路20は、１本のワードラインWLに対して読み出し用の電圧が印加される間に、実データを格納する複数のメモリセル12aに接続されたビットライン(BLa0・・・BLa(N-1))を順次選択して読み出しメモリセル12a側のビットラインBLaをアンプ40に接続する。アンプ40では、ビットライン選択回路20により選択された電気信号を増幅して出力する。

ここで、実施の形態に係る不揮発性メモリ10では、図５に示すように、データを読み出す際の各ワードラインWLの切り替え時、つまり読み出しメモリセルの切り替わり時（時間t1）にハイレベルの信号ATDEQが生成される。

トランジスタ71、73は、この信号ATDEQに応動してオンとなり、検出用アンプ70、72の出力電圧を接続線24、44に供給することによりビットラインをプリチャージを行う。

これにより、接続線24、44の電位を、寄生容量に対する充電を含めて高速に上昇させることができる。また、接続線24、44に基準レベルをプリチャージし、接続線44に基準レベルを実データ用のビットラインBLaの増幅率と同様の増幅率で増幅した電圧をプリチャージしているため、オーバーシュートが発生せず、トランジスタ71、73がオフした後に接続線24、44の電位が安定状態となるまでの時間を短縮できる。

図６には、メモリセルからデータを読み出す際の接続線24の電圧の変化の一例が示されている。

最初に、接続線24は、（時間t0〜t1）には、基準レベルよりも低い電圧であったものとする。メモリセルからデータを読み出す際、トランジスタ71が信号ATDEQに応動してオン（時間t1〜t2）し、接続線24がアンプ42での増幅前の基準レベルにプリチャージされる。

トランジスタ71がオフになると、接続線24は読み出し対象のメモリセルのフローティングゲートの電子の注入状態に応じて電圧が変化するが基準レベルにプリチャージされており、短い時間で安定状態となるため、データの読み出しを高速化することができる。

［第２の実施の形態］
次に、第２の実施の形態について説明する。

図７には、第２の実施の形態に係る不揮発性メモリ10のブロック図が示されている。なお、上記第１の実施の形態（図１）と同一部分には同一の符号を付して説明は省略する。

本実施の形態における不揮発性メモリ10は、接続線24と接続線26とがトランジスタ81を介して接続線80により接続され、接続線44と接続線46とがトランジスタ83を介して接続線82により接続されている。

トランジスタ81、83は、ゲートに信号ATDEQが入力されており、信号ATDEQに応じてオン・オフする。

次に、本実施の形態に係る不揮発性メモリ10の作用について説明する。

不揮発性メモリ10は、上記第１の実施の形態のようにメモリセルの切り替わり時に発生される信号ATDEQに応動してオンしてトランジスタ71、73がオンし、検出用アンプ70、72の出力電圧を接続線24、44にプリチャージする。

また、本実施の形態に係る不揮発性メモリ10は、トランジスタ81、83が信号ATDEQに応動してオンして接続線24と接続線26が接続線80を介して通電可能となり、接続線44と接続線46が接続線82を介して通電可能となってそれぞれ電圧レベルがイコライズされる。

ここで、検出用アンプ70、72は、検出した電圧レベルと同一電圧レベルの電気信号を出力するように回路を形成するが、回路形成時のばらつき等により出力される電気信号の電圧レベルが検出した電圧レベルからずれる場合がある。

しかし、本実施の形態のように、接続線24と接続線26を接続する接続線80及び接続線44と接続線46を接続する接続線82を設けて読み出しメモリセルの切り替わり時に接続線24と接続線26及び接続線44と接続線46を通電可能としてショートさせることより、接続線24と接続線26及び接続線44と接続線46をイコライズさせて同じ電圧レベルにする。これにより、検出用アンプ70、72が検出した電圧レベルと同一電圧レベルの電気信号を出力できない場合でも、接続線24と接続線26及び接続線44と接続線46が同じ電圧レベルにプリチャージされ、データの読み出す際に短い時間で安定状態となるため、データの読み出しを高速化することができる。

図８には、接続線26及び接続線44の電圧の変化の一例が示されている。

最初に、接続線44は、（時間t0〜t1）には、検出用アンプ70により充電される電圧レベルが接続線26の基準レベルよりも低いものであったとする。メモリセルからデータを読み出す際、トランジスタ71及びトランジスタ81が信号ATDEQに応動してオン（時間t1〜t2）し、接続線24がアンプ42での増幅前の基準レベルにプリチャージされと共に、接続線80を介して接続線24と接続線26とが通電可能となり、接続線24と接続線26が同じ電圧レベルにプリチャージされる。

トランジスタ71がオフになると、接続線24は読み出し対象のメモリセルのフローティングゲートの電子の注入状態に応じて電圧が変化するがプリチャージされており、短い時間で安定状態となるため、データの読み出しを高速化することができる。

なお、上記実施の形態では、メモリセルアレイ14に基準レベル用のデータを記憶した基準用のメモリセル12bを設け、メモリセル12bに接続されたビットラインBLaNの電圧レベルを基準レベルとした場合について説明したが、これに限定されるものではない。例えば、図９に示すように、基準レベルを供給する専用の電源回路90を設けてもよい。この場合、メモリセルアレイ14を全て実データ用のメモリセル12aとすることができる。

また、上記実施の形態では、メモリセルアレイ14に、各ワードラインWL毎に１つずつ基準用のメモリセル12bを設けた場合について説明したが、これに限定されるものではない。例えば、基準用のメモリセル12bを１つだけ設け、当該メモリセル12bから基準レベルを供給するものとしてもよい。

また、上記実施の形態では、検出用アンプ70、72が接続線26、46の電圧レベルを検出して同一電圧レベルの電気信号を出力する場合について説明したが、これに限定されるものではない。例えば、不揮発性メモリ10に電力が供給されている間、アンプ40が常に増幅動作している場合、検出用アンプ70、72が接続線24、44の電圧レベルを検出して同一電圧レベルの電気信号を出力するようにしてもよい。

また、上記実施の形態では、アンプ40とによる増幅前、増幅後で共にビットラインをプリチャージする場合について説明したが、これに限定されるものではなく、何れか一方のみプリチャージするものとしてもよい。

10 不揮発性メモリ
12、12a メモリセル
12b メモリセル（供給手段）
14 メモリセルアレイ
40 アンプ（増幅手段）
42 アンプ（増幅手段）
60 センスアンプ（比較手段）
70 検出用アンプ（充電手段）
71 トランジスタ（充電手段）
72 検出用アンプ（充電手段）
73 トランジスタ（充電手段）
80 接続線（接続手段）
81 トランジスタ（接続手段）
82 接続線（接続手段）
83 トランジスタ（接続手段）
90 電源回路（供給手段）
BLa ビットライン

Claims (6)

1. データを電気的書き込み可能に記憶する不揮発性のメモリセルが複数配列されたメモリアレイ部と、
   前記メモリセルにそれぞれ接続され、前記メモリセルに記憶されたデータに応じて電圧レベルが変化する複数のビットラインと、
   前記メモリセルに記憶されたデータを判定する際の比較の基準となる基準レベルの電圧を供給する供給手段と、
   読み出し対象とされた前記メモリセルに接続された前記ビットラインの電圧レベルを前記供給手段により供給された基準レベルと比較する比較手段と、
   前記比較手段による比較に先立って、前記読み出し対象とされた前記メモリセルに接続された前記ビットラインを前記供給手段により供給された基準レベルの電圧で充電する充電手段と、
   を備えた不揮発性記憶装置。
2. 読み出し対象とされた前記メモリセルに接続された前記ビットラインの電気信号及び前記供給手段により供給された基準レベルの基準信号をそれぞれ増幅する増幅手段をさらに備え、
   前記充電手段は、前記増幅手段による増幅前、増幅後の少なくとも一方で前記メモリセルに接続された前記ビットラインを充電する
   請求項１記載の不揮発性記憶装置。
3. 前記比較手段による比較に先立って、前記読み出し対象とされた前記メモリセルに接続された前記ビットラインと前記基準レベルの基準信号が流れる配線を電気的に接続する接続手段をさらに備えた
   請求項１又は請求項２記載の不揮発性記憶装置。
4. 前記メモリアレイ部は、前記基準レベル用のデータを記憶した基準用メモリセルを有し、
   前記供給手段は、前記基準用メモリセルに接続された前記ビットラインの電圧レベルを基準レベルとして供給する
   請求項１〜請求項３の何れか１項記載の不揮発性記憶装置。
5. 前記供給手段を、前記基準レベルの基準信号を供給する電源回路とした
   請求項１〜請求項３の何れか１項記載の不揮発性記憶装置。
6. 前記増幅手段は、本不揮発性記憶装置に電力が供給されている間、常に前記メモリセルに接続された前記ビットラインの電気信号の増幅を行うものとし、
   前記供給手段は、前記メモリセルに接続された前記ビットラインの電圧レベルを基準レベルとして供給する
   請求項２記載の不揮発性記憶装置。

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