CN109300498B - 非易失性存储装置、其操作方法以及包括其的存储设备 - Google Patents

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Abstract

本公开提供了一种非易失性存储装置、其操作方法以及包括其的存储设备。所述非易失性存储装置包括存储单元阵列，所述存储单元阵列包括多个存储单元。所述方法包括：所述非易失性存储装置基于所接收到的命令来确定操作模式，所述非易失性存储装置基于所确定的操作模式产生比较电压，所述非易失性存储装置将所述比较电压与参考电压相比较以产生比较结果，以及所述非易失性存储装置根据所述比较结果对所述存储单元中的至少一个执行恢复操作。

Description

非易失性存储装置、其操作方法以及包括其的存储设备
相关申请的交叉引用
本申请要求于2017年7月25日向韩国知识产权局提交的韩国专利申请No.10-2017-0094398的优先权，其公开内容通过引用并入本文。
技术领域
本文所公开的本发明构思的示例性实施例涉及半导体存储器，并且更具体地，涉及非易失性存储装置、所述非易失性存储装置的操作方法以及包括所述非易失性存储装置的存储设备。
背景技术
半导体存储装置被分类成易失性存储装置和非易失性存储装置，诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)的易失性存储装置在断电时不保持存储在其中的数据，诸如只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除且可编程ROM(EEPROM)、闪速存储装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)的非易失性存储装置在断电时保持存储在其中的数据。
闪速存储装置被广泛地用作计算系统的大容量存储介质。闪速存储装置通过使用从外部源提供的电源电压来操作。然而，当电源电压变得不稳定时，难以确保存储在闪速存储装置中的数据的可靠性。
发明内容
本发明构思的至少一个示例性实施例提供了一种具有改进的可靠性的非易失性存储装置、一种所述非易失性存储装置的操作方法以及一种包括所述非易失性存储装置的存储设备。
根据本发明构思的示例性实施例，提供了一种非易失性存储装置的操作方法。所述方法包括：所述非易失性存储装置基于从外部设备接收到的命令来确定操作模式，基于所确定的操作模式产生比较电压，将所述比较电压与参考电压相比较以产生比较结果，以及根据所述比较结果执行恢复操作。
根据本发明构思的示例性实施例，提供了一种非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，所述存储单元阵列包括多个存储单元；电压发生器，所述电压发生器基于电源电压产生参考电压和要提供给所述多个存储单元的多个操作电压；控制逻辑电路，所述控制逻辑电路基于来自外部设备的指令来确定操作模式；以及电压降检测器，所述电压降检测器基于所确定的操作模式产生比较电压，将所述比较电压与所述参考电压相比较以产生比较结果，并且根据所述比较结果输出闭锁信号，其中所述闭锁信号使恢复操作被执行。
根据本发明构思的示例性实施例，提供了一种存储设备。所述存储设备包括：非易失性存储装置；以及存储控制器，所述存储控制器向所述非易失性存储装置提供命令以控制所述非易失性存储装置。所述存储器控制器包括电压降检测器，所述电压降检测器基于与所述命令相对应的所述非易失性存储装置的操作模式产生比较电压，将所述比较电压与参考电压相比较以产生比较结果，并且根据所述比较结果向所述非易失性存储装置输出闭锁信号。所述闭锁信号使恢复操作被执行。
根据本发明构思的示例性实施例，提供了一种非易失性存储装置。所述非易失性存储装置包括存储单元阵列和控制电路。所述存储单元阵列包括多个存储单元。所述控制电路被配置为执行以下操作：基于所述非易失性存储装置的内部电压中的电压降和操作模式来产生比较电压，在所述比较电压大于或等于参考电压时对所述存储单元中的至少一个应用编程操作，以及在所述比较电压小于所述参考电压时将所述编程操作挂起并且对所述至少一个存储单元执行恢复操作。
附图说明
根据参考以下附图的以下描述，本发明构思将变得显而易见，其中除非另外指定，否则相同的附图标记在各个图中自始至终指代相同的部分，并且其中：
图1是例示了根据本发明构思的示例性实施例的存储设备的框图；
图2是例示了根据本发明构思的示例性实施例的图1的非易失性存储装置的框图；
图3是例示了根据本发明构思的示例性实施例的包括在图2的存储单元阵列中的存储块的电路图；
图4是例示了根据本发明构思的示例性实施例的图2的电压降检测器的框图；
图5A和图5B是用于描述是否应用了根据本发明构思的闭锁信号的输出时间点之间的差异的曲线图；
图6A和图6B是例示了图2的非易失性存储装置的编程操作的时序图；
图7是例示了根据本发明构思的示例性实施例的图2的电压降检测器的框图；
图8是例示了根据本发明构思的示例性实施例的图2的非易失性存储器系统的操作的流程图；
图9是例示了根据本发明构思的示例性实施例的图2的电压降检测器的框图；
图10是用于描述图9的电压降检测器的操作的曲线图；
图11是例示了根据本发明构思的示例性实施例的非易失性存储装置的框图；
图12是例示了根据本发明构思的示例性实施例的图11的电压降检测器的框图；
图13是用于描述图12的电压降检测器的操作的曲线图；
图14是例示了根据本发明构思的示例性实施例的图11的非易失性存储装置的操作的流程图；
图15是例示了根据本发明构思的示例性实施例的非易失性存储装置的框图；
图16是例示了根据本发明构思的示例性实施例的图15的电压降检测器的框图；
图17是例示了图15的非易失性存储装置的操作的流程图；
图18是例示了根据本发明构思的示例性实施例的存储设备的框图；以及
图19是例示了根据本发明构思的示例性实施例的包括非易失性存储装置的固态硬盘系统的框图。
具体实施方式
下面，对本发明构思的示例性实施例进行详细且清楚的描述，达到本领域的普通技术人员可以实现本发明构思的程度。
图1是例示了根据本发明构思的示例性实施例的存储设备10的框图。参考图1，存储设备10包括存储器控制器11和非易失性存储装置100。
存储器控制器11可以将数据存储在非易失性存储装置100中或者可以读取存储在非易失性存储装置100中的数据。例如，存储器控制器11可以向非易失性存储装置100发送电源电压VCC、命令CMD和地址ADDR，以将数据存储在非易失性存储装置100中或者以读取存储在非易失性存储装置100中的数据。
非易失性存储装置100可以从存储器控制器11接收电源电压VCC、命令CMD和地址ADDR。响应于所接收到的信号，非易失性存储装置100可以存储来自存储器控制器11的数据或者可以将存储在其中的数据提供给存储器控制器11。在下面的示例性实施例中，将在从存储器控制器11提供电源电压VCC的假定下提供描述。然而，本发明构思的示例性实施例不限于此。例如，可以由单独的电源设备(未例示)提供电源电压VCC。
非易失性存储装置100包括电压降检测器110(例如，能够检测电压降的电路)。电压降检测器110可以检测来自存储器控制器11的电源电压VCC是否降低至参考电压或更低的电压。例如，从存储器控制器11提供的电源电压VCC可以由于诸如以下各种因素而降低至参考电压或更低的电压：外部电源设备中的故障、存储器控制器11的电源电路中的故障、布线问题或非易失性存储装置100的内部电路中的问题。电压降检测器110可以检测电源电压VCC是否降低至参考电压或更低的电压。在示例性实施例中，电压降检测器110是包括在非易失性存储装置100中的闭锁电路。
非易失性存储装置100可以根据电压降检测器110的检测结果来执行恢复操作(或称为“闭锁操作”)。例如，如上所述，在电源电压VCC降低至特定电压或更低的电压时，非易失性存储装置100可能无法正常地操作。或者，在电源电压VCC降低至特定电压或更低的电压的情况下，存储在非易失性存储装置100中的数据或要存储在其中的数据的可靠性可能降低。因此，非易失性存储装置100可以根据电压降检测器110的检测结果而执行恢复操作，从而确保所存储的数据或要存储的数据的可靠性。
根据本发明构思的示例性实施例的电压降检测器110基于非易失性存储装置100的操作模式或操作温度或其组合来调整比较电压。在示例性实施例中，比较电压指示电压降检测器110的比较操作的目标电压。也就是说，电压降检测器110可以执行比较操作以检测比较电压是低于还是高于参考电压。
在示例性实施例中，非易失性存储装置100的操作模式可以基于操作状态(诸如空闲状态、编程操作、读取操作或擦除操作)、操作方式(诸如单/多页编程、单电平单元(SLC)/多电平单元(MLC)编程、单/多页读取或单存储块/子块/多块/超级块擦除)或其各种组合来确定或者可以包括操作状态和操作方式。在实施例中，超级块是两个以上的块并且子块是单个块的一部分。
在示例性实施例中，当根据操作模式、操作温度或其组合来调整比较电压时，非易失性存储装置100执行恢复操作的时间点可以是一样的，从而使得可以确保用于执行恢复操作的充分的时间或者防止恢复操作的不必要的触发。将参考以下附图更充分地描述根据本发明构思的示例性实施例的比较电压调整方法。
图2是例示了根据本发明构思的示例性实施例的图1的非易失性存储装置100的框图。参考图1和图2，非易失性存储装置100包括电压降检测器110、存储单元阵列120、地址译码器130、电压发生器140、页面缓冲电路150、输入/输出电路(I/O电路)160和控制逻辑电路170。在一个实施例中，提供了包括控制逻辑电路170、电压降检测器110和电压发生器140的控制电路。
电压降检测器110接收内部电压Vint和参考电压VREF。在示例性实施例中，为了简要例示和方便描述，内部电压Vint被例示为独立于电源电压VCC。然而，本发明构思的示例性实施例不限于此。例如，内部电压Vint可以是取决于电源电压VCC的电压。在一个实施例中，内部电压Vint是值为VCC-Vdrop的电压，其中Vdrop是由从用于接收电源电压VCC的信号引脚到电压降检测器110的布线引起的或者由单独的元件引起的从电源电压VCC下降的电压。
在示例性实施例中，电压降检测器110被配置为基于内部电压Vint产生比较电压VCP并且将所产生的比较电压VCP与参考电压VREF相比较。比较电压VCP可以是通过经由分压器对内部电压Vint进行分压而获得的电压。例如，分压器可以包括多个电阻器，所述多个电阻器被选择性地用于改变比较电压被分压的量。
即使从存储器控制器11输入的电源电压VCC是一样的，内部电压Vint的电平也可能根据在非易失性存储装置100中使用的电流或峰值电流而变化，并且因此，基于内部电压Vint的比较电压VCP的电平可能根据操作模式而变化。也就是说，比较电压VCP的电平可能根据非易失性存储装置100的操作模式而变化。在示例性实施例中，内部电压Vint比电源电压VCC低预定电平，并且比较电压VCP比内部电压Vint低预定电平。参考电压VREF可以是从电压发生器140提供的预设电压。
压降检测器110从控制逻辑电路170接收关于操作模式的信息OPM。下面，关于操作模式的信息可以简称为“操作模式”。电压降检测器110可以通过基于所接收到的操作模式OPM而使用内部电压Vint来产生比较电压VCP(参考图4)。例如，电压降检测器110可以通过基于操作模式OPM调整内部电压Vint的分压比来产生比较电压VCP。例如，可以通过以分压比对内部电压Vint进行分压来产生比较电压VCP。
如上所述，即使使用相同的电源电压VCC，内部电压Vint也可能根据非易失性存储装置100的操作而变化。也就是说，因为作为比较目标的基于内部电压Vint的比较电压VCP根据非易失性存储装置100的操作模式而变化，所以闭锁信号LKO被输出的时间点可能根据非易失性存储装置100的操作模式而变化，用于恢复操作的余量(时间余量)可能根据非易失性存储装置100的操作模式而变化，或者不必要的恢复操作可能根据非易失性存储装置100的操作模式而触发。
在示例性实施例中，电压降检测器110基于操作模式OPM产生比较电压VCP并且将比较电压VCP与参考电压VREF相比较以输出闭锁信号LKO。例如，当比较电压VCP低于参考电压VREF时，电压降检测器110输出闭锁信号LKO以允许非易失性存储装置100执行恢复操作。比较电压VCP低于参考电压VREF意味着非易失性存储装置100无法正常操作。
在比较电压VCP不低于参考电压VREF(换句话说，比较电压VCP高于或等于参考电压VREF)的实施例中，电压降检测器110不输出闭锁信号LKO。换句话说，比较电压VCP不低于参考电压VREF意味着非易失性存储装置100正常操作。在一个示例性实施例中，参考电压VREF被用作闭锁信号LKO。
存储单元阵列120包括多个存储块，该多个存储块中的每一个均具有多个存储单元。存储单元可以与多条字线WL连接。每个存储单元可以是存储1位数据的单电平单元(SLC)或存储两位以上的数据的多电平单元(MLC)。
地址译码器130可以通过串选择线SSL、字线WL和地选择线GSL来与存储单元阵列120连接。地址译码器130可以从存储器控制器11接收地址ADDR。地址译码器130可以从电压发生器140接收各种操作电压VOP。在实施例中，地址译码器130对所接收到的地址ADDR进行译码并且基于译码后的地址将对应的操作电压VOP提供给串选择线SSL、字线WL和地选择线GSL。
电压发生器140可以从存储器控制器11接收电源电压VCC。电压发生器140可以通过使用所接收到的电源电压VCC来产生非易失性存储装置100操作所需要的各种操作电压VOP。在示例性实施例中，操作电压VOP包括各种电平的电压，诸如编程电压、传递电压(passvoltage)、验证电压、选择读取电压、非选择读取电压和擦除电压。电压发生器140产生参考电压VREF并且将所产生的参考电压VREF提供给电压降检测器110。在示例性实施例中，在电压发生器140中产生的参考电压VREF具有预设电平。或者，尽管在图2中未例示，然而可以使用单独的参考电压发生器(未例示)来产生参考电压VREF。
页面缓冲电路150通过位线BL与存储单元阵列120连接。页面缓冲电路150可以暂时存储要存储在存储单元阵列120中的数据或从存储单元阵列120读取的数据。
输入/输出电路160通过数据线DL与页面缓冲电路150连接并且通过数据线DL与页面缓冲电路150交换数据。在控制逻辑电路170的控制下，输入/输出电路160向存储器控制器11发送数据或者从存储器控制器11接收数据。
控制逻辑电路170可以控制非易失性存储装置100的整体操作。例如，控制逻辑电路170可以响应于来自存储器控制器11的命令CMD和控制信号CTRL而控制地址译码器130、电压发生器140、页面缓冲电路150和输入/输出电路160。
在示例性实施例中，控制逻辑电路170基于命令CMD和控制信号CTRL确定操作模式OPM并且将所确定的操作模式OPM提供给电压降检测器110。例如，控制逻辑电路170可以从存储器控制器11接收与多页编程操作相关联的命令CMD和控制信号CTRL。多页编程操作指的是与多个页面相关联的编程操作。控制逻辑电路170可以基于接收到的命令CMD和控制信号CTRL确定操作模式OPM是多页编程模式。在示例性实施例中，操作模式OPM包括关于以下各项的信息：操作状态(诸如空闲状态、编程操作、读取操作或擦除操作)、操作方式(诸如单/多页编程、SLC/MLC编程、单/多页读取或单存储块/子块/多块/超级块擦除)或其各种组合。
如上所述，根据本发明构思的实施例的非易失性存储装置100基于操作模式OPM产生比较电压VCP并且将比较电压VCP与参考电压VREF相比较，从而使得可以确保用于非易失性存储装置100的恢复操作的充分的余量。因此，可以提高非易失性存储装置100的性能。例如，当操作模式是第一模式时，比较电压VCP可以是第一电压，当操作模式是第二其他模式时，比较电压VCP可以是第二电压，其中第一电压与第二电压彼此不同。
图3是例示了包括在图2的存储单元阵列中的存储块BLK的电路图。在示例性实施例中，将参考图3描述包括在存储单元阵列120中的一个存储块BLK。然而，包括在存储单元阵列120中的多个存储块中的每一个均可以具有与图3的存储块BLK相同的结构。在示例性实施例中，图3中例示的存储块BLK是非易失性存储装置100的物理擦除单位。在实施例中，物理擦除单位是可以通过擦除操作擦除的存储器的最小量。例如，物理擦除单位可以是一定数目的存储块。然而，本发明构思的示例性实施例可以不限于此。例如，擦除单位可以被改变为页面单位、字线单位、子块单位等。
参考图3，存储块BLK可以包括多个单元串CS11、CS12、CS21和CS22。可以沿着行方向和列方向布置单元串CS11、CS12、CS21和CS22以形成行和列。
单元串CS11、CS12、CS21和CS22中的每一个均可以包括多个单元晶体管。例如，单元串CS11、CS12、CS21和CS22中的每一个均可以包括串选择晶体管SSTa和SSTb、多个存储单元MC1至MC8、接地选择晶体管GSTa和GSTb以及伪存储单元DMC1和DMC2。在示例性实施例中，包括在单元串CS11、CS12、CS21和CS22中的存储单元中的每一个均是电荷捕获闪存(CTF)存储单元。
多个存储单元MC1至MC8可以串联连接并且可以在与由行方向和列方向限定的平面垂直的方向上(即在高度方向上)堆叠。在每个单元串中，串选择晶体管SSTa和SSTb可以串联连接并且可以被布置在存储单元MC1至MC8与位线BL1和BL2中对应的一条位线之间。接地选择晶体管GSTa和GSTb可以串联连接并且可以被设置在存储单元MC1至MC8与公共源极线CSL之间。
在示例性实施例中，第一伪存储单元DMC1被设置在存储单元MC1至MC8与接地选择晶体管GSTa和GSTb之间。在示例性实施例中，第二伪存储单元DMC2被设置在存储单元MC1至MC8与串选择晶体管SSTa和SSTb之间。
单元串CS11、CS12、CS21和CS22的接地选择晶体管GSTa和GSTb可以共同连接到接地选择线GSL。在示例性实施例中，同一行中的接地选择晶体管连接到同一条接地选择线，而不同行中的接地选择晶体管连接到不同的接地选择线。例如，第一行中的单元串CS11和CS12的第一接地选择晶体管GSTa可以连接到第一接地选择线，而第二行中的单元串CS21和CS22的第一接地选择晶体管GSTa可以连接到第二接地选择线。
在示例性实施例中，尽管在图3中未例示，然而在与衬底(未例示)同一高度处提供的接地选择晶体管可以连接到同一条接地选择线，而在不同高度处提供的接地选择晶体管可以连接到不同的接地选择线。
与衬底或接地选择晶体管GSTa和GSTb处于同一高度的存储单元可以共同连接到同一条字线，而与其不同高度的存储单元可以连接到不同的字线。例如，单元串CS11、CS12、CS21和CS22的存储单元MC1至MC8可以连接到第一字线WL1至第八字线WL8。
来自同一高度处的第一串选择晶体管SSTa当中的属于同一行的第一串选择晶体管可以连接到同一条串选择线，而属于不同行的第一串选择晶体管可以连接到不同的串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa可以共同连接到串选择线SSL1a，而第二行中的单元串CS21和CS22的第一串选择晶体管SSTa可以共同连接到串选择线SSL2a。
同样地，来自同一高度处的第二串选择晶体管SSTb当中的属于同一行的第二串选择晶体管可以连接到同一条串选择线，而不同行中的第二串选择晶体管可以连接到不同的串选择线。例如，第一行中的单元串CS11和CS12的第二串选择晶体管SSTb可以共同连接到串选择线SSL1b，而第二行中的单元串CS21和CS22的第二串选择晶体管SSTb可以共同连接到串选择线SSL2b。
在示例性实施例中，同一高度处的伪存储单元可以与同一条伪字线连接，并且不同高度处的伪存储单元可以与不同的伪字线连接。例如，第一伪存储单元DMC1可以连接到第一伪字线DWL1，而第二伪存储单元DMC2可以连接到第二伪字线DWL2。
图3中例示的存储块BLK仅是示例。可以增加或减少单元串的数目，并且可以根据单元串的数目来增加或减少单元串的行数和单元串的列数。另外，在存储块BLK中，可以增加或减少单元晶体管(GST、MC、DMC、SST等)的数目，并且可以根据单元晶体管的数目来增高或降低存储块BLK的高度。另外，可以根据晶体管的数目来增加或减少与晶体管连接的线(GSL、WL、DWL、SSL等)的数目。
图4是例示了根据本发明构思的示例性实施例的图2的电压降检测器110的框图。参考图2和图4，电压降检测器110包括比较电压发生器111和比较器112(例如，比较器电路)。
比较电压发生器111可以接收内部电压Vint并且可以从控制逻辑电路170接收操作模式OPM。比较电压发生器111基于所接收到的操作模式OPM输出比较电压VCP1至VCPn或其中之一。在示例性实施例中，比较电压发生器111是对内部电压Vint进行分压以产生比较电压VCP1至VCPn或其中之一的分压器。比较电压发生器111可以被配置为基于所接收到的操作模式OPM调整分压比并且产生与操作模式OPM相对应的比较电压。
在示例性实施例中，比较电压VCP1至VCPn分别对应于各种操作模式OPM。例如，在比较电压发生器111接收第一操作模式OPM1的情况下，比较电压发生器111输出与第一操作模式OPM1相对应的第一比较电压VCP1。或者，在比较电压发生器111接收第二操作模式OPM2的情况下，比较电压发生器111输出与第二操作模式OPM2相对应的第二比较电压VCP2。在示例性实施例中，随着非易失性存储装置100在特定操作模式下使用的电流或峰值电流增加，与特定操作模式相对应的比较电压的电平降低。
比较器112从比较电压发生器111接收比较电压VCP1至VCPn中的一个并且将所接收到的比较电压与参考电压VREF相比较。比较器112根据比较结果输出闭锁信号LKO。例如，在接收到的比较电压低于参考电压VREF的情况下，比较器112输出闭锁信号LKO；在接收到的比较电压高于或等于参考电压VREF的情况下，比较器112不输出闭锁信号LKO。
图5A和图5B是用于描述根据是否应用了本发明构思的闭锁信号LKO的输出时间点之间的差异的曲线图。在示例性实施例中，在图5A和图5B的曲线图中，X轴表示时间，并且Y轴表示电压。将参考图5A描述当参考电压VREF固定时闭锁信号LKO的输出时间点，并且将参考图5B描述根据本发明构思的示例性实施例的闭锁信号LKO的输出时间点，在本发明构思的示例性实施例中使用了基于操作模式OPM产生的比较电压VCP1和VCP2。
为了简要例示，在图5A和图5B中例示了在第一操作模式OPM1下产生的第一内部电压Vint1和在第二操作模式OPM2下产生的第二内部电压Vint2。然而，本发明构思的示例性实施例不限于此。例如，非易失性存储装置100可以根据多种操作模式来操作，并且可以根据操作模式来对内部电压Vint进行各种改变。
在示例性实施例中，非易失性存储装置100在第一操作模式OPM1下使用的电流或峰值电流小于非易失性存储装置100在第二操作模式OPM2下使用的电流或峰值电流。因此，即使施加了相同的电源电压VCC，第一操作模式OPM1下的第一内部电压Vint1也高于第二操作模式OPM2下的第二内部电压Vint2。
首先，参考图4和图5A，电源电压VCC在第0时间点t0处开始减小。随着电源电压VCC减小，第一内部电压Vint1和第二内部电压Vint2减小。如果第一内部电压Vint1和第二内部电压Vint2减小，则基于第一内部电压Vint1的第一比较电压VCP1和基于第二内部电压Vint2的第二比较电压VCP2减小。在示例实施例中，图5A中例示的第一比较电压VCP1和第二比较电压VCP2是未被补偿的或者未根据操作模式OPM被调整的电压。
第二比较电压VCP2在第一时间点t1之后立即变得低于参考电压VREF。也就是说，在未针对比较电压执行与操作模式OPM相关联的补偿的情况下，在第二操作模式OPM2下，在第一时间点t1之后立即输出闭锁信号LKO。在实施例中，在第二操作模式OPM2下操作的非易失性存储装置100响应于闭锁信号LKO而在第一时间点t1之后立即启动恢复操作。
相比之下，第一比较电压VCP1在第二时间点t2之后立即变得低于参考电压VREF。也就是说，在未针对比较电压执行与操作模式OPM相关联的补偿的情况下，在第一操作模式OPM1下，在第二时间点t2之后立即输出闭锁信号LKO。换句话说，在第一操作模式OPM1下操作的非易失性存储装置100可以在第二时间点t2之后立即启动恢复操作。
如图5A中所例示的，第二时间点t2晚于第一时间点t1。换句话说，在未针对比较电压执行与操作模式OPM相关联的补偿的情况下，即使施加相同的电源电压VCC，闭锁信号LKO的输出时间点也会根据操作模式而变化。在闭锁信号LKO在第二时间点t2之后立即被输出的情况下，不能确保用于恢复操作的充分的余量。或者，在闭锁信号LKO在第一时间点t1之后立即被输出的情况下，不必要的恢复操作可能被执行。
参考图4和图5B，电压降检测器110的比较电压发生器111针对第一操作模式OPM1产生第一比较电压VCP1，而针对第二操作模式OPM2产生第二比较电压VCP2。在这种情况下，如图5B中所例示的，即使第一内部电压Vint1和第二内部电压Vint2彼此不同，但是因为根据操作模式针对第一比较电压VCP1和第二比较电压VCP2执行了补偿，所以第一比较电压VCP1和第二比较电压VCP2也具有相同的或基本上相同的电平。
也就是说，如图5B中所例示的，即使第一内部电压Vint1和第二内部电压Vint2由于操作模式之间的差异而彼此不同，但是因为第一比较电压VCP1和第二比较电压VCP2具有相同的电平或基本上相同的电平，所以第一比较电压VCP1和第二比较电压VCP2也在同一时间点(例如，第三时间点t3)处低于参考电压VREF。因此，即使改变了非易失性存储装置100的操作模式，闭锁信号LKO也在同一时间点(例如，第三时间点t3)处被输出。
也就是说，与参考图5A的以上描述不同，即使非易失性存储装置100根据不同的操作模式OPM来操作，也可以确保要响应于闭锁信号LKO而执行的恢复操作有充分的操作余量或者防止不必要的恢复操作。
图6A和图6B是例示了图2的非易失性存储装置100的编程操作的时序图。在图6A和图6B的时序图中，X轴表示时间，并且Y轴表示施加到每条线的电压的电平。在示例性实施例中，将参考图6A描述非易失性存储装置100的编程操作。另外，将参考图6B描述要响应于闭锁信号LKO而执行的非易失性存储装置100的恢复操作。在实施例中，恢复操作使先前被施加到非易失性存储装置的一部分的电压在该部分的编程期间被放电，使得可以对该部分执行下一个操作。恢复操作可以用于释放被提供给为访问而选择的存储单元的电流或电压偏置。
图6A和图6B中例示的时序图用于示出非易失性存储装置100的示例性操作。然而，本发明构思的示例性实施例不限于此。例如，非易失性存储装置100可以执行各种编程操作或各种恢复操作。
首先，参考图2和图6A，非易失性存储装置100像图6A中所例示的那样响应于来自存储器控制器11的命令CMD(特别地，编程命令)而执行编程操作。在示例性实施例中，图6A中例示的编程操作示出了包括一个编程步骤和一个验证步骤的一个编程循环。然而，本发明构思的示例性实施例不限于此。例如，非易失性存储装置100可以使用增量步进脉冲编程(ISPP)方案来执行多个编程循环。
在编程步骤中，被选串选择线(SSL)、未选串选择线、被选字线(WL)、未选字线、地选择线(GSL)、编程位线(BL)、禁止位线(BL)的电压电平最初是“V1”(在下文中称为“第一电压V1”)。在示例性实施例中，第一电压V1是地电压GND。在备选实施例中，第一电压V1是正电压或负电压。
此后在编程步骤中，为了防止与禁止位线和被选字线连接的存储单元被编程，禁止位线的电压电平被增加到“V4”(在下文中称为“第四电压V4”)。在示例性实施例中，第四电压V4是电源电压VCC。
此后在编程步骤中，被选串选择线的电压电平增加到“V2”(在下文中称为“第二电压V2”)，并且被选字线的电压电平和未选字线的电压电平增加到“V3”(在下文中称为“第三电压V3”)。在示例性实施例中，第二电压V2是电源电压VCC，并且第三电压V3是能够使与被选字线和未选字线连接的存储单元导通的足够高的电压(例如，导通电压)。
此后在编程步骤中，被选字线的电压电平增加到“V5”(在下文中称为“第五电压V5”)。在示例性实施例中，第五电压V5是用于对与被选字线连接的存储单元进行编程的编程电压。当被选字线的电压电平增加到第五电压V5时，与被选字线和编程位线连接的存储单元被编程。
此后在编程步骤中，被选串选择线、被选字线、未选字线和禁止位线的电压电平减小至“V1”。可以根据上述的电压控制来执行一个编程步骤。
接下来在验证步骤中，被选串选择线的电压电平从V1增加到V2，被选字线和未选字线的电压电平从V1增加到“V6”(在下文中称为“第六电压V6”)，并且编程位线的电压电平和禁止位线的电压电平从V1增加到“V7”(在下文中称为“第七电压V7”)。在示例性实施例中，第六电压V6是用于使存储单元导通的导通电压，而第七电压V7是预充电电压。
在被选字线的电压电平在验证步骤中从V6减小至V1之后，验证电压Vvfy被施加到被选字线。当验证电压Vvfy在验证步骤中被施加到被选字线时，可以验证与被选字线连接的存储单元的编程状态。在示例性实施例中，根据要编程到与被选字线连接的存储单元中的数据或者根据编程方式而对验证电压Vvfy进行各种改变或修改。
在验证电压Vvfy在验证步骤中被施加到被选字线之后，被选串选择线、被选字线、未选字线、编程位线和禁止位线的电压电平减小至“V1”。
在示例性实施例中，可以根据上述的电压控制来执行一个验证步骤。在示例性实施例中，在验证步骤中，可以在一些操作中省略前置脉冲间隔，在该前置脉冲间隔期间第六电压V6被施加到被选字线。
如上所述，非易失性存储装置100可以通过重复地执行图6A中例示的示例性编程循环来执行编程操作。在示例性实施例中，每当编程循环被重复时，施加到被选字线的第五电压V5(即，编程电压)逐渐地增加。
参考图6B，非易失性存储装置100像参考图6A所描述的那样执行编程循环。在这种情况下，在图6B中例示的第四时间点t4之后立即从电压降检测器110输出闭锁信号LKO。换句话说，在第四时间点t4之后，比较电压VCP立即变得低于参考电压VREF。这里，比较电压VCP可以是根据非易失性存储装置100的操作模式OPM(与编程模式相对应)而调整的电压。
在实施例中，非易失性存储装置100在闭锁信号LKO产生时将在第四时间点t4处执行的编程循环挂起并且然后执行恢复操作。例如，非易失性存储装置100可以在恢复操作期间将被选串选择线、未选串选择线、被选字线、未选字线、地选择线、编程位线和禁止位线的电压电平释放或减小至第一电压V1。可以执行恢复操作以确保被存储在与被选字线连接的存储单元当中的已编程的存储单元(这些存储单元的编程是先前完成了的)中的数据的可靠性，或者以防止由于内部电压Vint的电压降而导致的各种干扰。
例如，在比较电压VCP低于参考电压VREF的情况下，禁止位线不用第四电压V4(即，电源电压VCC)充电。在这种情况下，与禁止位线连接的存储单元(即，其编程完成了的存储单元)可以被编程，从而降低数据的可靠性。为了防止该问题，非易失性存储装置100可以响应于闭锁信号LKO而将编程操作挂起并且可以执行如上所述的恢复操作。随着恢复操作被执行，可以确保存储在其编程完成了的存储单元中的数据的可靠性。
恢复操作不限于图6B中所例示的操作。例如，在编程操作、读取操作或擦除操作中，恢复操作可以包括用于确保所存储的数据的可靠性的各种操作。另外，恢复操作可以包括非易失性存储装置100的重置操作。在实施例中，重置操作使对存储单元的读取或写入停止。
图7是例示了根据本发明构思的示例性实施例的图2的电压降检测器的框图。参考图2和图7，电压降检测器110a包括比较电压发生器111a、比较器112a和查找表(LUT)113a。比较电压发生器111a可以由图4的比较电压发生器111实现。比较器112a可以由图4的比较器112实现。
查找表113a包括多个偏移OFFSET1至OFFSETn。所述多个偏移OFFSET1至OFFSETn分别对应于与多个操作模式OPM相对应的比较电压VCP1至VCPn。在一个实施例中，每个偏移是所对应的比较电压与参考电压VREF之间的差。在一个备选实施例中，每个偏移是与所对应的操作模式OPM相关联的比较电压发生器111a的分压比。基于从控制逻辑电路170接收到的操作模式OPM来选择包括在查找表113a中的所述多个偏移OFFSET1至OFFSETn中的一个，并且所选择的偏移被提供给比较电压发生器111a。在示例性实施例中，查找表113a在制造非易失性存储装置100的过程中被创建。查找表113a可以在非易失性存储装置100正被驱动时被更新。在示例性实施例中，查找表113a用诸如寄存器电路或熔丝电路的存储电路来实现。
比较电压发生器111a接收内部电压Vint并从查找表113a接收与操作模式OPM相对应的偏移(假定为第一偏移OFFSET1)。在一个实施例中，比较电压发生器111a将内部电压Vint调整所接收到的偏移OFFSET1那么多，以输出多个比较电压VCP1至VCPn中的一个。在一个实施例中，比较电压发生器111a基于所接收到的偏移OFFSET1来调整分压比，并且基于调整后的分压比对内部电压Vint进行分压，以输出多个比较电压VCP1至VCPn中的一个。
如上所述，电压降检测器110a包括分别与多个操作模式OPM相对应的多个偏移OFFSET1至OFFSETn，并且基于所述多个偏移OFFSET1至OFFSETn而产生与来自控制逻辑电路170的操作模式OPM相对应的比较电压。
图8是例示了图2的非易失性存储装置100的操作的流程图。参考图2和图8，在操作S110中，非易失性存储装置100从存储器控制器11接收命令CMD。
在操作S120中，非易失性存储装置100基于接收到的命令CMD确定操作模式OPM。
在操作S130中，非易失性存储装置100基于所确定的操作模式OPM产生比较电压VCP。例如，非易失性存储装置100的电压降检测器110可以基于从控制逻辑电路170接收到的操作模式OPM来调整分压比，并且可以基于调整后的分压比来对内部电压Vint进行分压以产生比较电压VCP。在示例性实施例中，比较电压VCP是为了检测电压降的目的而要与参考电压VREF相比较的比较目标电压。
在操作S140中，非易失性存储装置100确定比较电压VCP是否低于参考电压VREF。例如，非易失性存储装置100的电压降检测器110可以确定比较电压VCP是否低于参考电压VREF。
如果比较电压VCP低于参考电压VREF，则在操作S150中，非易失性存储装置100将正在执行的操作挂起并且执行恢复操作。例如，在比较电压VCP低于参考电压VREF的情况下，电压降检测器110输出闭锁信号LKO。控制逻辑电路170可以响应于闭锁信号LKO而将正在执行的操作挂起并且可以执行恢复操作。例如，正在执行的操作可以是编程操作。
在比较电压VCP不低于参考电压VREF的情况下，非易失性存储装置100不执行单独的操作或者继续正在执行的当前操作。
在示例性实施例中，在比较电压VCP不低于参考电压VREF的情况下，非易失性存储装置100持续监控内部电压Vint，以基于操作模式OPM产生比较电压VCP，并且将所产生的比较电压VCP与参考电压VREF相比较。在示例性实施例中，在改变了非易失性存储装置100的操作模式的情况下(例如，在接收到新的命令CMD的情况下)，电压降检测器110产生新的比较电压VCP。
图9是例示了根据本发明构思的示例性实施例的图2的电压降检测器的框图。图10是用于描述图9的电压降检测器的操作的曲线图。在图10中，X轴表示时间，并且Y轴表示电压。参考图2、图9和图10，电压降检测器110b包括比较电压发生器111b、比较器112b和参考电压补偿器113b。比较电压发生器111b可以由图4的比较电压发生器111实现。比较器112b可以由图4的比较器112实现。
比较电压发生器111b以与上述的比较电压发生器111类似的方式基于操作模式OPM产生比较电压VCP。然而，在图9的示例性实施例中，比较电压发生器111b基于预设分压比产生比较电压VCP。也就是说，在图9的示例性实施例中，比较电压VCP的电平如参考图5A所描述的那样根据非易失性存储装置100的操作模式而变化。
不同于图7的电压降检测器，在图9的示例性实施例中，电压降检测器110b包括参考电压补偿器113b。参考电压补偿器113b基于操作模式OPM对参考电压VREF进行补偿以产生补偿参考电压VREF_OP。也就是说，补偿参考电压VREF_OP的值可以根据非易失性存储装置100的操作模式OPM而变化。例如，参考电压补偿器113b可以基于操作模式OPM来调整参考电压VREF以产生补偿参考电压VREF_OP。
在示例性实施例中，通过根据操作模式OPM对参考电压VREF进行补偿来将闭锁信号LKO被输出的时间点维持成一样。例如，如图10中所例示的，电源电压VCC在第0时间点t0处开始减小，并且因此，第一内部电压Vint1和第二内部电压Vint2以及第一比较电压VCP1和第二比较电压VCP2开始减小。如参考图5A所描述的，作为与不同的操作模式(例如，第一操作模式OPM1和第二操作模式OPM2)相关联的电压的第一内部电压Vint1和第二内部电压Vint2以及第一比较电压VCP1和第二比较电压VCP2具有不同的电平。
图9的电压降检测器110b可以基于操作模式OPM产生补偿参考电压VREF_OP1和VREF_OP2。例如，参考电压补偿器113b可以产生与第一操作模式OPM1相对应的第一补偿参考电压VREF_OP1并且可以产生与第二操作模式OPM2相对应的第二补偿参考电压VREF_OP2。在这种情况下，第一补偿参考电压VREF_OP1和第二补偿参考电压VREF_OP2根据操作模式而具有不同的值。
如图10中所例示的，即使与第一操作模式OPM1相关联的第一比较电压VCP1和与第二操作模式OPM2相关联的第二比较电压VCP2彼此不同，也可以同样地通过基于操作模式OPM对参考电压VREF进行补偿来维持闭锁信号LKO输出时的时间点(例如，第一时间点t1之后立即)。
换句话说，电压降检测器110b可以基于操作模式OPM对参考电压VREF进行补偿，从而确保恢复操作的余量或者防止不必要的恢复操作。
图11是例示了根据本发明构思的示例性实施例的非易失性存储装置200的框图。参考图11，非易失性存储装置200包括电压降检测器210、存储单元阵列220、地址译码器230、电压发生器240、页面缓冲电路250、输入/输出电路(I/O电路)260、控制逻辑电路270和温度传感器280。
与图2的非易失性存储装置100相比，图11的非易失性存储装置200进一步包括温度传感器280。温度传感器280测量非易失性存储装置200的操作温度(或当前温度)并且将指示测量到的温度的温度信息TEMP提供给电压降检测器210。
电压降检测器210可以基于所接收到的温度信息TEMP来对参考电压VREF进行补偿以产生温度补偿参考电压VREF_TC(参考图12)。电压降检测器210可以将基于内部电压Vint的比较电压VCP与温度补偿参考电压VREF_TC相比较以根据比较结果输出闭锁信号LKO。
例如，从电压发生器240输出的参考电压VREF可以根据非易失性存储装置200的操作温度而变化。在这种情况下，即使施加了相同的电源电压VCC，因为参考电压VREF根据操作温度而变化，所以闭锁信号LKO被输出的时间点也可以根据操作温度而变化。根据本发明构思的电压降检测器210基于来自温度传感器280的温度信息TEMP来对参考电压VREF进行补偿，因此不管温度如何都产生基本上一样的温度补偿参考电压VREF_TC。因为电压降检测器210使用温度补偿参考电压VREF_TC作为比较参考，所以电压降检测器210可以不管温度如何都在一样的时间点处针对相同的电源电压VCC输出闭锁信号LKO。因此，可以确保用于非易失性存储装置200的恢复操作的余量或者防止不必要的恢复操作。
图12是例示了根据本发明构思的示例性实施例的图11的电压降检测器210的框图。参考图11和图12，电压降检测器210包括比较电压发生器211、比较器212和参考电压补偿器213。参考图9对比较电压发生器211和比较器212进行了描述，并且这里将不再重复其描述。
参考电压补偿器213可以从电压发生器240接收参考电压VREF并且可以从温度传感器280接收温度信息TEMP。在实施例中，参考电压补偿器213基于所接收到的温度信息TEMP来调整参考电压VREF，以产生温度补偿参考电压VREF_TC。在示例性实施例中，不管非易失性存储装置200的操作温度如何温度补偿参考电压VREF_TC都具有一样的电压电平。参考电压补偿器213将温度补偿参考电压VREF_TC提供给比较器212。
比较器212将来自比较电压发生器211的比较电压VCP与温度补偿参考电压VREF_TC相比较并且可以根据比较结果输出闭锁信号LKO。
图13是用于描述图12的电压降检测器的操作的曲线图。在图13中，X轴表示时间，并且Y轴表示电压。在一个示例性实施例中，假定了第一参考电压VREF1是当非易失性存储装置200的操作温度是第一值时从电压发生器240输出的参考电压。在一个示例性实施例中，假定了第二参考电压VREF2是当非易失性存储装置200的操作温度是与第一值不同的第二值时从电压发生器240输出的参考电压。也就是说，从电压发生器240输出的参考电压可以根据温度而变化。
参考图11至图13，电源电压VCC在第0时间点t0处开始减小，并且因此，内部电压Vint和比较电压VCP减小。在第一时间点t1之后，比较电压VCP立即变得低于第一参考电压VREF1。也就是说，在非易失性存储装置200的操作温度是第一值的情况下，在第一时间点t1之后立即输出闭锁信号LKO，并且可以响应于该闭锁信号LKO而执行恢复操作。
相比之下，在第二时间点t2之后，比较电压VCP立即变得低于第二参考电压VREF2。也就是说，在非易失性存储装置200的操作温度是第二值的情况下，在第二时间点t2处输出闭锁信号LKO，并且可以响应于该闭锁信号LKO而执行恢复操作。
如上所述，因为参考电压VREF根据非易失性存储装置200的操作温度而变化，所以恢复操作开始的时间点可以改变。在这种情况下，可能无法充分确保用于恢复操作的操作余量，或者可能执行不必要的恢复操作。
根据本发明构思的电压降检测器210可以基于温度信息TEMP来调整参考电压VREF，以产生温度补偿参考电压VREF_TC。温度补偿参考电压VREF_TC可以不管温度如何都具有一样的电压电平。例如，在非易失性存储装置200的操作温度是第一值的情况下，从电压发生器240提供的参考电压可以是第一参考电压VREF1。在这种情况下，电压降检测器210可以基于表示第一值的温度信息TEMP对第一参考电压VREF1进行补偿，以产生温度补偿参考电压VREF_TC。或者，在非易失性存储装置200的操作温度是第二值的情况下，从电压发生器240提供的参考电压可以是第二参考电压VREF2。在这种情况下，电压降检测器210可以基于表示第二值的温度信息TEMP对第二参考电压VREF2进行补偿，以产生温度补偿参考电压VREF_TC。
如图13中所例示的，在温度补偿参考电压VREF_TC用作比较参考的情况下，可以不管温度如何都在一样的时间点(即，第三时间点t3之后立即)处输出闭锁信号LKO。因此，可以充分确保用于恢复操作的操作余量，或者可以防止不必要的恢复操作。
图14是例示了图11的非易失性存储装置的操作的流程图。参考图11和图14，在操作S210中，非易失性存储装置200检测操作温度(或温度信息TEMP)。
在操作S220中，非易失性存储装置200基于温度信息TEMP产生温度补偿参考电压VREF_TC。
操作S230和操作S240可以类似于图8的操作S140和操作S150，并且这里将不再重复其详细描述。
如上所述，电压降检测器210基于温度信息TEMP产生温度补偿参考电压VREF_TC，从而使得可以不管温度如何都确保恢复操作有充分的操作余量并且防止恢复操作被不必要地执行。
图15是例示了根据本发明构思的示例性实施例的非易失性存储装置300的框图。图16是例示了根据本发明构思的示例性实施例的图15的电压降检测器310的框图。参考图15和图16，非易失性存储装置300包括电压降检测器310、存储单元阵列320、地址译码器330、电压发生器340、页面缓冲电路350、输入/输出电路(I/O电路)360、控制逻辑电路370和温度传感器380。
电压降检测器310从控制逻辑电路370接收操作模式OPM并且从温度传感器380接收温度信息TEMP。电压降检测器310可以基于温度信息TEMP产生温度补偿参考电压VREF_TC并且可以基于操作模式OPM产生比较电压VCP。在示例性实施例中，基于参考图11至图13所描述的示例性实施例产生温度补偿参考电压VREF_TC，并且基于参考图1至图8所描述的示例性实施例产生比较电压VCP。
例如，如图16中所例示的，电压降检测器310包括比较电压发生器311、比较器312和参考电压补偿器313。比较电压发生器311可以被配置为基于操作模式OPM产生比较电压VCP。参考图1至图7对比较电压发生器进行了描述，并且这里将不再重复其描述。
参考电压补偿器313可以基于从温度传感器380接收到的温度信息TEMP对参考电压VREF进行补偿以产生温度补偿参考电压VREF_TC。如上所述，不管非易失性存储装置300的操作温度如何温度补偿参考电压VREF_TC都可以具有一样的电压电平。参考图11至图13对参考电压补偿器进行了描述，并且这里将不再重复其描述。
比较器312将基于内部电压Vint的多个比较电压VCP1至VCPn中的一个与温度补偿参考电压VREF_TC进行比较，并且根据比较结果输出闭锁信号LKO。
如上所述，电压降检测器310可以执行以下操作：基于温度信息TEMP对参考电压VREF进行补偿，基于操作模式OPM产生比较电压VCP，将比较电压VCP与温度补偿参考电压VREF_TC进行比较，以及基于比较结果输出闭锁信号LKO。因此，可以不管温度如何变化或各种操作模式如何都能充分确保恢复操作的操作余量并且防止不必要的恢复操作。这可以意味着提高了非易失性存储装置300的性能。
图17是例示了图15的非易失性存储装置300的操作的流程图。参考图15和图17，非易失性存储装置300执行操作S310至操作S330。操作S310和操作S320可以类似于图6的操作S110和操作S120，并且这里将不再重复其详细描述。另外，操作S330可以类似于图14的操作S210，并且这里将不再重复其详细描述。
在操作S340中，非易失性存储器装置300基于温度信息TEMP和操作模式OPM产生温度补偿参考电压VREF_TC和比较电压VCP。例如，如上所述，电压降检测器310可以基于温度信息TEMP产生温度补偿参考电压VREF_TC并且可以基于操作模式OPM输出与操作模式OPM相对应的比较电压VCP。
此后，非易失性存储装置300执行操作S360和操作S370。操作S360和操作S370可以类似于图8的操作S140和操作S150，并且这里将不再重复其详细描述。
在示例性实施例中，操作S330由非易失性存储装置300的温度传感器380持续地执行。也就是说，温度传感器380可以周期性地、随机地或持续地检测非易失性存储装置300的温度，并且可以将所检测到的温度信息TEMP提供给电压降检测器310。
图18是例示了根据本发明构思的示例性实施例的存储设备的框图。参考图18，存储设备40包括存储器控制器41和非易失性存储装置400。
存储器控制器41将电源电压VCC、命令CMD和地址ADDR发送到非易失性存储装置400并且可以与非易失性存储装置400交换数据。非易失性存储装置400可以响应于从存储器控制器41接收到的信号而操作。
在示例性实施例中，存储器控制器41包括电压降检测器41a。电压降检测器41a检测电源电压VCC中的电压降并且根据检测结果将闭锁信号LKO提供给非易失性存储装置400。非易失性存储装置400可以响应于闭锁信号LKO而执行恢复操作。
在示例性实施例中，电压降检测器41a根据参考图1至图17所描述的操作方法来操作。例如，存储器控制器41可以将命令CMD发送到非易失性存储装置400。命令CMD可以包括关于非易失性存储装置400将以其进行操作的操作模式的信息。也就是说，存储器控制器41可以使用命令CMD中的信息来识别非易失性存储装置400的操作模式。电压降检测器41a可以基于非易失性存储装置400的操作模式产生比较电压VCP，可以将比较电压VCP与电源电压VCC(或内部电压Vint)进行比较，并且可以基于比较结果输出闭锁信号LKO。或者，电压降检测器41a可以基于从包括在存储器控制器41中的温度传感器、包括在非易失性存储装置400中的温度传感器或单独的温度传感器接收到的温度信息来产生温度补偿参考电压。或者，电压降检测器41a可以基于操作模式信息和温度信息产生比较电压。
如上所述，根据图18的示例性实施例，电压降检测器41a可以位于非易失性存储装置400外部(例如，在存储器控制器41中或是单独的元件)。可以基于参考图1至图17所描述的操作方法输出闭锁信号LKO。
图19是例示了根据本发明构思的示例性实施例的包括非易失性存储装置的固态硬盘(SSD)系统1000的框图。参考图19，SSD系统1000包括主机1100(例如，主机设备)和SSD1200。
SSD 1200通过信号连接器1201与主机1100交换信号SIG并且通过电源连接器1202被供应有电力PWR。SSD 1200包括SSD控制器1210、多个非易失性存储器1221至122n(例如，闪速存储器)、缓冲存储器1230和辅助电源1240。
SSD控制器1210可以响应于来自主机1100的信号SIG而控制闪速存储器1221至122n。闪速存储器1221至122n可以在SSD控制器1210的控制下操作。辅助电源1240通过电源连接器1202与主机1100连接。辅助电源1240可以从主机1100接收电力PWR并且可以由电力PWR充电。当主机1100不能平稳地供应电力PWR时，辅助电源1240可以给SSD 1200供电。
缓冲存储器1230用作SSD 1200的缓冲存储器。例如，缓冲存储器1230可以暂时存储从主机1100或从闪速存储器1221到122n接收到的数据或者可以暂时存储闪速存储器1221至122n的元数据(例如，映射表)。或者，缓冲存储器1230可以暂时存储SSD控制器1210操作所需的各种信息。
在示例性实施例中，闪速存储器1221至122n中的每一个均包括参考图1至图18所描述的电压降检测器。或者，SSD控制器1210可以包括参考图1至图18所描述的电压降检测器并且可以将闭锁信号LKO提供给闪速存储器1221至122n中的每一个。或者，辅助电源1230可以包括参考图1至图18所描述的电压降检测器并且可以将闭锁信号LKO提供给闪速存储器1221至122n中的每一个。
根据本发明构思的上述示例性实施例中的至少一个，非易失性存储装置可以检测从外部提供的电源电压中的电压降以执行恢复操作。在这种情况下，非易失性存储器件的电压降检测器可以通过基于非易失性存储装置的操作模式或温度信息或其组合检测电源电压中的电压降来对参考电压进行调整或补偿，从而使得可以充分确保用于恢复操作的操作余量并且防止恢复操作被不必要地执行。这可以意味着提高了非易失性存储装置的性能。
根据本发明构思，可以基于非易失性存储装置的操作模式或温度信息或其组合来调整用于确定电源电压中的电压降的参考电压，从而使得可以确保当电源电压减小时要执行的恢复操作的操作余量并且防止恢复操作被不必要地执行。因此，可以提供具有提高的可靠性的非易失性存储装置、该非易失性存储装置的操作方法以及包括该非易失性存储装置的存储设备。
虽然已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域的技术人员而言将显而易见的是，可以在不脱离本发明构思的精神和范围的情况下作出各种变化和修改。因此，应当理解的是，以上示例性实施例不是限制性的，而是例示性的。

Claims (16)

1.一种操作非易失性存储装置的方法，所述非易失性存储装置包括具有多个存储块的存储单元阵列，其中每个存储块包括多个存储单元，所述方法包括：
所述非易失性存储装置基于从外部设备接收到的命令来从多种操作模式中确定一种操作模式，其中，每种所述操作模式与多个不同的分压比之一相关联；
所述非易失性存储装置以与所确定的操作模式相对应的所述分压比对内部电压进行分压以产生比较电压；
检测所述非易失性存储装置的操作温度；
基于所检测到的操作温度产生温度补偿参考电压作为参考电压；
所述非易失性存储装置将所述比较电压与所述参考电压相比较以产生结果；以及
根据所述结果对所述存储单元中的至少一个存储单元执行恢复操作。
2.根据权利要求1所述的方法，其中，所述操作模式包括空闲状态、编程操作、读取操作或擦除操作中的一种。
3.根据权利要求1所述的方法，其中，所述操作模式包括要在所述非易失性存储装置中执行的以下操作中的一种：单电平单元编程操作、多电平单元编程操作、单页编程操作、多页编程操作、单页读取操作、多页读取操作、单块擦除操作、超级块擦除操作或子块擦除操作。
4.根据权利要求1所述的方法，其中，所述内部电压的电平根据所确定的操作模式而变化，并且不管所确定的操作模式如何所述比较电压都具有一样的电平。
5.根据权利要求1所述的方法，其中，所述比较包括：
当所述比较电压低于所述参考电压时产生闭锁信号，并且
其中，所述闭锁信号被用作所述比较的所述结果。
6.根据权利要求1所述的方法，进一步包括：
如果在所述比较中所述比较电压低于所述参考电压，则将正在所述非易失性存储装置中执行的操作挂起。
7.根据权利要求1所述的方法，其中，所述恢复操作将施加到所述至少一个存储单元的电压减小至特定电压，或者包括对所述至少一个存储单元的重置操作。
8.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，所述存储单元阵列包括多个存储块，其中每个存储块包括多个存储单元；
电压发生器，所述电压发生器被配置为基于电源电压产生参考电压和要提供给所述多个存储单元的多个操作电压；
控制逻辑电路，所述控制逻辑电路被配置为基于从外部设备接收到的命令来从多种操作模式中确定一种操作模式，其中，每种所述操作模式与多个不同的分压比之一相关联；
温度传感器，所述温度传感器被配置为检测所述非易失性存储装置的温度并且提供关于所检测到的温度的温度信息；以及
电压降检测器，所述电压降检测器被配置为：以与所确定的操作模式相对应的所述分压比对内部电压进行分压以产生比较电压，从所述温度传感器接收所述温度信息，基于所述温度信息对所述参考电压进行补偿以产生温度补偿参考电压，将所述比较电压与所述温度补偿参考电压相比较以产生结果，以及根据所述结果输出闭锁信号，其中所述闭锁信号使得对所述存储单元中的至少一个存储单元执行恢复操作。
9.根据权利要求8所述的非易失性存储装置，其中，所述控制逻辑电路响应于接收到所述闭锁信号而对所述至少一个存储单元执行所述恢复操作。
10.根据权利要求8所述的非易失性存储装置，其中，所述内部电压的电平根据所述操作模式而变化，并且不管所述操作模式如何所述比较电压都具有一样的电平。
11.根据权利要求8所述的非易失性存储装置，其中，所述操作模式包括空闲状态、编程操作、读取操作或擦除操作中的一种，或者包括要在所述非易失性存储装置中执行的以下操作中的一种：单电平单元编程操作、多电平单元编程操作、单页编程操作、多页编程操作、单页读取操作、多页读取操作、块擦除操作、超级块擦除操作或子块擦除操作。
12.根据权利要求8所述的非易失性存储装置，其中，所述电压降检测器包括：
比较电压发生器，所述比较电压发生器被配置为以与所确定的操作模式相对应的所述分压比对所述内部电压进行分压以产生所述比较电压；以及
比较器，所述比较器被配置为将所述比较电压与所述温度补偿参考电压相比较并且根据所述比较的所述结果输出所述闭锁信号。
13.根据权利要求12所述的非易失性存储装置，其中，所述比较器被进一步配置为在所述比较电压低于所述温度补偿参考电压时输出所述闭锁信号。
14.根据权利要求8所述的非易失性存储装置，其中，所述电压降检测器包括：
参考电压补偿器，所述参考电压补偿器被配置为从所述电压发生器接收所述参考电压并且基于所述温度信息对所述参考电压进行补偿以产生所述温度补偿参考电压；
比较电压发生器，所述比较电压发生器被配置为以与所确定的操作模式相对应的所述分压比对所述内部电压进行分压以产生所述比较电压；以及
比较器，所述比较器被配置为将所述比较电压与所述温度补偿参考电压相比较并且根据所述比较的所述结果输出所述闭锁信号。
15.一种存储设备，所述存储设备包括：
非易失性存储装置，所述非易失性存储装置包括具有多个存储块的存储单元阵列，其中每个存储块包括多个存储单元；
存储器控制器，所述存储器控制器被配置为向所述非易失性存储装置提供命令以控制所述非易失性存储装置，以及
温度传感器，所述温度传感器被配置为检测所述非易失性存储装置的温度并且提供关于所检测到的温度的温度信息；
其中，所述存储器控制器包括：
控制逻辑电路，所述控制逻辑电路被配置为基于所述命令从多种操作模式中确定一种操作模式，其中每种所述操作模式与多个不同的电压偏移之一相关联，以及
电压降检测器，所述电压降检测器被配置为：以与所确定的操作模式相对应的所述电压偏移来调整内部电压以产生比较电压，从所述温度传感器接收所述温度信息，基于所述温度信息产生温度补偿参考电压，将所述比较电压与所述温度补偿参考电压相比较以产生结果，并且根据所述结果向所述非易失性存储装置输出闭锁信号，其中所述闭锁信号使得对所述存储单元中的至少一个存储单元执行恢复操作。
16.根据权利要求15所述的存储设备，其中，所述恢复操作将施加到所述至少一个存储单元的电压减小至特定电压，或者包括对所述至少一个存储单元的重置操作。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190050487A (ko) * 2017-11-03 2019-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20200058867A (ko) * 2018-11-20 2020-05-28 에스케이하이닉스 주식회사 메모리 시스템의 복구 동작 중 비휘발성 메모리 블록의 반복 접근을 줄이는 방법 및 장치
KR20200142219A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법
CN112652338B (zh) * 2019-10-10 2023-10-03 上海磁宇信息科技有限公司 存储器的行译码器
WO2021081870A1 (en) * 2019-10-31 2021-05-06 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
CN113284537A (zh) * 2020-01-31 2021-08-20 台湾积体电路制造股份有限公司 用于rram单元的混合式自跟踪参考电路
WO2021207965A1 (en) * 2020-04-15 2021-10-21 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
CN117762180A (zh) * 2022-09-16 2024-03-26 长鑫存储技术有限公司 电压调整电路及其存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060038816A (ko) * 2004-11-01 2006-05-04 주식회사 하이닉스반도체 전압레벨 검출장치 및 그를 이용한 내부전압 발생장치
JP2012009100A (ja) * 2010-06-23 2012-01-12 Lapis Semiconductor Co Ltd 不揮発性記憶装置
CN103456361A (zh) * 2012-05-29 2013-12-18 三星电子株式会社 操作非易失性存储装置的方法和集成电路存储系统
CN103544993A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 非易失性存储器件和存储器系统及管理、擦除和编程方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122920A (en) 1988-08-22 1992-06-16 National Semiconductor Corporation Low voltage lockout circuit
US5301161A (en) 1993-01-12 1994-04-05 Intel Corporation Circuitry for power supply voltage detection and system lockout for a nonvolatile memory
US5896338A (en) 1997-04-11 1999-04-20 Intel Corporation Input/output power supply detection scheme for flash memory
US6434653B1 (en) * 1998-09-29 2002-08-13 Intel Corporation Method and apparatus for disabling power-on in a system requiring add-in modules
US6789159B1 (en) * 2002-05-08 2004-09-07 Broadcom Corporation System and method for programming non-volatile memory
US6629047B1 (en) * 2000-03-30 2003-09-30 Intel Corporation Method and apparatus for flash voltage detection and lockout
JP2006115594A (ja) 2004-10-14 2006-04-27 Fuji Electric Device Technology Co Ltd 誤動作防止回路
KR100695891B1 (ko) * 2004-11-17 2007-03-19 삼성전자주식회사 동작 모드에 따라 락 아웃을 선택적으로 수행하는 장치 및방법
KR100660537B1 (ko) 2004-12-27 2006-12-22 삼성전자주식회사 락 아웃 장치 및 이를 구비한 반도체 집적회로 장치
US7450359B1 (en) 2005-03-03 2008-11-11 National Semiconductor Corporation System and method for providing a temperature compensated under-voltage-lockout circuit
KR101001145B1 (ko) * 2008-12-26 2010-12-17 주식회사 하이닉스반도체 상변환 메모리 장치의 내부전압 생성회로 및 생성방법
JP5786388B2 (ja) 2010-05-17 2015-09-30 富士電機株式会社 低電圧誤動作防止回路を備えたスイッチング電源装置
KR101334634B1 (ko) 2011-08-11 2013-11-29 주식회사 실리콘웍스 미달 전압 록-아웃 회로
KR20150051708A (ko) 2013-11-05 2015-05-13 인제대학교 산학협력단 Uvlo 보호기능이 추가된 ldo 레귤레이터
KR102397016B1 (ko) * 2014-11-24 2022-05-13 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060038816A (ko) * 2004-11-01 2006-05-04 주식회사 하이닉스반도체 전압레벨 검출장치 및 그를 이용한 내부전압 발생장치
JP2012009100A (ja) * 2010-06-23 2012-01-12 Lapis Semiconductor Co Ltd 不揮発性記憶装置
CN103456361A (zh) * 2012-05-29 2013-12-18 三星电子株式会社 操作非易失性存储装置的方法和集成电路存储系统
CN103544993A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 非易失性存储器件和存储器系统及管理、擦除和编程方法

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