KR20150051708A - Uvlo 보호기능이 추가된 ldo 레귤레이터 - Google Patents

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KR20150051708A
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송한정
박원경
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Abstract

저전압 입력 보호 기능을 가지는 LDO 레귤레이터가 개시된다. 개시된 LDO 레귤레이터는 미리 결정된 임계값 이하의 전압이 제공되는 경우 레귤레이터 동작을 멈추게 하여 레귤레이터가 오동작 하거나 레귤레이터 회로가 파괴되는 것을 방지한다.

Description

UVLO 보호기능이 추가된 LDO 레귤레이터{LOW DROP-OUT REGULATOR WITH A UVLO PROTECTION FUNCTION}
하기의 실시예들은 전력을 정류하는 레귤레이터에 관한 것으로, 구체적으로는 저전압으로 인한 오동작 또는 칩 파괴를 방지하는 레귤레이터에 관한 것이다.
휴대폰, PDA, 노트북, 카메라 등 저 전력으로 동작하는 제품들이 증가하고, 이러한 전자기기들이 다기능화, 고집적화 됨으로써 각각의 성능이 보다 더 정밀한 동작을 요하게 되었다. 또한 이러한 기기들이 사용 중이거나 대기 중에도 더 많은 전력을 소모하게 되면서, 에너지절약과 배터리 수명에 있어서 모바일용 전자기기들의 전력관리가 중요한 문제로 부상하고 있다. SoC기술 의 발전으로 인하여 모바일용 시스템의 주전원 기능들을 싱글칩으로 만든 PMIC(Power Management IC)의 중요성이 크게 부각되고 있다.
일반적인 PMIC에는 충전회로, 보호회로와 여러 가지 레귤레이터로 이루어져 있다. 여기서 레귤레이터에는 출력 전압을 일정하게 조정하는 회로로써, 조정하는 방식에 따라 선형 방식의 레귤레이터와 스위칭 방식의 DC-DC 컨버터로 나누어진다. 스위칭 방식의 DC-DC 컨버터는 효율이 좋지만, 잡음특성이 떨어지고, 선형 방식의 레귤레이터인 LDO 레귤레이터는 효율은 떨어지지만 잡음특성이 좋기 때문에 더 정밀하고 안정한 전압공급을 할수 있다. LDO 레귤레이터는 저잡음 특성은 무선 송신기, 수신기, 마이크와 같은 RF 및 오디오 어플리케이션에 필수적이다. 또한 이것은 상대적으로 낮은 레벨의 전류를 소모하기 때문에 저전력화가 가능해 LDO 레귤레이터에 대한 연구가 지속되고 있다.
만약 LDO 레귤레이터의 바이어스 전압이 일정한 수준 이하로 감소하면, LDO 레귤레이터가 오동작할 수도 있으며 심한 경우 LDO 레귤레이터가 파괴될 수도 있다. 따라서, LDO 레귤레이터의 오동작을 방지하는 기술은 필수적이다.
하기 실시예들의 목적은 LDO 레귤레이터의 오동작을 방지하는 것이다.
하기 실시예들의 목적은 LDO 레귤레이터의 바이어스 전압이 미리 정해진 범위를 벗어나는 경우, LDO 레귤레이터의 동작을 중단하는 것이다.
예시적 실시예에 따르면, 기준 전압을 생성하는 기준 전압 회로, 오차 증폭 회로, 상기 오차 증폭 회로의 출력 전압을 강하하여 출력하는 파워 트랜지스터, 상기 파워 트랜지스터의 출력 전압을 전압 분배하는 직렬로 연결된 복수의 저항들 및 상기 파워 트랜지스터의 바이어스 전압이 제1 임계값 이하인 경우, 상기 파워 트랜지스터에 대하여 바이어스 전압의 공급을 중단하는 바이어스 회로를 포함하고, 상기 오차 증폭 회로는 상기 전압 분배된 상기 파워 트랜지스터의 출력 전압을 피드백 받아 상기 기준 전압과의 차이를 증폭하여 출력하는 레귤레이터가 제공된다.
여기서, 상기 바이어스 회로는 상기 파워 트랜지스터의 바이어스 전압이 제2 임계값 이상인 경우, 상기 파워 트랜지스터에 대하여 상기 바이어스 전압의 공급을 재개할 수 있다.
그리고, 상기 제2 임계값은 상기 제1 임계값 보다 높은 값일 수 있다.
또한, 상기 파워 트랜지스터는 NMOS 트랜지스터를 포함하는 할 수 있다.
여기서, 상기 복수의 저항들과 병렬로 연결되어 상기 파워 트랜지스터의 출력 전압을 일정하게 유지하는 캐패시터를 더 포함할 수 있다.
그리고, 상기 오차 증폭 회로는 위상 마진을 생성하고, 서로 직렬로 연결된 캐패시터 및 저항으로 구성된 위상 보상 회로를 더 포함할 수 있다.
하기 실시예들에 따르면, LDO 레귤레이터의 오동작을 방지할 수 있다.
하기 실시예들에 따르면, LDO 레귤레이터의 바이어스 전압이 미리 정해진 범위를 벗어나는 경우, LDO 레귤레이터의 동작을 중단할 수 있다.
도 1은 저전압 보호 기능을 지원하는 LDO 레귤레이터의 구조를 도시한 블록도이다.
도 2는 기준 전압 회로의 구조를 도시한 도면이다.
도 3은 오차 증폭 회로의 구조를 도시한 도면이다.
도 4는 바이어스 회로의 구조를 도시한 도면이다.
도 5는 구동전압 하강 시 바이어스 회로의 턴-오프 전압을 도시한 도면이다.
도 6은 구동 전압 상승시 바이어스 회로의 턴-온 전압을 도시한 도면이다.
도 7은 LDO 레귤레이터의 라인 레귤레이션 시뮬레이션 결과를 도시한 도면이다.
도 8은 LDO 레귤레이터의 부하 레귤레이션 시뮬레이션 결과를 도시한 도면이다.
이하, 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 저전압 보호 기능을 지원하는 LDO 레귤레이터의 구조를 도시한 블록도이다. 예시적 실시예에 따른 LDO 레귤레이터는 기준 전압 회로(110), 오차 증폭 회로(120), 파워 트랜지스터(130), 바이어스 회로(140), 저항(150, 160, 170) 및 캐패시터(180)를 포함한다.
기준 전압 회로(110)는 도 1에 도시된 LDO 레귤레이터의 기준 전압을 생성한다. 생성된 기준 전압은 오차 증폭 회로(120)로 입력된다. 기준 전압 회로(110)의 구체적인 구성에 대해서는 이하 도 2에서 설명한다.
오차 증폭 회로(120)는 오차 증폭 회로(120)의 출력이 파워 트랜지스터(130)에 의해 전압 강하되고, 저항들(150, 160)에 의해 전압 분배된 전압을 피드백 전압으로 수신한다. 또한, 오차 증폭 회로(120)는 기준 전압 회로(110)가 생성한 기준 전압을 수신한다. 오차 증폭 회로(120)는 피드백 전압과 기준 전압간의 차이를 증폭하여 출력한다.
일측에 따르면, 오차 증폭 회로(120)는 OP-AMP를 이용하여 구현될 수 있다. 이 경우, OP-AMP의 반전 입력(Inverting Input) 단자에는 기준 전압이 입력되고, 비반전 입력(Non-Inverting Input)단자에는 피드백 전압이 입력될 수 있다. 오차 증폭 회로(120)의 구체적인 구성에 대해서는 이하 도 3에서 설명한다.
파워 트랜지스터(130)는 오차 증폭 회로(120)의 출력 전압을 전압 강하하여 출력한다. 여기서, NMOS 트랜지스터가 파워 트랜지스터(130)로 사용될 수 있다. 파워 트랜지스터(130)의 출력 전압은 직렬로 연결된 저항 R1(150) 및 저항 R2(160)에 인가될 수 있다. 여기서, 저항 R1(150) 및 저항 R2(160)에 의해서 전압 분배된 파워 트랜지스터(130)의 출력 전압이 오차 증폭 회로(120)의 입력으로 피드백될 수 있다. 이하 파워 트랜지스터(130)의 구체적인 구성에 대해서는 도 4에서 설명한다.
또한, 파워 트랜지스터(130)의 출력 전압은 저항 ESR(170) 및 캐패시터 Cout(180)에 인가될 수 있다. 여기서, 캐패시터 Cout(180)은 파워 트랜지스터(130)의 출력 전압을 일정하게 유지하는 역할을 수행한다.
일측에 따르면, 파워 트랜지스터(130)의 출력 전압을 전압 분배하는 저항 R1(150), 저항 R2(160)과 파워 트랜지스터(130)의 출력 전압을 일정하게 유지하는 캐패시터 Cout(180)은 서로 병렬로 연결될 수 있다.
바이어스 회로(140)는 파워 트랜지스터(130)가 동작할 수 있도록 파워 트랜지스터(130)에 대한 바이어스 전압을 제공한다. 일측에 따르면, 바이어스 회로(140)는 바이어스 전압이 제1 임계값 이하인 경우에, 파워 트랜지스터(130)에 대한 바이어스 전압의 공급을 중단하여 파워 트랜지스터(130)가 정상 동작 범위 이하의 저전압에서 동작하는 것을 방지할 수 있다. 따라서, 파워 트랜지스터(130)가 정상 동작 범위 이하의 저전압에서 오동작을 수행하거나, 파워 트랜지스터(130)의 회로가 파괴되는 것을 방지할 수 있다.
일측에 따르면, 바이어스 회로(140)는 바이어스 전압이 제1 임계값 이하인 경우, 파워 트랜지스터(130)에 대한 바이어스 전압의 공급을 중단할 수 있다. 또한, 바이어스 회로(140)는 바이어스 전압이 제2 임계값 이상으로 회복된 경우에는 파워 트랜지스터(130)에 대한 바이어스 전압의 공급을 재개할 수 있다. 일측에 따르면, 제2 임계값은 제1 임계값 보다 높은 값일 수 있다.
예를들어, 바이어스 회로(140)가 제공되는 바이어스 전압이 제1 임계값 이하인 경우에는 바이어스 회로(140)는 바이어스 전압의 제공을 중단하고, 바이어스 전압을 0V로 유지한다. 또한, 바이어스 회로(140)가 제공하는 바이어스 전압이 상승하여 제2 임계값 이상되는 경우에는 파워 트랜지스터(130)에 대한 바이어스 전압을 제공을 재개하여 도 1에 도시된 LDO 레귤레이터가 동작할 수 있도록 한다
도 1에 도시된 레귤레이터 회로의 추력 전압 관련 식은 하기 수학식 1과 같다.
[수학식 1]
Figure pat00001

여기서,
Figure pat00002
은 레귤레이터의 출력 전압이고,
Figure pat00003
는 기준 전압 회로(110)가 생성한 기준 전압이다. 또한,
Figure pat00004
,
Figure pat00005
는 각각 저항 R1(150), 저항 R2(160)의 값이다.
도 2는 기준 전압 회로의 구조를 도시한 도면이다.
도 2의 (a)에서, R1, M1, M2는 스타트업 회로로서 기준 전압 회로가 처음 구동될 때 동작한다, B2 같은 경우에는 멀티플라이어(multiplier)를 8로 하여 회로의 전체적인 온도 특헝이 민감하지 않도록 설계하였다.
도 2의 (b)는 기준 전압 회로의 동작을 나타낸 도면 이다. 가로축은 기준 전압 발생 회로의 입력 전압, 세로축은 기준 전압 발생 회로의 출력 전압을 나타낸다. 입력 전압이 3V 이상의 정상 동작 범위에서는 기준 전압 발생 회로는 1.25V의 기준 전압을 안정적으로 출력함을 알 수 있다.
도 3은 오차 증폭 회로의 구조를 도시한 도면이다.
오차 증폭 회로는 파워 트랜지스터에서 피드백된 출력 전압과 기준 전압을 비교하고, 그 차를 증폭하여 파워 트랜지스터를 제어한다.
도 3의 (a)에서, R1과 M1~M4는 M9의 바이어스 전압을 만들어주기 위한 바이어스 회로이며, R2와 C1은 위상 마진을 위한 위상 보상 회로이다. 이 위상 보상 회로는 위상 마진을 생성하며, 위상 보상 회로에 포함된 캐패시터 C1 및 저항 R2는 서로 직렬로 연결된다.
도 3의 (b)는 각 동작 주파수에 따른 오차 증폭 회로의 출력을 도시한 도면이다. 가로축은 동작 주파수를 나타내고, 세로 축은 오차 증폭 회로의 출력을 나타낸다. 도 3의 (b)를 참고하면, 도 3의 (a)에 도시된 오차 증폭 회로는 넓은 주파수 대역에 있어 일정한 출력을 나타냄을 알 수 있다.
도 4는 바이어스 회로의 구조를 도시한 도면이다.
도 4의 (a)는 바이어스 회로의 구조를 도시한 도면이다. 바이어스 회로의 앞 부분은 바이어스 전압 제공 회로, 뒷 부분은 비교기로 구성된다. 바이어스 전압 제공 회로는 기준 전압을 출력한다. 비교기는 기준 전압과 저항으로 분배되는 구동 전압을 비교하여 출력 전압을 생성한다. 바이어스 회로의 출력 전압은 파워 트랜지스터에 제공되는 바이어스 전압이다.
도 4의 (b)는 바이어스 회로의 동작을 나타낸 도면이다. 바이어스 회로는 히스테리시스 특성을 가지므로 구동 전압이 상승하거나, 하강하는 경우 각각 다른 전압에서 출력을 ON, OFF 할 수 있다. 이때, 저항 값 등을 조절하여 출력이 ON, OFF 되는 전압을 제어할 수 있다.
도 5는 구동전압 하강 시 바이어스 회로의 턴-오프 전압을 도시한 도면이다.
도 5의 윗 부분은 바이어스 회로의 구동 전압을 도시한 도면이고, 도 5의 아랫 부분은 바이어스 회로의 출력 전압을 도시한 도면이다. 각 도면에서 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.
도 5를 참고하면, 바이어스 회로의 구동 전압은 5V로부터 점차 감소한다. 바이어스 회로의 출력은 ON을 유지하다가, 바이어스 회로의 구동 전압이 2.71V 이하가 되면 OFF가 되어 파워 트랜지스터에 대한 바이어스 전압의 공급을 차단한다.
도 6은 구동 전압 상승시 바이어스 회로의 턴-온 전압을 도시한 도면이다.
도 6의 윗 부분은 바이어스 회로의 구동 전압을 도시한 도면이고, 도 6의 아랫 부분은 바이어스 회로의 출력 전압을 도시한 도면이다. 각 도면에서 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.
도 6을 참고하면, 바이어스 회로의 구동 전압은 0V로부터 점차 상승한다. 바이어스 회로의 출력은 OFF를 유지하다가, 바이어스 회로의 구동 전압이 4.06V 이상이 되면 출력이 ON이 되어, 파워 트랜지스터에 대한 바이어스 전압의 공급을 재개할 수 있다.
도 7은 LDO 레귤레이터의 라인 레귤레이션 시뮬레이션 결과를 도시한 도면이다. 도 7의 가로축은 LDO 레귤레이터의 입력 전압, 세로축은 LDO 레귤레이터의 출력 전압을 나타낸다.
LDO 레귤레이터의 성능은 라인 레귤레이션과 부하 레귤레이션에 따라 결정된다. 두 값이 작을수록 출력 전압이 안정적이다. 라인 레귤레이션은 입력 전압의 변화로 생기는 출력 전압의 변화를 보는 성능 지표이다. 라인 레귤레이션의 계산식은 하기 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
Figure pat00006

도 7을 참고하면, 입력 전압이 3.3V에서 5V로 변화 할 때, 출력 전압은 3.3V에서 3.31V로 변화하는 것을 볼 수 있으므로, 제안된 LDO 레귤레이터의 라인 레귤레이션은 5.88mV/V 이다.
도 8은 LDO 레귤레이터의 부하 레귤레이션 시뮬레이션 결과를 도시한 도면이다. 도 8의 가로축은 LDO 레귤레이터의 출력 부하 전류, 세로축은 LDO 레귤레이터의 출력 전압을 나타낸다.
부하 레귤레이션은 부하 전류의 변화로 생기는 출력 전압의 변화를 보는 성능 지표이다. 부하 레귤레이션의 계산식은 다음과 같이 표현된다.
[수학식 3]
Figure pat00007

출력 부하 전류가 0mA에서 200mA로 변화함에 따라 출력 전압이 3.310V에서 3.303V로 변화하므로, 부하 레귤레이션은 35
Figure pat00008
이다.
도 1내지 도 8에서 설명된 LDO 레귤레이터는 저전압 입력 보호 기능을 추가하여, 낮은 바이어스 전압에서 LDO 회로가 동작하지 않도록 한다. 따라서, 저전압에서의 오동작으로 인한 칩 파괴를 방지한다. LDO 레귤레이터에 포함된 바이어스 회로는 5V의 구동 전압이 하강하여 2.71 V이하일 때는 출력 전압이 0V가 되어 파워 트랜지스터에 대한 바이어스 전압 공급을 차단한다. 구동 전압이 다시 상승하면서 4.06V 이상일 때는 바이어스 회로의 출력 전압이 ON이 되어 파워 트랜지스터에 대한 바이어스 전압 공급이 재개된다. 따라서, LDO 레귤레이터가 다시 동작할 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 기준 전압 회로
120: 오차 증폭 회로
130: 파워 트랜지스터
140: 바이어스 회로
150, 160, 170: 저항
180: 캐패시터

Claims (6)

  1. 기준 전압을 생성하는 기준 전압 회로;
    오차 증폭 회로;
    상기 오차 증폭 회로의 출력 전압을 강하하여 출력하는 파워 트랜지스터;
    상기 파워 트랜지스터의 출력 전압을 전압 분배하는 직렬로 연결된 복수의 저항들; 및
    상기 파워 트랜지스터의 바이어스 전압이 제1 임계값 이하인 경우, 상기 파워 트랜지스터에 대하여 바이어스 전압의 공급을 중단하는 바이어스 회로
    를 포함하고,
    상기 오차 증폭 회로는 상기 전압 분배된 상기 파워 트랜지스터의 출력 전압을 피드백 받아 상기 기준 전압과의 차이를 증폭하여 출력하는 레귤레이터.
  2. 제1항에 있어서,
    상기 바이어스 회로는 상기 파워 트랜지스터의 바이어스 전압이 제2 임계값 이상인 경우, 상기 파워 트랜지스터에 대하여 상기 바이어스 전압의 공급을 재개하는 레귤레이터.
  3. 제2항에 있어서,
    상기 제2 임계값은 상기 제1 임계값 보다 높은 값인 레귤레이터.
  4. 제1항에 있어서,
    상기 파워 트랜지스터는 NMOS 트랜지스터를 포함하는 레귤레이터.
  5. 제1항에 있어서,
    상기 복수의 저항들과 병렬로 연결되어 상기 파워 트랜지스터의 출력 전압을 일정하게 유지하는 캐패시터
    를 더 포함하는 레귤레이터.
  6. 제1항에 있어서,
    상기 오차 증폭 회로는 위상 마진을 생성하고, 서로 직렬로 연결된 캐패시터 및 저항으로 구성된 위상 보상 회로를 더 포함하는 레귤레이터.
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US10522230B2 (en) 2017-07-25 2019-12-31 Samsung Electronics Co., Ltd. Nonvolatile memory device having a recovery operation conditioned on an operation mode, operation method thereof, and storage device including the same

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US10522230B2 (en) 2017-07-25 2019-12-31 Samsung Electronics Co., Ltd. Nonvolatile memory device having a recovery operation conditioned on an operation mode, operation method thereof, and storage device including the same

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