TWI516892B - 低壓降穩壓器及運算系統 - Google Patents

低壓降穩壓器及運算系統 Download PDF

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TWI516892B
TWI516892B TW102131655A TW102131655A TWI516892B TW I516892 B TWI516892 B TW I516892B TW 102131655 A TW102131655 A TW 102131655A TW 102131655 A TW102131655 A TW 102131655A TW I516892 B TWI516892 B TW I516892B
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林科 簡
石逸群
維巴夫 維迪亞
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英特爾公司
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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Description

低壓降穩壓器及運算系統
本發明係有關於帶有遲滯控制之低壓降穩壓器。
發明背景
典型的低壓降(LDO)穩壓器具有類比控制及慢響應。該LDO穩壓器之最小壓降係由飽和狀態中之通過閘極所限制，產生可達成之降低的輸出範圍、最大效率，且可能在快速電力狀態改變期間遭受穩定性問題。例如，當電力狀態從一閒置狀態轉移至一喚醒狀態時，穩定性問題可能會發生。典型的LDO穩壓器在轉換比接近一時也展示良好效率。切換式電容器電壓穩壓器(SCVR)另一方面展示橫跨廣泛範圍之輸出電壓及電流的高效率。SCVR也展示少數奈秒級之響應時間，使其成為動態電壓及頻率比例縮放(DVFS)之優秀候選者。然而，SCVR顯示由一電容器所決定之每單位面積之受限的電流供應能力。
依據本發明之一實施例，係特地提出一種設備，包含：一輸出級，其具有一用以接收一輸入電力供應之輸入供應節點及一用以提供一輸出供應至一負載之輸出節 點；一放大器，其用以根據該輸出供應及一參考電壓控制該輸出級之電流強度；以及一電路，其用以監測該輸出供應且可操作來根據該輸出供應之一電壓位準控制該輸出級之電流強度。
100‧‧‧LDO穩壓器/LDO
101‧‧‧放大器
102‧‧‧輸出級
103‧‧‧遲滯單元
104‧‧‧負載
200‧‧‧LDO穩壓器/LDO
201‧‧‧第一級
202‧‧‧第二級
203‧‧‧第三級
204‧‧‧偏壓電路
205‧‧‧電荷幫浦
206‧‧‧第一比較器/放大器
207‧‧‧第二比較器/放大器
208‧‧‧第一選擇單元
209‧‧‧第二選擇單元
300‧‧‧電荷幫浦
400‧‧‧適應性偏壓單元
401‧‧‧放大器
500‧‧‧SCVR
501‧‧‧放大器
502‧‧‧粗控制單元
504‧‧‧負載
520‧‧‧SCVR
600‧‧‧SCVR
601‧‧‧第一級
602‧‧‧第二級
603‧‧‧第三級
700‧‧‧LDO
701‧‧‧邏輯單元
701a‧‧‧比較器
701b‧‧‧比較器
701c‧‧‧比較器
701d‧‧‧比較器
702a‧‧‧電荷幫浦
702b‧‧‧電荷幫浦
702c‧‧‧電荷幫浦
702d‧‧‧電荷幫浦
703‧‧‧輸出級
704‧‧‧負載
705a‧‧‧節點
705b‧‧‧節點
705c‧‧‧節點
705d‧‧‧節點
800‧‧‧SCVR
900‧‧‧邏輯
901‧‧‧組合邏輯
902‧‧‧計數器
903‧‧‧控制邏輯/電荷幫浦
1000‧‧‧電荷幫浦
1001‧‧‧加權電晶體陣列
1002‧‧‧加權電阻器陣列
1003‧‧‧節點
1600‧‧‧運算裝置
1610‧‧‧處理器
1620‧‧‧聲頻子系統
1630‧‧‧顯示器子系統
1632‧‧‧顯示器介面
1640‧‧‧I/O控制器
1650‧‧‧電力管理
1660‧‧‧記憶體子系統
1670‧‧‧連接性
1672‧‧‧胞狀連接性
1674‧‧‧無線連接性
1680‧‧‧周邊連接
1682‧‧‧至
1684‧‧‧來自
1690‧‧‧第二處理器
從下面給定之詳細描述及從本發明之各種實施例的附隨圖式將更充分了解本發明之實施例，然而，其不應拿來限制本發明於特定實施例，而是僅用於說明及理解。
圖1係根據本發明之一實施例的一具有遲滯單元之低壓降(LDO)穩壓器。
圖2係根據本發明之一實施例的該具有該遲滯單元之LDO穩壓器的一詳細視圖。
圖3A~B闡明根據本發明之一實施例的該LDO穩壓器之一電荷幫浦。
圖4係根據本發明之一實施例的該LDO穩壓器之一適應性偏壓單元。
圖5A係根據本發明之一實施例之於一切換電容器模式中操作之一SCVR中的一嵌入式LDO。
圖5B係根據本發明之一實施例之於一LDO模式中操作之一SCVR中的一嵌入式LDO。
圖6係根據本發明之一實施例的具有遲滯單元之在一LDO模式中操作的一SCVR中之一嵌入式LDO的一詳細視圖。
圖7係根據本發明之一實施例的一具有多數個電 荷幫浦之LDO。
圖8係根據本發明之另一實施例的在LDO模式中操作之一SCVR中的一嵌入式LDO。
圖9係根據本發明之一實施例的用以控制圖7之該LDO之該輸出級的邏輯。
圖10係根據本發明之一實施例的圖7之該LDO的一電荷幫浦。
圖11係根據本發明之一實施例的一包含一具有該LDO穩壓器之處理器之智慧型裝置之一系統階圖。
較佳實施例之詳細說明
本文之實施例描述一SCVR內之一嵌入式LDO，其允許一SCVR至一LDO之轉換。在某些實施例中，一遲滯控制係引進來容許使用一較低頻寬放大器，以降低電力消耗且同時增加響應時間。例如，當來自該LDO之輸出電壓相對於一預定位準過衝或下衝時，該遲滯控制提供該LDO之數位控制。本文所討論之LDO可產生具有99%電流效率之超快響應時間。
本文所討論之實施例也使一LDO能夠具有類似SCVR之響應時間，並消除或降低穩定性問題。在一實施例中，當於廣泛輸出應用中SCVR內致能時，該LDO延伸VR電流能力。在此一實施例中，嵌入在SCVR中之LDO在應用中提供較好的效率(相較於一無嵌入式LDO之SCVR)、較好的電壓可用性範圍、較高的速度及改善的穩定性，其中輸 出電氣特性係近似於輸入電氣特性。
與類比信號相比較，本文之實施例應用數位控制來增加信號之控制速度。該數位控制方案也允許跨越處理技術換算設計。其他技術效應將從本文所討論之各種實施例顯見。
本文之術語「換算」意指將一設計(簡圖及布局)從一種處理技術轉換到另一種處理技術。
在下列描述中，討論到許多細節以提供本發明之實施例之更詳盡的解釋。然而，對一熟習此藝者而言，本發明之實施例在沒有這些特定細節的情況下顯然可被實施。在其他例子中，眾所周知之結構及裝置係以方塊圖形式而非以細節顯示，以避免使本發明之實施例難以理解。
注意在該等實施例之對應圖式中，信號係以線條 表示。某些線條可較粗，以指示更多成分信號路徑，及/或在一或多個端具有箭號，以指示主要資訊流方向。此指示法係非打算作為限制。更確切地說，有關於一或多個示範實施例之線條係使用來幫助更容易理解一電路或一邏輯單元。任何表示之信號，如由設計需求或偏好所指定者，事實上可包含可於任一方向行進及可以任何適當類型之信號方案實施的一或多個信號。
在整個說明書中及在申請專利範圍中，術語「連接」意味著連接的物之間無任何中間裝置的一直接電氣連接。術語「耦接」意味著連接的物之間的一直接電氣連接或經由一或多個被動或主動中間裝置的一間接連接。術語 「電路」意味著一或多個安排來與彼此合作以提供所需之功能的被動及/或主動組件。術語「信號」意味著至少一電流信號、電壓信號或資料/時脈信號。「一」、「一個」及「該」之意義包括多個所指對象。「在...中」之意義包括「在...中」及「在...上」。本文之術語「實質上」、「接近」、「大致」意指於一目標值之+/-20%內。
本文所使用者，除非另外指定一般形容詞的「第一」、「第二」及「第三」等來描述一普通物件，僅指示類似物件之不同例子所指對象，並非打算來暗示如此描述之物件必須時間地、空間地、按等級或以任何其他方式在一給定順序中。
就本文所描述之實施例來說，電晶體係金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極及大量終端。本文之源極及汲極終端可為同一終端且可交換地使用。熟習此藝者將意識到其他電晶體，例如雙極性接面電晶體一BJT PNP/NPN、BiCMOS、CMOS、eFET等，可在不脫離本發明之範圍的情況下使用。本文之術語「MN」指示一n型電晶體(例如NMOS、NPN BJT等)及術語「MP」指示一p型電晶體(例如PMOS、PNP BJT等)。
圖1係根據本發明之一實施例的一具有遲滯單元之LDO穩壓器100。在一實施例中，LDO穩壓器100包含一放大器(也稱為一誤差放大器)101、一輸出級102及一遲滯單元103。在一實施例中，LDO100提供一調節輸出電壓Vout至一負載104，其中Vout係輸入電壓Vin之調節版本。
在一實施例中，該負載104為一處理器核心。在一實施例中，該負載104為一快取記憶體/記憶體。在一實施例中，該負載104為該處理器核心之任何邏輯部分。在其他實施例中，負載104為在相同電力供應位準上操作之電壓域中的一邏輯單元群組。例如，一邏輯單元群組為該處理器之輸入輸出(I/O)緩衝器(未顯示)。
在一實施例中，放大器101驅動該輸出級102之一電晶體之一閘極終端(未顯示)，該輸出級102接收一輸入電力供應Vin及提供一調節的電壓Vout至該負載104。在一實施例中，輸出電力供應Vout或其分壓版本(例如Vout/2)係由該放大器101與一參考電壓Vref相比。
在一實施例中，Vref係由一偏壓電路(未顯示)所產生。例如，Vref係由一能隙參考電路所產生。在另一實施例中，Vref係由一電阻分壓器所產生。在另一實施例中，Vref係自該處理器外部產生並經由一接腳安排路線至該處理器內部。在其他實施例中，Vref可由其他來源產生。
此負回授設定M1之閘極終端的電壓，使得Vout係實質上等於Vref。在一實施例中，遲滯單元103監測該輸出電壓Vout以判定Vout相對於一預定參考位準係下衝或過衝。在一實施例中，該預定參考位準係「Vref+delta」(例如Vref+20mv)以供判定一過衝使用。在一實施例中，用以判定下衝之預定參考位準係「Vref-delta」(例如Vref-20mv)。
當負載電流改變時(例如因為由該負載104所增加的電流需求)LDO調節顯現，轉而致使電壓Vout減低其先 前值。較低的Vout位準致使該放大器101更辛苦地開啟輸出級電晶體(未顯示)以提高該Vout位準至實質上等於Vref，因而調節Vout。在一實施例中，當Vout下衝低於「Vref-delta」時，接著該遲滯單元103調整該放大器101之輸出opout以致使該輸出級102提高Vout之電壓位準。在一實施例中，當Vout過衝低於「Vref+delta」時，接著該遲滯單元103調整該放大器101之輸出opout以致使該輸出級102減少Vout之電壓位準。在此一實施例中，因為該遲滯單元103係進行Vout之調節的部分，該遲滯單元103容許該放大器101之設計寬鬆(即該放大器101可不需要一快速響應時間)。
圖2係根據本發明之一實施例之具有該遲滯單元103之LDO穩壓器200的一詳細視圖。圖2係參照圖1來描述。
在一實施例中，LDO穩壓器200包含一具有一或多個輸出級之輸出級(例如圖1之102)以提供調節的電力供應Vout至該負載104。在本文所討論之實施例中，該負載104係表示作為包含一負載電阻器Rload與負載電容器Cload並聯之一集總RC網路。然而，該負載104可包含一分散式RC網路。
在一實施例中，輸出級102包含一耦接至該放大器101之第一級201；一第二級202可操作來由該遲滯單元102選擇性地開啟或關閉；及一第三級203可操作來由該遲滯單元102選擇性地開啟或關閉。
在一實施例中，第一級201包含一p型電晶體MP11，其閘極端子耦接至該放大器101之輸出，其汲極端子 耦接至輸出供應節點Vout，及其源極端子耦接至具有供應Vin之輸入供應節點。在此實施例中，該第一級201係常開啟，即MP11導通。
在一實施例中，第二級202包含一p型電晶體MP12，其源極及汲極端子各自地耦接至該輸入供應節點Vin及該輸出供應節點Vout。在一實施例中，MP12之閘極端子係可操作來經由一第一選擇單元208耦接至該放大器101之輸出或該輸入供應節點Vin。在一實施例中，第一選擇單元208係由該遲滯單元103所控制。在一實施例中，第一選擇單元208為由該遲滯單元103所控制之一具有選擇輸入的多工器。在一實施例中，第二級202提供對節點Vout之過衝保護及係常開啟，即該p型電晶體MP12係常開啟且若於該節點Vout上偵測到過衝時，該p型電晶體MP12係由該遲滯單元103關閉。
在一實施例中，第三級203包含一p型電晶體MP13，其源極及汲極端子各自地耦接至該輸入供應節點Vin及該輸出供應節點Vout。在一實施例中，MP13之閘極端子係可操作來經由一第二選擇單元209耦接至一偏壓電路204(也稱適應性偏壓電路)之輸出或該輸入供應節點Vin。在一實施例中，第二選擇單元209係由該遲滯單元103所控制。在一實施例中，第二選擇單元209為由該遲滯單元103所控制之一具有一選擇輸入的多工器。在一實施例中，第三級203提供對該節點Vout之下衝保護及係常關閉，即該p型電晶體MP13係常關閉且若於該節點Vout上偵測到下衝 時，該p型電晶體MP13係由該遲滯單元103開啟。
在一實施例中，遲滯單元103包含一第一比較器或放大器206及一第二比較器或放大器207。在一實施例中，第一比較器206產生供該第一選擇單元208使用之控制信號。在此實施例中，第一比較器206比較輸出電壓Vout與「Vref+delta」以判定何時關閉MP12。在此，Vref為提供給該放大器101的參考電壓位準，其產生供MP11及MP12使用之控制電壓以調節Vout。在一實施例中，「delta」為20mV。在其他實施例中，當過衝發生於Vout上時，其他「delta」值可使用來判定何時關閉MP12。
例如，當Vout過衝時，即Vout突然上升高於一預定位準超過穩定狀態(即調節的)Vout位準，接著該第一比較器206產生一輸出，該輸出致使該第一選擇單元208選擇Vin作為至MP12之閘極端子的輸入。在此一實施例中，MP12在過衝時期期間係關閉。一旦過衝因為MP12不再提供多餘電荷至該節點Vout而平息，接著當Vout下降低於「Vref+delta」時，MP12係由該第一比較器206開啟。
在一實施例中，第二比較器207產生供該第二選擇單元209使用之控制信號。在此實施例中，第二比較器207比較該輸出電壓Vout與「Vref-delta」以判定何時開啟MP13。在此，Vref為提供至該放大器101之參考電壓位準，其產生用於MP11及MP12之控制電壓以調節Vout。在一實施例中，「delta」為20mV。在其他實施例中，當下衝發生於Vout上時，其他「delta」值可使用來判定何時開啟MP13。
例如，當Vout下衝時，即Vout突然下降低於一預定位準超過穩定狀態(即調節的)Vout位準時，接著第二比較器207產生一輸出，該輸出致使該第二選擇單元209選擇一來自該偏壓電路204之偏壓電壓。在一實施例中，來自該偏壓電路204之偏壓電壓係提供作為至MP13之閘極端子之輸入以開啟MP13致使Vout回升至其穩定狀態位準。在此一實施例中，MP13在下衝時期期間係開啟。一旦下衝因為MP13提供多餘電荷至該節點Vout而平息，接著當Vout上升高於「Vref-delta」時，MP13係由該第二比較器207關閉。在此一實施例中，該第二比較器207之輸出致使該第二選擇單元209選擇Vin作為至MP13之輸入以致使其關閉。
在一實施例中，第一及第二比較器206及207為時控比較器。例如，在第一及第二比較器206及207所接收之時鐘信號之轉變事件發生時，該等第一及第二比較器206及207產生一輸出。在其他實施例中，該等第一及第二比較器206及207之輸出為非同步輸出，即非對準於時鐘信號轉變。
在一實施例中，偏壓電路204產生一偏壓信號用以調整MP13之電流強度。例如，該偏壓電路204產生一充電電流用以調整MP13之電流強度，其中該偏壓電路係可操作來根據參考電壓Vref調整該充電電流。在一實施例中，偏壓電路204包含一複製品穩壓器，其包括一放大器(類似放大器101)、一輸出級(類似MP11)及一回授路徑(類似Vout)。
圖4係根據本發明之一實施例的一適應性偏壓單元400(例如偏壓電路204)。在此實施例中，適應性偏壓單元 400為一複製品穩壓器，包含放大器401(與圖1之放大器101相同)、輸出級電晶體MP1(與圖2之MP11相同)、及一耦接MP1至該放大器401之輸入的回授網路。在一實施例中，該放大器401之輸出係使用作為至該第二選擇器單元209之輸入。在一實施例中，適應性偏壓單元400表現作為一電流鏡之部分，其中經過適應性偏壓單元400之MP1的電流係於該第三級203之MP13上鏡射。例如，當MP13之寬度係大於適應性偏壓單元400之MP1的寬度60倍時，接著該放大器401之輸出電壓經由該第二選擇單元203由該第三級203之MP13的閘極端子所接收，較大的電流流經MP13，其允許MP13取消Vout上之下衝效應。
在一實施例中，適應性偏壓單元400包含與MP1串聯耦接之另一p型電晶體MP2，其中MP2一直為開啟的。在一實施例中，MP2為圖6中之MP23的一複製品電晶體。對於如同圖2中所示者之一單獨LDO而言，此MP2係不被需要。在一實施例中，如圖所示，回授路徑係從一耦接至MP2的電阻分壓器網路處耦接。在一實施例中，電阻為5KΩ。在其他實施例中，可使用其他電阻值。
返回參照圖2，在一實施例中，LDO200包含一耦接至該放大器101之輸出的電荷幫浦205。在一實施例中，電荷幫浦205可操作來調整該放大器101之輸出的電壓位準。例如，當輸出供應Vout相對於一第一預定閾值過衝時，該電荷幫浦205添加電荷至該放大器101之輸出。在一實施例中，當該輸出供應Vout相對於一第二預定閾值下衝時， 電荷幫浦205係可操作來從該放大器101之輸出減去電荷。在一實施例中，該第二預定閾值係不同於該第一預定閾值。例如，該第二預定閾值為「Vref-delta」而該第一預定閾值為「Vref+delta」。
在一實施例中，當Vout係在該等第一及第二預定閾值的邊界之外時，電荷幫浦205加速該放大器101之輸出的沉降。例如，當Vout大於「Vref+delta」或小於「Vref-delta」時，電荷幫浦205被啟動。在一實施例中，當Vout係於該等第一及第二預定閾值的邊界之內時，電荷幫浦205不被啟動。例如，當Vout係小於「Vref+delta」且大於「Vref-delta」時，電荷幫浦205被停用。在此一實施例中，電荷幫浦205不影響該LDO200之穩定性。
圖3A闡明根據本發明之一實施例之一電荷幫浦300(例如電荷幫浦205)。圖3A係參照圖2及圖3B描述，圖3B闡明根據本發明之一實施例之該LDO穩壓器200/100的遲滯單元103。在一實施例中，電荷幫浦300包含一p型電晶體MP、一n型電晶體MN、電阻器R1及R2、及電容器C。
在一實施例中，MP係耦接至輸入電力供應Vin及該電阻器R1之一第一端子，其中MP之源極端子係耦接至供應節點Vin，MP之汲極端子係耦接至R1之該第一端子，及MP之閘極端子係由「Vout_high_b」所控制，其為該第一比較器206之輸出「Vout_high」的倒數。在此，「Vout_high_b」指示「Vout_high」之倒數。
在一實施例中，MN係耦接至接地及該電阻器R2 之一第一端子，其中MN之源極端子係耦接至接地，MN之汲極端子係耦接至R2之該第一端子，及MN之閘極端子係由「Vout_low」所控制，其為該第二比較器207之輸出「Vout_low_b」的倒數。在一實施例中，電荷幫浦300分別取決於該等第一及第二比較器206及207之輸出來充電或放電該放大器101的輸出節點。在此一實施例中，電荷幫浦300改善該LDO200之響應時間，因為該放大器101，其在本質上為類比，在諸如迴路穩定性及電力預算的限制之下通常需要更長的時間來響應Vout中之改變(例如由負載104中之負載改變所致使之改變)。
在一實施例中，如圖所示，R2之第二端子係耦接至R1之第二端子，其中R2及R1之第二端子提供該電荷幫浦300之輸出。在一實施例中，一電容器C係添加至該電荷幫浦之輸出(也是該放大器101之輸出)以提供橫跨各種溫度及負載情況之迴路穩定性。在一實施例中，電阻器R1及R2具有400Ω之電阻。在其他實施例中，可使用其他電阻之電阻器R1及R2。在一實施例中，電容器C之電容為100pF。在其他實施例中，可使用其他電容值之電容器C以提供一穩定回路之相位邊限(例如，一大於45度之相位邊限)。
圖5A係根據本發明之一實施例之於一切換電容器模式中操作之一SCVR500中的一嵌入式LDO。在一實施例中，該SCVR500中之嵌入式LDO包含放大器501(例如與放大器101相同)、p型電晶體MP1、MP2及MP3、n型電晶體MN1、及飛電容器Cfly。在一實施例中，該SCVR500中之嵌 入式LDO基於輸入電壓Vin調節提供至負載504的電壓Vout
在一實施例中，該SCVR500中之嵌入式LDO也包含一粗控制單元502以當該放大器501仍在判定用以改變Vout之一響應時提供初始電壓Phi_2。在一實施例中，在穩定狀態時，該粗控制單元502被停用。在一實施例中，當有例如因負載情況中的改變所致使的Vout之一暫態改變時，粗控制單元502被啟動。
在一實施例中，當該SCVR500中的嵌入式LDO係於切換電容器模式中操作時，MP2及MN1在SCVR操作之一第一相位中係關閉。在此實施例中，Phi_2及Phi_1均為邏輯低。在一實施例中，當Phi_2為邏輯低時，MP1係開啟，及當Phi_1為邏輯低時，MP3係開啟致使Cfly儲存Vin-Vout。在一實施例中，在該SCVR操作之一第二相位中，Phi_2及Ph_1係邏輯高。在此一實施例中，MP1及MP3均關閉。在一實施例中，在該第二相位期間，MP2及MN1係開啟(未顯示控制電路)，耦接Cfly於接地與Vout節點之間。該SCVR在該第一及該第二相位之間雙態觸變以提供從Vin至Vout之2：1的電壓轉換。
圖5B係根據本發明之一實施例之於一LDO模式中操作之一SCVR520中的一嵌入式LDO。為了不使本發明之實施例含糊不清，於是討論圖5A與圖5B之間的差異。圖5B係類似於圖5A，除了MP3為關閉、MP2為開啟(閘極端子連結至接地或邏輯低位準)、及Cfly表現類似MP1及MN1之端子間的一去耦合電容器，其致使電路拓墣於LDO模式而非 切換電容器模式中操作。在一實施例中，MN1可為開啟或關閉。例如，當需要一去耦合電容器時，MN1係開啟。
圖6係根據本發明之一實施例的具有遲滯單元之在LDO模式中操作的一SCVR600中之一嵌入式LDO的一詳細視圖。圖6之實施例係參照圖5A~B討論。圖6之實施例係類似於圖2之實施例，除了該SCVR拓墣被轉換成LDO。為了不使本發明之實施例含糊不清，因此討論圖2與圖6之間的差異。
在一實施例中，第一級601、第二級602、及第三級603組配來使得(圖5A之)MP2開啟，該MP2係分別表示作為該第一級601、該第二級602、及該第三級603之MP21、MP22、及MP23。雖然圖6之實施例顯示一接地節點耦接至MP21、MP22、及MP23之閘極端子，一具邏輯低位準之邏輯信號可提供至MP21、MP22、及MP23之閘極端子以開啟該等電晶體。
在此實施例中，第一級601、第二級602、及第三級603組配來使得(圖5A之)MN1開啟，該MN1係分別表示作為該第一級601、該第二級602、及該第三級603之MN11、MN12、及MN13。雖然圖6之實施例顯示一電力供應節點耦接至MN11、MN12、及MN13之閘極端子，一具邏輯高位準之邏輯信號可提供至MN11、MN12、及MN13之閘極端子以開啟該等電晶體。在此實施例中，因為電晶體MP21、MP22、及MP23與MN11、MN12、及MN13為開啟，圖5A之飛電容器Cfly操作作為Vout與接地之間的一去耦合電容器。在一實施 例中，假如電容器Cfly不需作為去耦合電容器時可關閉MN11~MN13。在此一實施例中，在LDO模式中操作的嵌入式LDO之功能性將不受影響。
圖7係根據本發明之一實施例的一具有多個電荷幫浦之LDO700。在一實施例中，LDO700包含一包括多個比較器/放大器701a~d之邏輯單元701、一包括多個電荷幫浦702a~d之電荷幫浦單元、及一提供調節的電力供應Vout至負載704之輸出級703。
在一實施例中，輸出級703係耦接至一輸入供應Vin(也稱為輸入供應節點)且提供一調節的電力供應Vout至該負載704。在一實施例中，該輸入供應Vin係在晶片之外產生並被提供至晶片以產生內部供應之電力，例如Vout。在其他實施例中，Vin為一內部產生之供應(即晶粒上產生的電力供應)。
在一實施例中，輸出級703包含一p型電晶體MP1，其閘極端子耦接至該等多個電荷幫浦702a~d之輸出。在此一實施例中，MP1之源極端子係耦接至該輸入供應節點Vin，及其汲極端子耦接至提供Vout至該負載704之輸出供應。在一實施例中，多個電荷幫浦702a~d能夠調整該輸出級703之電流強度以調節電力供應Vout。
在一實施例中，邏輯單元701監測輸出供應Vout且可操作來根據該輸出供應Vout之電壓位準及一或多個參考電壓-「Vref」、「Vref+d1」、「Vref+d2」、「Vref+d3」控制多個電荷幫浦702a~d，其中「Vref+d3」大於「Vref+d2」， 「Vref+d2」大於「Vref+d1」，「Vref+d1」大於「Vref」。在一實施例中，「d1」及d3為10mV，及「d3」為50mV。在其他實施例中，其他電壓位準可使用於「d1」、「d2」、及「d3」。在一實施例中，當d1=d2時，比較器701a及701b可合併成一單一比較器。
在一實施例中，參考電壓-「Vref」、「Vref+d1」、「Vref+d2」、「Vref+d3」-係由一電阻分壓器網路所產生。在其他實施例中，該等參考電壓係由能隙電路所產生。在另一實施例中，該等參考電壓係在晶片之外由任何參考產生器所產生並傳送至具有該LDO700之處理器。在其他實施例中，可使用其他用以產生該等參考電壓之構件。
在一實施例中，邏輯單元701包含一組比較器701a~d，其用於在第一及第二預定位準內調節輸出電壓Vout，該等第一及第二預定位準分別由第一及第二參考電壓位準「Vref+d2」及「Vref+d1」所決定。
在一實施例中，第一及第二比較器701a~b分別經由節點705a及705b耦接至第一及第二電荷幫浦702a~b。在一實施例中，當輸出供應Vout係大於該第一參考電壓「Vref+d2」時，第一比較器701a致使該第一電荷幫浦702a自該等多個電荷幫浦降低該輸出級703之驅動強度。在此一實施例中，當輸出級包含一p型電晶體MP1時，當該第一比較器701a(在節點705a上)指示輸出供應Vout係大於該第一參考電壓「Vref+d2」時，該第一電荷幫浦702a係可操作來添加電荷至MP1之閘極端子。當MP1閘極端子之電壓因為 由該電荷幫浦702a所添加的電荷而增加時，MP1獲得更少電流至Vout致使Vout下降低於「Vref+d2」或實質上接近「Vref+d2」。
在一實施例中，當該輸出供應Vout小於該第二參考電壓「Vref+d1」時，第二比較器701b致使該第二電荷幫浦702b自該等多個電荷幫浦增加該輸出級703之驅動強度。在此一實施例中，當該輸出級包含一p型電晶體MP1時，當該第二比較器701b(在節點705b上)指示出輸出供應Vout小於該第二參考電壓「Vref+d1」時，該第二電荷幫浦702b可操作來從MP1之閘極端子減去電荷。當MP1閘極端子之電壓因為由該電荷幫浦702b所減去的電荷而減少時，MP1獲得更多電流至Vout致使Vout上升高於「Vref+d1」或實質上接近「Vref+d1」。
在一實施例中，邏輯單元701包含一第三比較器701c，當該輸出供應Vout大於第三參考電壓「Vref」時，其致使一第三電荷幫浦702c自該等多個電荷幫浦降低該輸出級703之驅動強度。該第三比較器701c及該第三電荷幫浦702c之一技術效應係當Vout下衝低於第三參考位準「Vref」時提供一升高至該輸出供應Vout。在此一實施例中，當該輸出級包含一p型電晶體MP1時，當該第三比較器701c(在節點705c上)指示出輸出供應Vout小於該第三參考電壓「Vref」時，該第三電荷幫浦702c係可操作來從MP1之閘極端子減去電荷。當MP1閘極端子之電壓因為由該電荷幫浦702c所減去之電荷而減少時，MP1獲得更多電流至Vout致使Vout 上升高於「Vref」或實質上接近「Vref」。在一實施例中，第二比較器701b及該第二電荷幫浦702b繼續提供電荷至Vout以促使Vout實質上接近「Vref+d1」。
在一實施例中，邏輯單元701包含：一第四比較器701d，當該輸出供應Vout小於第四參考電壓「Vref+d3」時，其致使第四電荷幫浦702d自該等多個電荷幫浦增加該輸出級703之驅動強度。該第四比較器701d及該第四電荷幫浦702d之一技術效應係當Vout過衝高於第四參考位準「Vref+d3」時抑制該輸出供應Vout。在此一實施例中，當該輸出級703包含一p型電晶體MP1時，當該第四比較器701d(在節點705d上)指示出輸出供應Vout大於該第四參考電壓「Vref+d3」時，該第四電荷幫浦702d可操作來添加電荷至MP1之閘極端子。當MP1閘極端子之電壓因為由該第四電荷幫浦702d所添加之電荷而增加時，MP1獲得更少電流至Vout致使Vout下降低於「Vref+d3」或實質上接近「Vref+d3」。在一實施例中，第一比較器701a及該第一電荷幫浦702a繼續降低Vout以促使Vout實質上接近「Vref+d2」。
雖然圖7之實施例顯示該等電荷幫浦702a~d之輸出係短接在一起且耦接至MP1之相同閘極端子，在一實施例中，各電荷幫浦之輸出係耦接至不同的輸出級驅動器。在一實施例中，該等電荷幫浦具有不同的驅動強度。
例如，第三及第四電荷幫浦702c及702d相較於第一及第二電荷幫浦702a及702b可具有較高的充電/放電強度 以供來自Vout之下衝的快速升高及Vout之過衝的快速抑制使用。在此一實施例中，第三及第四比較器701c及701d以及第三及第四電荷幫浦702c及702d提供圖2之遲滯單元203之遲滯功能。在一實施例中，該輸出級703之預驅動器電晶體(未顯示)係用以在Vout上之一下衝事件期間從Vin提供額外電流路徑至Vout，其中該等預驅動器電晶體係由第三電荷幫浦702c所控制。
在一實施例中，多個電荷幫浦702a~d係實施作為圖3A中所顯示之電路。在其他實施例中，可使用其他該等電荷幫浦702a~d之實施。
返回參照圖7，在一實施例中，比較器701a~d為時鐘閘控比較器。在此一實施例中，Vout係根據該等時鐘閘控比較器所使用之一時鐘信號的速度更新。在一實施例中，附加的組合邏輯耦接至該等比較器701a~d來控制何時開啟或關閉該等比較器及/或電荷幫浦以控制該輸出級之強度。在其他實施例中，可使用任何形式的比較器。
圖8係根據本發明之另一實施例的在LDO模式中操作之一SCVR800中的一嵌入式LDO。除了該輸出級重新組配來轉換一SCVR成一LDO之外，圖8之實施例類似於圖7。因此，電晶體MP2及MN1為開啟的。
在一實施例中，MP3係關閉，轉換類似於圖5A之SCVR至一整合LDO級。在此實施例中，相較於圖7之實施例，MP2之附加串聯電阻被添加至該LDO輸出級。相較於圖7之實施例，該附加串聯電阻之一技術效應為降低相等 裝置大小之最大輸出電流。在一實施例中，包含MN1及MP2之電阻以及電容Cfly的一附加輸出濾波器可用於該SCVR800中之該嵌入式LDO中。在此一實施例中，該附加濾波器藉由開啟MN1利用可用的SCVR電容改善該LDO之輸出下垂響應。
圖9係根據本發明之一實施例的用以控制圖7之該LDO之該輸出級703的邏輯900。在一實施例中，邏輯900包含組合邏輯901、一「N」位元計數器902、及控制該等電荷幫浦702a~d之閘極的控制邏輯903。
在一實施例中，組合邏輯901包含該等比較器701a~d及其他判定Vout係高於或低於「Vref」、「Vref+d1」、「Vref+d2」及「Vref+d3」之邏輯組件。在一實施例中，該組合邏輯901係縮減至圖8之比較器。在另一實施例中，計數器902判定該電荷幫浦903之強度以改善具不同負載及PVT(程序、溫度及電壓)情況之LDO的穩定性及響應時間。在一實施例中，就低負載電流而言，該計數器902在一方向中改變其計數，反之就相對更高的負載電流而言，該計數器902在相反方向中改變其計數。在此一實施例中，該計數器902之計數的實際方向取決於該電荷幫浦903之電晶體且不限於本發明之範圍。在另一實施例中，可取決於輸入及負載情況之變化而不需改變設計來控制計數器902。
在一實施例中，該電荷幫浦903係參照圖8固定長度。在另一實施例中，該電荷幫浦903之強度係由該計數器902所控制且可在一不同速率下對MP1之閘極充電或放 電。在一實施例中，該電荷幫浦903之強度可以一線性方式改變。在一實施例中，該電荷幫浦903之強度可以一二進制加權方式改變。在另一實施例中，該電荷幫浦903之強度可為該控制器902之輸出值的一確定性非線性函數或一任意函數。
圖10係根據本發明之一實施例的圖7之該LDO的一電荷幫浦1000。在一實施例中，電荷幫浦1000包含一加權電晶體陣列1001及一加權電阻器陣列1002。在一實施例中，如圖所示者，加權電晶體陣列1001包含彼此耦接的n型電晶體。在一實施例中，加權電晶體陣列1001為二進制加權。在其他實施例中，可使用其他加權技術。例如，可使用溫度計加權技術。
在一實施例中，如圖所示者，電阻器陣列1002包含類似電晶體1001之電晶體但具有附加串聯電阻器。在一實施例中，電阻器陣列1002及該電晶體陣列1001在節點1003彼此耦接，其輸入至該輸出級703之MP1的閘極端子。在一實施例中，該等電晶體及電阻器可以輸入位元<5：0>之一線性或任何任意函數加權，其中「<5：0>」指示一6位元匯流排。在一實施例中，該電荷幫浦1001為圖7之電荷幫浦702c而該電荷幫浦1002為圖7之電荷幫浦702b。在一實施例中，電荷幫浦702a及702d係互補於電荷幫浦702b及702c。在一實施例中，該等電荷幫浦702a~d可具有不同的強度/大小。
圖11係根據本發明之一實施例的一包含一具有 該LDO穩壓器之處理器之智慧型裝置1600之一系統階圖。圖11也說明一行動裝置之實施例的方塊圖，其中可使用平面介面連接器。在一實施例中，運算裝置1600表示一行動運算裝置，諸如運算平板、行動電話或智慧型手機、無線致能電子閱讀器、或其他無線行動裝置。將了解到某些組件係概括地顯示且不是此一裝置之全部組件都顯示在裝置1600中。
在一實施例中，根據本文所討論之實施例，運算裝置1600包括一具有數位鎖相LDO(例如100、200、600、700、800)之第一處理器1610及一具有數位鎖相LDO(例如100、200、600、700、800)之第二處理器1690。本發明之各種實施例也可包含一於1670內之網路介面，諸如一無線介面，使得一系統實施例可合併成一無線裝置，例如手機或個人數位助理。
在一實施例中，處理器1610可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可程式邏輯裝置、或其他處理構件。由處理器1610所進行之處理作業包括於其上執行應用程式及/或裝置功能之一作業平台或作業系統的執行。該等處理作業包括相關於具有一人類使用者或具有其他裝置的I/O(輸入/輸出)之作業、相關於電力管理之作業、及/或相關於連接該運算裝置1600至另一裝置之作業。該等處理作業也可包括相關於聲頻I/O及/或顯示器I/O之作業。
在一實施例中，運算裝置1600包括聲頻子系統 1620，其表示相關於提供聲頻功能至該運算裝置的硬體(例如聲頻硬體及聲頻電路)及軟體(例如驅動器、編解碼器)組件。聲頻功能可包括揚聲器及/或耳機輸出，以及麥克風輸入。此等功能之裝置可整合成裝置1600或連接至該運算裝置1600。在一實施例中，一使用者藉由提供由處理器1610所接收及處理之聲頻命令與該運算裝置1600互動。
顯示器子系統1630表示提供一虛擬及/或觸覺顯示器給一使用者以與該運算裝置互動的硬體(例如顯示器裝置)及軟體(例如驅動器)組件。顯示器子系統1630包括顯示器介面1632，其包括使用來提供一顯示器給一使用者之特殊螢幕或硬體裝置。在一實施例中，顯示器介面1632包括與處理器1610分離之邏輯以進行至少某些相關於該顯示器之處理。在一實施例中，顯示器子系統1630包括一提供輸出及輸入給一使用者的觸碰螢幕(或觸碰板)裝置。
I/O控制器1640表示相關於與使用者互動之硬體裝置及軟體組件。I/O控制器1640可操作來管理聲頻子系統1620及/或顯示器子系統1630之部分的硬體。此外，I/O控制器1640闡明連接至裝置1600之附加裝置的一連接點，使用者可透過其與該系統互動。例如，可附接至該運算裝置1600之裝置可包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其他顯示器裝置、鍵盤或鍵板裝置、或者其他與諸如讀卡機之特定應用程式一起使用的I/O裝置或其他裝置。
如上所提，I/O控制器1640可與聲頻子系統1620及/或顯示器子系統1630互動。例如，通過一麥克風或其他 聲頻裝置之輸入可提供輸入或命令給該運算裝置1600的一或多個應用程式或函數。此外，可提供聲頻輸出，而不是或除了顯示器輸出之外。在另一實例中，假如顯示器子系統包括一觸碰螢幕，顯示器裝置也扮演可至少部分地由I/O控制器1640所管理的一輸入裝置。該運算裝置1600上也可有附加按鈕或開關以提供I/O控制器1640所管理之I/O功能。
在一實施例中，I/O控制器1640管理諸如加速計、照相機、光感測器或其他環境感測器、或者其他可含括在該運算裝置1600中的硬體之裝置。輸入可為直接使用者互動之部分，以及提供環境輸入至系統以影響其作業(諸如過濾雜訊、調節顯示器亮度偵測、應用照相機閃光、或其他特徵)。
在一實施例中，運算裝置1600包括管理電池電力使用、電池之充電、及相關於節能作業之特徵的電力管理1650。記憶體子系統1660包括用以儲存資訊於裝置1600中之記憶體裝置。記憶體可包括非依電性(假如至記憶體裝置之電力中斷時，狀態不改變)及/或依電性(假如至記憶體裝置之電力中斷時，狀態不確定)記憶體裝置。記憶體1660可儲存應用程式資料、使用者資料、音樂、相片、文件、或其他資料、以及相關於執行該運算裝置1600之應用程式及函數的系統資料(無論是長期或暫時)。
實施例之元件也提供作為一用以儲存電腦可執行指令(例如用以實施任何本文所討論之其他程序的指令)之機器可讀媒體(例如記憶體1660)。該機器可讀媒體(例如 記憶體1660)可包括，但不限於，快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光學卡、或適合儲存電子或電腦可執行指令之其他類型的機器可讀媒體。例如，本發明之實施例可下載作為一電腦程式(例如BIOS)，其可經由一通訊連結(例如數據機或網路連接)通過資料信號從一遠程電腦(例如伺服器)傳送至一要求電腦(例如用戶端)。
連接性1670包括用以使該運算裝置1600能夠與外部裝置通訊之硬體裝置(例如無線及/或有線連接器及通訊硬體)及軟體組件(例如驅動器、協定堆疊)。該裝置1600可為分開的裝置，諸如其他運算裝置，無線存取點或基地站，以及諸如耳機、列印機或其他裝置之周邊設備。
連接性1670可包括多種不同類型之連接性。概括而論，該運算裝置1600係以胞狀連接性1672及無線連接性1674來說明。胞狀連接性1672通常意指由無線載體所提供之胞狀網路連接性，諸如經由GSM(用於行動通訊之全球系統)或變異或衍生、CDMA(碼分多重存取)或變異或衍生、TDM(時分多工)或變異或衍生、或其他胞狀服務標準所提供。無線連接性1674意指非胞狀之無線連接性，且可包括個人區域網路(諸如藍芽、近場等)、區域網路(諸如Wi-Fi)、及/或廣域網路(諸如WiMax)、或其他無線通訊。
周邊連接1680包括用以產生周邊連接之硬體介面及連接器、以及軟體組件(例如驅動器、協定堆疊)。將了解到該運算裝置1600可為至其他運算裝置之一周邊裝置 (「至」1682)、以及具有連接至其之周邊裝置(「來自」1684)。該運算裝置1600一般具有一「對接」連接器以連接至其他運算裝置，以供諸如管理(例如下載及/或上傳、改變、同步)裝置1600上之內容的目的使用。此外，一對接連接器可容許裝置1600連接至某些周邊設備，該些周邊設備允許該運算裝置1600控制內容輸出，例如連接至視聽或其他系統。
除了一專屬對接連接器或其他專屬連接硬體之外，該運算裝置1600可經由共同或基於標準之連接器產生周邊連接1680。共同類型可包括一通用串列匯流排(USB)連接器(其可包括任何不同硬體介面之數目)、包括迷你顯示埠(MDP)之顯示埠、高清晰度多媒體界面(HDMI)、韌體、或其他類型。
參照說明書中之「一實施例」、「一個實施例」、「某些實施例」、或「其他實施例」意味著描述關於該等實施例的特殊特徵、結構、或特性含括在至少某些實施例中，但不必然是全部實施例。「一實施例」、「一個實施例」、或「某些實施例」之各種外貌不必然全是意指相同實施例。假如說明書陳述「可」、「也許」、或「可能」包括一組件、特徵、結構或特性，該特殊的組件、特徵、結構或特性不需要被包括。假如說明書或申請專利範圍意指「一」或「一個」元件時，其並非意味著僅只有一個元件。假如說明書或申請專利範圍意指「一附加的」元件時，其並未排除有超過一個附加元件。
另外，特定的特徵、結構、功能或特性可以任何 適合的方式結合於一或多個實施例中。例如，第一實施例可與第二實施例結合，相關於該等兩個實施例之特定特徵、結構、功能或特性在任何地方係非互相排斥。
雖然本發明已經連同其特定實施例描述，熟習此藝者按照先前的描述將顯見此等實施例的許多替代、修改及變異。本發明之實施例係打算包含所有此等替代、修改及變異以落在所附之申請專利範圍之廣泛範圍內。
此外，連接至積體電路(IC)晶片及其他組件之眾所周知的電力/接地連接可能會或可能不會顯示於所提出的圖式內，以簡化說明及討論，並且以不使本發明晦澀難懂。進一步地，配置可以方塊圖形式顯示以避免使本發明晦澀難懂，並且也鑒於有關實施此等方塊圖配置的具體詳情係高度取決於實施本發明於其內之平台，即在一熟習此藝者的範圍內應很清楚此等具體詳情。其中特定細節(例如電路)係陳述來描述本發明之範例實施例，一熟習此藝者應顯而易見可在有或沒有這些特定細節之變異的情況下實施本發明。此描述係因此被視為說明性而非限制性。
下列實例係有關於進一步之實施例。該等實例中之詳情可使用在一或多個實施例中之任意處。本文所描述之設備的所有選擇性特徵也可以有關一方法或程序實施。
例如，在一實施例中，該設備包含：一輸出級，該輸出級具有一用以接收一輸入電力供應之輸入供應節點及一用以提供一輸出供應至一負載之輸出節點；一放大器，該放大器用以根據該輸出供應及一參考電壓控制該輸 出級之電流強度；以及一遲滯單元，該遲滯單元用以監測該輸出供應且可操作來根據該輸出供應之一電壓位準控制該輸出級之電流強度。
在一實施例中，該輸出級包含：一耦接至該放大器之第一級；以及一可操作來由該遲滯單元選擇性開啟或關閉之第二級。在一實施例中，該第一級及該第二級通常為開啟。在一實施例中，該第二級可操作來當該輸出供應過衝時關閉。在一實施例中，該輸出級包含：一可操作來由該遲滯單元選擇性開啟或關閉之第三級。在一實施例中，該第三級通常為關閉。在一實施例中，該第三級可操作來當該輸出供應下衝時開啟。在一實施例中，該第一級、該第二級、及該第三級包含分別耦接在該輸入供應節點及該輸出節點之間的第一、第二、及第三p型電晶體。
在一實施例中，該遲滯單元包含：一第一比較器，用以比較該輸出供應相對於一第一參考，該第一比較器用以產生一第一輸出以控制該第二級之電流強度，其中該第一參考係不同於該參考電壓。在一實施例中，該遲滯單元包含：一第二比較器，用以比較該輸出供應相對於一第二參考，該第二比較器用以產生一第二輸出以控制該第三級之電流強度，其中該第二參考係不同於該參考電壓。
在一實施例中，該設備進一步包含：一耦接至該第三級之偏壓電路，該偏壓電路用以調節該第三級之電流強度。在一實施例中，該偏壓電路用以產生一用以調節該第三級之電流強度的充電電流，其中該偏壓電路可操作來 根據該參考電壓調節該充電電流。在一實施例中，該偏壓電路包含一複製品穩壓器。
在一實施例中，該設備進一步包含：一耦接至該放大器之一輸出的電荷幫浦，該電荷幫浦可操作來調節該放大器之輸出的電壓位準。在一實施例中，當輸出供應過衝時，該電荷幫浦將電荷添加至該放大器之輸出。在一實施例中，當輸出供應下衝時，該電荷幫浦將電荷自該放大器之輸出減去。
在一實施例中，一系統包含一記憶體(例如DRAM、SRAM、快閃記憶體、MROM等)；一處理器，耦接至該記憶體，該處理器包括根據本文所討論之設備的一低壓降穩壓器；以及一無線介面，用以通信地將該處理器與其他裝置耦接。在一實施例中，該系統進一步包含一顯示單元。
在一實施例中，該設備包含：一輸出級，其具有一用以接收一輸入電力供應之輸入供應節點及一用以提供一輸出供應至一負載之輸出節點；多數個電荷幫浦，用以調節該輸出級之電流強度；以及一邏輯單元，用以監測該輸出供應且可操作來根據該輸出供應之電壓位準及一或多個參考電壓控制該等多數個電荷幫浦。
在一實施例中，該邏輯單元包含：一第一比較器，當輸出供應大於一第一參考電壓時，該第一比較器用以致使一第一電荷幫浦自多數個電荷幫浦降低輸出級之驅動強度。在一實施例中，該邏輯單元包含：一第二比較器， 當該輸出供應小於一第二參考電壓時，該第二比較器用以致使一第二電荷幫浦自該等多數個電荷幫浦增加該輸出級之驅動強度。在一實施例中，該邏輯單元包含：一第三比較器，當該輸出供應大於一第三參考電壓時，該第三比較器用以致使一第三電荷幫浦自該等多數個電荷幫浦降低該輸出級之驅動強度。在一實施例中，該邏輯單元包含：一第四比較器，當該輸出供應小於一第四參考電壓時，該第四比較器用以致使一第四電荷幫浦自該等多數個電荷幫浦增加該輸出級之驅動強度。
在一實施例中，該設備進一步包含：一參考產生器，用以產生該等第一、第二、第三及第四參考電壓。在一實施例中，該第四參考高於該等第一、第二及第三電壓參考。在一實施例中，該第三參考低於該等第一、第二及第四電壓參考。在一實施例中，該第一參考高於該等第二及第三電壓參考。
在一實施例中，該輸出級包含一p型電晶體，其具有一直接地或間接地耦接至該等多數個電荷幫浦之閘極端子、一直接地或間接地耦接至該輸入供應節點之源極端子、及一直接地或間接地耦接至該輸出節點之汲極端子。在一實施例中，來自該等多數個電荷幫浦之該等一或多個電荷幫浦可操作來具有不同的充電強度。
本文提供摘要，其將容許讀者查明本技術發明之本質及要旨。要理解到本文所提交之摘要係非使用來限制申請專利範圍之範圍或意義。下列申請專利範圍特此合併 成詳細描述，各請求項其自身係作為一各別實施例。
100‧‧‧LDO穩壓器/LDO
101‧‧‧放大器
102‧‧‧輸出級
103‧‧‧遲滯單元
104‧‧‧負載

Claims (29)

  1. 一種低壓降穩壓器，其包含：一輸出級，其包含用以接收一輸入電力供應之一輸入供應節點、耦接至該輸入供應節點之一多工器、及耦接至該多工器用以提供一輸出供應至一負載之一輸出節點；一放大器，其用以根據該輸出供應及一參考電壓來控制該輸出級；以及一電路，其用以監測該輸出供應且可操作以根據該輸出供應之一電壓位準來提供該輸出級之一數位控制。
  2. 如請求項1之低壓降穩壓器，其中該輸出級包含：一第一級，其耦接至該放大器；以及一第二級，其可操作以由該電路選擇性開啟或關閉。
  3. 如請求項2之低壓降穩壓器，其中該第一級及該第二級為正常開啟。
  4. 如請求項2之低壓降穩壓器，其中當該輸出供應過衝時，該第二級可操作來被關閉。
  5. 如請求項2之低壓降穩壓器，其中該輸出級包含：一第三級，其可操作以由該電路選擇性地開啟或關閉。
  6. 如請求項5之低壓降穩壓器，其中該第三級為正常關閉。
  7. 如請求項6之低壓降穩壓器，其中當該輸出供應下衝 時，該第三級可操作以被開啟。
  8. 如請求項5之低壓降穩壓器，其中該第一級、該第二級、及該第三級分別包含耦接於該輸入供應節點與該輸出節點之間的第一p型電晶體、第二p型電晶體、及第三p型電晶體。
  9. 如請求項2之低壓降穩壓器，其中該電路包含：一第一比較器，用以比較該輸出供應相對於一第一參考，該第一比較器用以產生一第一輸出以控制該第二級之一電流強度，其中該第一參考係不同於該參考電壓。
  10. 如請求項5之低壓降穩壓器，其中該電路包含：一第二比較器，用以比較該輸出供應相對於一第二參考，該第二比較器用以產生一第二輸出以控制該第三級之一電流強度，其中該第二參考係不同於該參考電壓。
  11. 如請求項5之低壓降穩壓器，進一步包含：耦接至該第三級的一偏壓電路，該偏壓電路經組配以調整該第三級之一電流強度。
  12. 如請求項11之低壓降穩壓器，其中該偏壓電路經組配以產生一充電電流來調整該第三級之一電流強度，其中該偏壓電路可操作以根據該參考電壓來調整該充電電流。
  13. 如請求項11之低壓降穩壓器，其中該偏壓電路包含一複製品穩壓器。
  14. 如請求項1之低壓降穩壓器，進一步包含： 耦接至該放大器之一輸出的一電荷幫浦，該電荷幫浦可操作來調整該放大器之輸出的一電壓位準。
  15. 如請求項14之低壓降穩壓器，其中當該輸出供應過衝時，該電荷幫浦經組配以將電荷添加至該放大器之輸出。
  16. 如請求項14之低壓降穩壓器，其中當該輸出供應下衝時，該電荷幫浦經組配以將電荷從該放大器之輸出減去。
  17. 一種運算系統，包含：一記憶體；一處理器，耦接至該記憶體，該處理器包含一低壓降穩壓器，該低壓降穩壓器包含：一輸出級，其包含用以接收一輸入電力供應之一輸入供應節點、耦接至該輸入供應節點之一多工器、及耦接至該多工器用以提供一輸出供應至一負載之一輸出節點；一放大器，其用以根據該輸出供應及一參考電壓來控制該輸出級；及一電路，其用以監測該輸出供應且可操作以根據該輸出供應之一電壓位準來提供該輸出級之一數位控制；以及一無線介面，其用以將該處理器與另一裝置通信地耦接。
  18. 如請求項17之運算系統，進一步包含一顯示單元。
  19. 一種低壓降穩壓器，包含：一輸出級，其包含用以接收一輸入電力供應之一輸入供應節點，及用以提供一輸出供應至一負載之一輸出節點；多數個電荷幫浦，用以調整該輸出級；以及一邏輯單元，用以監測該輸出供應且可操作以根據該輸出供應之一電壓位準及一或多個參考電壓來提供該等多數個電荷幫浦之一數位控制。
  20. 如請求項19之低壓降穩壓器，其中該邏輯單元包含：一第一比較器，其用以當該輸出供應大於一第一參考電壓時，致使來自該等多數個電荷幫浦的一第一電荷幫浦降低該輸出級之驅動強度。
  21. 如請求項20之低壓降穩壓器，其中該邏輯單元包含：一第二比較器，其用以當該輸出供應小於一第二參考電壓時，致使來自該等多數個電荷幫浦的一第二電荷幫浦增加該輸出級之驅動強度。
  22. 如請求項21之低壓降穩壓器，其中該邏輯單元包含：一第三比較器，其用以當該輸出供應大於一第三參考電壓時，致使來自該等多數個電荷幫浦的一第三電荷幫浦降低該輸出級之驅動強度。
  23. 如請求項22之低壓降穩壓器，其中該邏輯單元包含：一第四比較器，其用以當該輸出供應小於一第四參考電壓時，致使來自該等多數個電荷幫浦的一第四電荷幫浦增加該輸出級之驅動強度。
  24. 如請求項23之低壓降穩壓器，進一步包含：一參考產生器，其用以產生該第一參考電壓、該第二參考電壓、該第三參考電壓、及該第四參考電壓。
  25. 如請求項23之低壓降穩壓器，其中第四參考電壓高於第一參考電壓、第二參考電壓、及第三參考電壓。
  26. 如請求項23之低壓降穩壓器，其中第三參考電壓低於該第一參考電壓、該第二參考電壓、及該第四參考電壓。
  27. 如請求項23之低壓降穩壓器，其中第一參考電壓高於該第二參考電壓及該第三參考電壓。
  28. 如請求項19之低壓降穩壓器，其中該輸出級包含一p型電晶體，其具有一直接地或間接地耦接至該等多數個電荷幫浦之閘極端子、一直接地或間接地耦接至該輸入供應節點之源極端子、及一直接地或間接地耦接至該輸出節點之汲極端子。
  29. 如請求項19之低壓降穩壓器，其中來自該等多數個電荷幫浦之一或多個電荷幫浦可操作來具有不同的充電強度。
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