JP5558180B2 - 半導体記憶装置および昇圧回路 - Google Patents

Description

本発明の実施形態は、例えば、昇圧回路を備えたＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関する。

近年、携帯電話等のモバイル機器が普及するとともに、これらのモバイル機器に使用されるメモリに対しては低消費電流化が要求されている。

例えば、これらのモバイル機器には、ＮＡＮＤ型フラッシュメモリが広く使用されており、ＮＡＮＤ型フラッシュメモリの動作電流を小さくすることは極めて重要である。

一方、ＮＡＮＤ型フラッシュメモリの基本動作である“読み（Ｒｅａｄ）”、“書き（Ｐｒｏｇｒａｍ）”、“消し（Ｅｒａｓｅ）”には、昇圧回路による各種昇圧電圧（メモリに供給される電源電圧よりも高いメモリ内部で作り出された電圧）が、使用されている。

したがって、信頼性確保のため、様々な電圧を供給する複数の昇圧回路が必要となる。結果として、ＮＡＮＤ型フラッシュメモリの消費電流の増大を招いている。

ここで、従来の昇圧回路には、イネーブル信号の位相をずらすことにより、各昇圧段を重畳して動作させて出力電圧を高くするものがある（例えば、特許文献１参照。）。

しかし、上記従来の昇圧回路においては、各昇圧段のポンプの消費電流についての検討がなされていない。

特開平９-３２０２６８号公報

本発明は、パフォーマンスを劣化させることなくピーク電流の増大を抑制することが可能な半導体記憶装置を提供する。

本発明の一態様に係る実施例に従った昇圧回路は、
入力電圧を昇圧した昇圧電圧を出力端子に供給する昇圧回路であって、
クロック信号を出力する発振器と、
前記クロック信号を制御することにより、第１の基準クロック信号を出力し、且つ、前記第１の基準クロック信号と同じ周期を有するとともに前記第１の基準クロック信号に対して位相がずれた第２の基準クロック信号を出力するクロック制御回路と、
第１のポンプフラグ信号に応じて、入力された前記第１の基準クロック信号を第１のポンプクロック信号として出力する第１のポンプクロック生成回路と、
第２のポンプフラグ信号に応じて、入力された前記第２の基準クロック信号を第２のポンプクロック信号として出力する第２のポンプクロック生成回路と、
前記第１のポンプクロック信号に応じて入力電圧を昇圧し、得られた第１の昇圧電圧を第１の出力端子に出力する第１のチャージポンプと、
前記第２のポンプクロック信号に応じて入力電圧を昇圧し、得られた第２の昇圧電圧を第２の出力端子に出力する第２のチャージポンプと、備える
ことを特徴とする。

本発明の他の態様に係る実施例に従った昇圧回路は、
入力電圧を昇圧した昇圧電圧を出力端子に供給する昇圧回路であって、
クロック信号を出力する発振器と、
前記クロック信号を制御することにより、第１の基準クロック信号を出力し、且つ、前記第１の基準クロック信号と同じ周期を有するとともに前記第１の基準クロック信号に対して位相がずれた第２の基準クロック信号を出力するクロック制御回路と、
第１のポンプフラグ信号に応じて、入力された前記第１の基準クロック信号を第１のポンプクロック信号として出力する第１のポンプクロック生成回路と、
前記第１のポンプフラグ信号に応じて、入力された前記第２の基準クロック信号を第２のポンプクロック信号として出力する第２のポンプクロック生成回路と、
前記第１のポンプクロック信号に応じて入力電圧を昇圧し、得られた第１の昇圧電圧を第１の出力端子に出力する第１のチャージポンプと、
前記第２のポンプクロック信号に応じて入力電圧を昇圧し、得られた第２の昇圧電圧を前記第１の出力端子に出力する第２のチャージポンプと、備える
ことを特徴とする。

本発明の一態様に係る実施例に従った半導体記憶装置は、
電気的にデータを書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
入力電圧を昇圧して出力端子から出力し、前記ロウデコーダに昇圧電圧を供給する昇圧回路と、を備え、
前記昇圧回路は、
クロック信号を出力する発振器と、
前記クロック信号を制御することにより、第１の基準クロック信号を出力し、且つ、前記第１の基準クロック信号と同じ周期を有するとともに前記第１の基準クロック信号に対して位相がずれた第２の基準クロック信号を出力するクロック制御回路と、
第１のポンプフラグ信号に応じて、入力された前記第１の基準クロック信号を第１のポンプクロック信号として出力する第１のポンプクロック生成回路と、
第２のポンプフラグ信号に応じて、入力された前記第２の基準クロック信号を第２のポンプクロック信号として出力する第２のポンプクロック生成回路と、
前記第１のポンプクロック信号に応じて入力電圧を昇圧し、得られた第１の昇圧電圧を第１の出力端子に出力する第１のチャージポンプと、
前記第２のポンプクロック信号に応じて入力電圧を昇圧し、得られた第２の昇圧電圧を第２の出力端子に出力する第２のチャージポンプと、備える
ことを特徴とする。

本発明の他の態様に係る実施例に従った半導体記憶装置は、
電気的にデータを書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
入力電圧を昇圧して出力端子から出力し、前記ロウデコーダに昇圧電圧を供給する昇圧回路と、を備え、
前記昇圧回路は、
クロック信号を出力する発振器と、
前記クロック信号を制御することにより、第１の基準クロック信号を出力し、且つ、前記第１の基準クロック信号と同じ周期を有するとともに前記第１の基準クロック信号に対して位相がずれた第２の基準クロック信号を出力するクロック制御回路と、
第１のポンプフラグ信号に応じて、入力された前記第１の基準クロック信号を第１のポンプクロック信号として出力する第１のポンプクロック生成回路と、
前記第１のポンプフラグ信号に応じて、入力された前記第２の基準クロック信号を第２のポンプクロック信号として出力する第２のポンプクロック生成回路と、
前記第１のポンプクロック信号に応じて入力電圧を昇圧し、得られた第１の昇圧電圧を第１の出力端子に出力する第１のチャージポンプと、
前記第２のポンプクロック信号に応じて入力電圧を昇圧し、得られた第２の昇圧電圧を前記第１の出力端子に出力する第２のチャージポンプと、備える
ことを特徴とする。

ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭの構成の一例を示す図である。 メモリセルトランジスタＭの閾値電圧の分布と記憶されるデータとの関係の一例を示す図である。 ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの構成の一例を示す図である。 ＮＡＮＤ型フラッシュメモリのメモリセルアレイの１ブロックの構成の一例を示す図である。 ＮＡＮＤ型フラッシュメモリの１プレーンの構成の一例を示す図である。 メモリセルトランジスタの閾値電圧の分布と電圧Ｖｒｅａｄとの関係を示す図である。 選択されたメモリセルトランジスタにデータ“１”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。 選択されたメモリセルトランジスタにデータ“０”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。 従来の昇圧回路１００ａの一例を示すブロック図である。 ２相式のチャージポンプの一例を示す回路図である。 本発明の一態様である実施例１に係る半導体記憶装置１００の構成の一例を示すブロック図である。 図１１に示すＮＡＮＤ型フラッシュメモリ１００の昇圧回路１１の回路構成の一例を示すブロック図である。 図１２に示す発振器１１ｄ、クロック制御回路１１ｅ、ポンプクロック生成回路１１ｇ、チャージポンプ１１ｈに注目した構成の一例を示すブロック図である。 図１３に示す発振器１１ｄとクロック制御回路１１ｅとに注目した構成の一例を示すブロック図である。 図１４に示す基準クロック信号ＣＬＫ＜１＞〜＜４＞の位相の関係の一例を示す波形図である。 図１３に示すクロック制御回路１１ｅの具体的な構成の他の例を示すブロック図である。 図１６に示すクロック制御回路１１ｅに入力されるパラメータと出力される基準クロック信号の位相との関係の一例を示すデコード図である。 クロック制御回路１１ｅの分周回路の具体的な構成の一例を示す回路図である。 図１８に示す分周回路の各信号の波形を示す波形図である。 図１２に示すフラグ制御回路１１ｆの構成の一例を示す図である。 実施例１に係る昇圧回路１１の、基準クロック信号ＣＬＫ＜１＞〜＜４＞、ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞、ポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞の関係を示す波形図である。 実施例１に係る昇圧回路１１の、基準クロック信号ＣＬＫ＜１＞〜＜４＞、基準フラグ信号ＦＬＧ＜１＞〜＜４＞、ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞、ポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞の関係を示す波形図である。 図１２に示す実施例２に係るフラグ制御回路１１ｆの構成の一例を示す図である。 図１２のクロック制御回路１１ｅに適用される遅延回路の回路構成の一例を示す回路図である。

（比較例）
ここで、比較例として、Ｄｉｃｋｓｏｎ型の昇圧回路の昇圧動作、ＮＡＮＤ型フラッシュメモリのセル構成および基本動作を説明しつつ、従来技術における問題点を明確にする。

先ず、ＮＡＮＤ型フラッシュメモリのセル構成について説明する。

図１は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭの構成の一例を示す図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリの１セルは、基板（ウェル）ｐ−Ｗｅｌｌ上に形成された浮遊ゲート電極ＦＧおよび制御ゲートＣＧを有するメモリセルトランジスタＭからなる。

また、図２は、メモリセルトランジスタＭの閾値電圧の分布と記憶されるデータとの関係の一例を示す図である。

図２に示すように、メモリセルトランジスタＭに対して電気的に絶縁された浮遊ゲート電極ＦＧに電子を“注入／放出”することにより、メモリセルトランジスタＭの閾値電圧が２つの分布に分かれる。すなわち、それぞれの分布にデータ“０”とデータ“１”を割り付けることにより、メモリセルトランジスタＭにデータを記憶させることができる。

また、図３は、ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの構成の一例を示す図である。

図３に示すように、メモリセルトランジスタＭの制御ゲート電極ＣＧには、ワード線ＷＬ０〜ＷＬ３１が接続されている。このメモリセルトランジスタＭを直列に接続してＮＡＮＤストリングが構成される。ソース線ＳＲＣ側の端部のメモリトランジスタＭには、選択ゲートトランジスタＳＧ１が接続されている。また、ビット線ＢＬ側の端部のメモリセルトランジスタＭには、選択ゲートトランジスタＳＧ２が接続されている。

図４は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの１ブロックの構成の一例を示す図である。また、図５は、ＮＡＮＤ型フラッシュメモリの１プレーンの構成の一例を示す図である。

図４に示すように、ブロックＢｌｏｃｋは、選択線ＳＧＳ、ＳＧＤがゲートに接続された選択ゲートトランジスタＳＧ１、ＳＧ２が両側に接続された複数のＮＡＮＤストリングをページ長分配置して構成される。

そして、図５に示すように、複数のブロックＢｌｏｃｋ０〜Ｂｌｏｃｋｎが集まって１つのプレーンが構成される。

ここで、ＮＡＮＤ型フラッシュメモリの基本動作の説明について説明する。

ここでは、ＮＡＮＤ型フラッシュメモリの読み出し（Ｒｅａｄ）動作について説明する。

図６は、メモリセルトランジスタの閾値電圧の分布と電圧Ｖｒｅａｄとの関係を示す図である。

メモリセルトランジスタは、例えば、浮遊ゲート電極ＦＧの電荷に応じて、図６に示されるような２つの閾値分布を持つ。すなわち、この２つの分布に対して、それぞれデータ“０”とデータ“１”を割り当てることにより、１つのセルに１ビットのデータが記憶されるように定義できる。

例えば、電子が浮遊ゲート電極ＦＧに注入されている状態に対応する閾値電圧の分布にデータ“０”を割り当てる。一方、浮遊ゲート電極ＦＧから電子が放出された状態に対応する閾値電圧の分布にデータ“１”を割り当てる。

なお、図６に示すように、電圧Ｖｒｅａｄは、読み出し時に非選択のワード線に印加される電圧であり、データ“０”に対応する最も高い閾値分布よりも、高い電位である。また、０Ｖが２つの閾値分布の中間に位置している。

ここで、図７は、選択されたメモリセルトランジスタにデータ“１”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。また、図８は、選択されたメモリセルトランジスタにデータ“０”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。

例えば、図７に示すように、データを読み出したい選択されたメモリセルトランジスタＭのワード線ＷＬの電圧を０Ｖとし、その他の非選択のメモリセルトランジスタＭのワード線ＷＬの電圧を電圧Ｖｒｅａｄにする。また、ビット線ＢＬにＶｂｌの電圧を印加する。さらに、選択ゲートトランジスタＳＧ１、ＳＧ２がオンするように、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートに電圧Ｖｓｇを印加する。

なお、電圧Ｖｓｇは、ＮＡＮＤストリングがビット線ＢＬに印加された電圧Ｖｂｌを転送するために必要な電圧である。

そして、選択したメモリセルトランジスタＭの閾値が０Ｖ以下（データ“１”）であれば、選択したメモリセルトランジスタＭの制御ゲート電極（ワード線ＷＬ）に０Ｖが印加されることにより、選択したメモリセルトランジスタＭは導通する。さらに、その他の非選択のメモリセルトランジスタＭのワード線ＷＬには、電圧Ｖｒｅａｄが印加される。

このため、非選択のメモリセルトランジスタＭに記憶されているデータが、データ“０”かデータ“１”かに拘わらず、非選択のメモリセルトランジスタＭは導通する。これにより、ＮＡＮＤストリングに電流が流れる。

一方、図８に示すように、選択したメモリセルトランジスタＭの閾値電圧が０Ｖ以上（データ“０”）であれば、選択したメモリセルトランジスタＭの制御ゲート電極（ワード線ＷＬ）に０Ｖが印加されても、選択したメモリセルトランジスタＭは導通しない。これにより、ＮＡＮＤストリングには電流が流れない。

そして、ＮＡＮＤストリングに電流が“流れる”または“流れない”こと判定することにより、選択したメモリセルトランジスタＭに記憶されたデータ“０”またはデータ“１”を読み出すことができる。

以上の動作が、ＮＡＮＤ型フラッシュメモリの基本動作の１つである読み出し（Ｒｅａｄ）動作である。

ここで、上記読み出し動作において、ワード線ＷＬに電圧Ｖｒｅａｄを充電する場合を考える。ワード線ＷＬには、メモリセルのゲート容量、ワード線ＷＬの配線容量や、その他周辺回路での配線／拡散層容量等の寄生容量が存在する。

そこで、ワード線ＷＬに存在する容量の総容量をＣｗｌ、ワード線の充電レベルをＶｒｅａｄとする。この場合、ある時間Ｔ(パフォーマンスにより決まる値)の間にワード線ＷＬを電圧Ｖｒｅａｄまで充電するためのポンプが出力する電流Ｉｒｅａｄは、式（１）のように表される。

Iread = (Cwl*Vread) ／ T (１)

既述のように、近年、ＮＡＮＤ型フラッシュメモリには大容量化／高速化が要求されている。したがって、式（１）における総容量Ｃｗｌの増加、時間Ｔの減少が進む。このため、必要な電流Ｉｒｅａｄは、増加の一途を辿っている。また、プロセスの世代が進む中でセルの信頼性から電圧Ｖｒｅａｄレベルも上げていくことも考えられるため、益々必要な電流は増える傾向にある。

したがって、ＮＡＮＤ型フラッシュメモリのパフォーマンスを向上させていくためには上記電流Ｉｒｅａｄを増やしていく必要がある。そして、この電流Ｉｒｅａｄの供給源であるチャージポンプを増加する必要がある。チャージポンプは、外部電圧から内部の昇圧電圧を作る。このため電流Ｉｒｅａｄの増加は、そのままＮＡＮＤ型フラッシュメモリの消費電流の増加につながる。

ここで、図９は、従来の昇圧回路１００ａの一例を示すブロック図である。

図９に示すように、比較器１００ａ１は、出力電圧ＶＰＭＰを抵抗分圧した電圧と基準電圧ＶＲＥＦと比較し、この比較結果に基づいて、フラグ信号ＦＬＧを出力する。

そして、ポンプクロック生成回路１００ａ２は、入力されたクロック信号ＣＬＫを、フラグ信号ＦＬＧに応じて、ポンプクロック信号ＣＬＫＰとして出力する。そして、このポンプクロック信号ＣＬＫＰにより、チャージポンプ１００ａ３が動作し、チャージポンプ１００ａ３の出力電圧ＶＰＭＰが制御される。

昇圧動作において、まず、イネーブル信号ＥＮを“Ｈ”にすることで、昇圧回路１００ａが動作開始する。

そして、出力電圧ＶＰＭＰが設定レベルに到達していない時は、フラグ信号ＦＬＧが“Ｈ”となり、ポンプクロック生成回路１００ａ２が動作して、チャージポンプ１００ａ３が動作する。

そして、出力電圧ＶＰＭＰが設定レベルに到達すると、フラグ信号ＦＬＧが“Ｌ”となり、ポンプクロック生成回路１００ａ２が停止し、チャージポンプ１００ａ３も停止する。この時、チャージポンプ１００ａ３は、外部電圧ＶＥＸＴを昇圧して、出力電圧ＶＰＭＰを出力する。

ここで、図１０は、２相式のチャージポンプの一例を示す回路図である。

図１０のように、チャージポンプは、ドライバＤＡ、ＤＢと、ブート用のキャパシタＣｂ１ａ〜Ｃｂ（ｎ）ａ、Ｃｂ１ｂ〜Ｃｂ（ｎ）ｂと、ｎＭＯＳトランジスタｔｒ０ａ〜ｔｒ（ｎ）ａ、ｔｒ０ｂ〜ｔｒ（ｎ）ｂと、を備える。このチャージポンプは、ポンプクロック信号ＣＬＫＰ、ｂＣＬＫＰの１周期で２回昇圧動作する。すなわち、このチャージポンプは、ポンプクロック信号の両エッジで昇圧動作する。したがって、ポンプクロック信号ＣＬＫＰの両エッジで電流が消費される。

このような昇圧回路において、式（１）に示す電流Ｉｒｅａｄを増やすためには、図９のチャージポンプを並列に数を増やす必要がある。

また、ＮＡＮＤ型フラッシュメモリには、上記代表例で説明した電圧Ｖｒｅａｄ以外にも多種の昇圧電源用に多数の昇圧回路が搭載されている。そして、これらの昇圧回路が同時に動作することにより、ピーク電流は増大する。これらの昇圧回路についても同様に、メモリ容量の増大化／高速化に対応するためにそれぞれのチャージポンプの個数を増やしていく必要が出てくるためである。

このように、ＮＡＮＤ型フラッシュメモリのパフォーマンスを満たすために、チャージポンプの個数を増やすことで、同時に動作するチャージポンプの数が増える。このため、ピーク電流が大きくなる問題が生じる。

そして、ＮＡＮＤ型フラッシュメモリが消費する電流ピークが大きくなると、ＮＡＮＤ型フラッシュメモリを搭載するシステムに対しノイズを与えることになる。これにより、該システム全体のパフォーマンスが低下する。このため、ピーク電流の削減は、極めて重要な課題となる。

また、同システムにおいて、ピーク電流を減らすためのアプローチとして、式（１）の時間Ｔを延ばすか、チャージポンプの個数を減らすことも考えられる。しかし、どちらの場合も、ＮＡＮＤ型フラッシュメモリのパフォーマンスを劣化させる問題がある。

以下、上記課題を解決することが可能な実施例について、図面に基づいて説明する。

図１１は、実施例１に係る半導体記憶装置１００の構成の一例を示すブロック図である。

図１１に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、昇圧回路１１と、を備える。

メモリセルアレイ１は、複数のビット線と複数のワード線とソース線を含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能な複数のメモリセルトランジスタがマトリクス状に配置された複数のブロック（図示せず）で構成されている。

このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６と、が接続されている。データの消去動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。

ビット線制御回路２は、メモリセルアレイ１内のビット線の電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路（図示せず）と、を含む。

このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルトランジスタのデータを読み出したり、ビット線を介して該メモリセルトランジスタの状態を検出したり、ビット線を介して該メモリセルトランジスタに書き込み制御電圧を印加して該メモリセルトランジスタに書き込みを行う。

また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。

ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のメモリセルトランジスタの制御ゲートに接続されたワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。

ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線の電圧を制御するようになっている。

ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルトランジスタが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。

この制御回路７は、例えばクロック信号や制御信号等で昇圧回路１１を制御して、電源電圧（入力電圧）を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。

この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンド）に応じて制御動作する。すなわち、制御回路７は、該制御信号に応じて、データのプログラム、ベリファイ、読み出し、又は消去時に、昇圧回路１１により所定の電圧を発生し、メモリセルアレイ１の各部に供給する。

ここで、図１２は、図１１に示すＮＡＮＤ型フラッシュメモリ１００の昇圧回路１１の回路構成の一例を示すブロック図である。また、図１３は、図１２に示す発振器１１ｄ、クロック制御回路１１ｅ、ポンプクロック生成回路１１ｇ、チャージポンプ１１ｈに注目した構成の一例を示すブロック図である。

また、図１４は、図１３に示す発振器１１ｄとクロック制御回路１１ｅとに注目した構成の一例を示すブロック図である。また、図１５は、図１４に示す基準クロック信号ＣＬＫ＜１＞〜＜４＞の位相の関係の一例を示す波形図である。

また、図１６は、図１３に示すクロック制御回路１１ｅの具体的な構成の他の例を示すブロック図である。また、図１７は、図１６に示すクロック制御回路１１ｅに入力されるパラメータと出力される基準クロック信号の位相との関係の一例を示すデコード図である。

また、図１８は、クロック制御回路１１ｅの分周回路の具体的な構成の一例を示す回路図である。また、図１９は、図１８に示す分周回路の各信号の波形を示す波形図である。また、図２０は、図１２に示すフラグ制御回路１１ｆの構成の一例を示す図である。

図１２に示す昇圧回路１１は、外部電圧（入力電圧）ＶＥＸＴを昇圧した４種類の昇圧電圧（出力電圧）ＶＰＭＰ＜１＞〜ＶＰＭＰ＜４＞を４つの出力端子１１ａ１〜１１ａ４に供給するようになっている。すなわち、この例では、４つのチャージポンプにより４種類の電圧を出力する場合について説明している。

図１２、図１３に示すように、昇圧回路１１は、第１〜第４の出力端子１１ａ１〜１１ａ４と、第１〜第４の分圧回路１１ｂ１〜１１ｂ４と、第１〜第４の比較器（フラグ生成回路）１１ｃ１〜１１ｃ４と、発振器１１ｄと、クロック制御回路１１ｅと、フラグ制御回路１１ｆと、第１〜第４のポンプクロック生成回路１１ｇ１〜１１ｇ４と、第１〜第４のチャージポンプ１１ｈ１〜１１ｈ４と、を備える。

第１の分圧回路１１ｂ１は、第１の出力端子１１ｂ１の第１の出力電圧ＶＰＭＰ＜１＞を分圧した第１の分圧電圧ＶＭＯＮ＜１＞を出力するようになっている。

第２の分圧回路１１ｂ２は、第２の出力端子１１ｂ２の第２の出力電圧ＶＰＭＰ＜２＞を分圧した第２の分圧電圧ＶＭＯＮ＜２＞を出力するようになっている。

第３の分圧回路１１ｂ３は、第３の出力端子１１ｂ３の第３の出力電圧ＶＰＭＰ＜３＞を分圧した第３の分圧電圧ＶＭＯＮ＜３＞を出力するようになっている。

第４の分圧回路１１ｂ４は、第４の出力端子１１ｂ４の第４の出力電圧ＶＰＭＰ＜４＞を分圧した第４の分圧電圧ＶＭＯＮ＜４＞を出力するようになっている。

第１の比較器（フラグ生成回路）１１ｃ１は、第１の分圧電圧ＶＭＯＮ＜１＞と基準電圧ＶＲＥＦとを比較し、この比較結果に応じた第１の基準フラグ信号ＦＬＧ＜１＞を出力するようになっている。

第２の比較器（フラグ生成回路）１１ｃ２は、第２の分圧電圧ＶＭＯＮ＜２＞と基準電圧ＶＲＥＦとを比較し、この比較結果に応じた第２の基準フラグ信号ＦＬＧ＜２＞を出力するようになっている。

第３の比較器（フラグ生成回路）１１ｃ３は、第３の分圧電圧ＶＭＯＮ＜３＞と基準電圧ＶＲＥＦとを比較し、この比較結果に応じた第３の基準フラグ信号ＦＬＧ＜３＞を出力するようになっている。

第４の比較器（フラグ生成回路）１１ｃ４は、第４の分圧電圧ＶＭＯＮ＜４＞と基準電圧ＶＲＥＦとを比較し、この比較結果に応じた第４の基準フラグ信号ＦＬＧ＜４＞を出力するようになっている。

例えば、第１の比較器１１ｃ１は、第１の分圧電圧ＶＭＯＮ＜１＞が基準電圧ＶＲＥＦ未満の場合は、“Ｈｉｇｈ”レベルの第１の基準フラグ信号ＦＬＧ＜１＞を出力し、一方、第１の分圧電圧ＶＭＯＮ＜１＞が基準電圧ＶＲＥＦ以上の場合は、“Ｌｏｗ”レベルの第１の基準フラグ信号ＦＬＧ＜１＞を出力する。また、第２〜４の比較器１１ｃ２〜１１ｃ４についても同様である。

発振器１１ｄは、例えば、図示しないＲＯＭヒューズ等に記憶されたパラメータＰ０、Ｐ１に基づいて設定された周期のクロック信号ＣＬＫを生成し、出力するようになっている。

クロック制御回路１１ｅは、クロック信号ＣＬＫを制御することにより、第１の基準クロック信号ＣＬＫ＜１＞を出力するようになっている。さらに、クロック制御回路１１ｅは、クロック信号ＣＬＫを制御することにより、第１の基準クロック信号ＣＬＫ＜１＞と同じ周期を有するとともに第１の基準クロック信号ＣＬＫ＜１＞に対して位相がそれぞれずれた第２〜第４の基準クロック信号ＣＬＫ＜２＞〜＜４＞を出力するようになっている。

ここで、例えば、図１４に示すように、クロック制御回路１１ｅは、クロック信号ＣＬＫを分周する分周回路１１ｅ１〜１１ｅ３を有する。この分周した信号に基づいて基準クロック信号を生成する
ターゲットとなるチャージポンプ１１ｈ１〜１１ｈ４のポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞の周期をＴｏｓｃとする。そして、その周期Ｔｏｓｃの１／４周期のクロック信号ＣＬＫを発振器１１ｄで作成する。そして、このクロック信号ＣＬＫを分周回路１１ｅ１〜１１ｅ３に通す。これにより、基準クロック信号ＣＬＫ＜１＞〜＜４＞はターゲット周期である周期Ｔｏｓｃを有し、且つ、そのエッジは４５度ずつ位相がシフトしている（図１５）。

すなわち、クロック信号回路１１ｅは、分周回路１１ｅ１〜１１ｅ３により分周した信号に基づいて基準クロック信号ＣＬＫ＜１＞〜＜４＞を生成する。

また、例えば、図１６に示すように、クロック制御回路１１ｅは、分周回路１１ｅ４〜１１ｅ６と、ＡＮＤ回路１１ｅ７、１１ｅ８と、インバータ１１ｅ９、１１ｅ１０と、ＮＡＮＤ回路１１ｅ１１〜１１ｅ３４と、を有する。

パラメータＰ０、Ｐ１の組み合わせにより、発振器１１ｄから出力されるＣＬＫの周期が変わり、そのＣＬＫをＰ０、Ｐ１の組み合わせにより分周回路を１つ通すか２つ通すか、通さないかを制御することで位相をシフトしたＣＬＫ＜１:４＞(周期：Ｔｏｓｃ)を作成する（図１７）。また、クロック制御回路１１ｅの各信号は、リセット信号ｂＲＳＴにより、リセットされる。

なお、発振器１１ｄは、パラメータＰ０、Ｐ１がＨ／Ｈの場合、ターゲット周期(Ｔｏｓｃ)の１／４のクロック信号ＣＬＫを作成し、パラメータＰ０、Ｐ１がＬ／Ｈの場合、ターゲット周期(Ｔｏｓｃ)の１／２のＣＬＫを作成し、また、パラメータＰ０、Ｐ１がＨ／Ｌ、Ｌ／Ｌの場合、ターゲット周期(Ｔｏｓｃ)そのものを作成する。

また、例えば、図１８に示すように、分周回路は、インバータｉｎｖ１〜ｉｎｖ１１と、トランスミッションゲートｔｆｒ１〜Ｔｔｆｒ６と、ＮＡＮＤ回路ｎａｎｄと、を有する。この図１８に示す分周回路は、図１９に示すように、入力信号ＩＮを分周し互いに位相が１／４周期ずれた信号ＯＵＴ１、ＯＵＴ２を出力する。

このように、クロック制御回路１１ｅは、各種チャージポンプを制御するための基準クロック信号の位相をシフトさせる。これにより、同時に動作するチャージポンプの数を減らすことでピーク電流を減らすことが可能となる。さらに、上記分周により得られた基準クロック信号を使用することにより、位相シフトマージンを最大にとることが可能である。すなわち、プロセス依存が少なく、また、クロック信号の周期の変動に対しても４５度の位相間隔を保ち易い。

また、図１２に示すように、フラグ制御回路１１ｆは、第１〜第４の基準フラグ信号ＦＬＧ＜１＞〜＜４＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期して、入力された第１〜第４の基準フラグ信号ＦＬＧ＜１＞〜＜４＞を第１〜第４のポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞として出力するようになっている。

ここで、例えば、図２０に示すように、フラグ制御回路１１ｆは、フリップフロップ（Ｄ−ＦＦ）１１ｆ１〜１１ｆ４を有する。

フリップフロップ１１ｆ１は、第１の基準フラグ信号ＦＬＧ＜１＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期して、第１のポンプフラグ信号ＦＬＧｄ＜１＞を出力するようになっている。

フリップフロップ１１ｆ２は、第２の基準フラグ信号ＦＬＧ＜２＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期して、第２のポンプフラグ信号ＦＬＧｄ＜２＞を出力するようになっている。

フリップフロップ１１ｆ３は、第３の基準フラグ信号ＦＬＧ＜３＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期して、第３のポンプフラグ信号ＦＬＧｄ＜３＞を出力するようになっている。

フリップフロップ１１ｆ４は、第４の基準フラグ信号ＦＬＧ＜４＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期して、第４のポンプフラグ信号ＦＬＧｄ＜４＞を出力するようになっている。

例えば、フリップフロップ１１ｆ１は、第１の基準クロック信号ＣＬＫ＜１＞が“Ｈｉｇｈ”レベルなるのに同期して、入力された第１の基準フラグ信号ＦＬＧ＜１＞の“Ｈｉｇｈ”レベルを転送して出力するようになっている。これにより基準フラグ信号を位相シフトされた各クロック信号の“Ｈｉｇｈ”エッジに同期化する。他のフリップフロップも同様である。

第１のポンプクロック生成回路１１ｇ１は、第１のポンプフラグ信号ＦＬＧｄ＜１＞に応じて、入力された第１の基準クロック信号ＣＬＫ＜１＞を第１のポンプクロック信号ＣＬＫＰ＜１＞として出力するようになっている。

また、第２のポンプクロック生成回路１１ｇ２は、第２のポンプフラグ信号ＦＬＧｄ＜２＞に応じて、入力された第２の基準クロック信号ＣＬＫ＜２＞を第２のポンプクロック信号ＣＬＫＰ＜２＞として出力するようになっている。

また、第３のポンプクロック生成回路１１ｇ３は、第３のポンプフラグ信号ＦＬＧｄ＜３＞に応じて、入力された第３の基準クロック信号ＣＬＫ＜３＞を第３のポンプクロック
信号ＣＬＫＰ＜３＞として出力するようになっている。

また、第４のポンプクロック生成回路１１ｇ４は、第４のポンプフラグ信号ＦＬＧｄ＜４＞に応じて、入力された第４の基準クロック信号ＣＬＫ＜４＞を第４のポンプクロック信号ＣＬＫＰ＜４＞として出力するようになっている。

なお、例えば、第１のポンプクロック生成回路１１ｇ１は、第１のポンプフラグ信号ＦＬＧｄ＜１＞および第１の基準クロック信号ＣＬＫ＜１＞が入力され、第１のポンプクロック信号ＣＬＫＰ＜１＞を出力するＡＮＤ回路で構成される。他のポンプクロック生成回路も同様である。

第１のチャージポンプ１１ｈ１は、第１のポンプクロック信号ＣＬＫＰ＜１＞に応じて外部電圧（入力電圧）ＶＥＸＴを昇圧し、得られた第１の昇圧電圧ＶＰＭＰ＜１＞を第１の出力端子１１ａ１に出力するようになっている。

また、第２のチャージポンプ１１ｈ２は、第２のポンプクロック信号ＣＬＫＰ＜２＞に応じて外部電圧（入力電圧）ＶＥＸＴを昇圧し、得られた第２の昇圧電圧ＶＰＭＰ＜２＞を第１の出力端子１１ａ２に出力するようになっている。

また、第３のチャージポンプ１１ｈ３は、第３のポンプクロック信号ＣＬＫＰ＜３＞に応じて外部電圧（入力電圧）ＶＥＸＴを昇圧し、得られた第３の昇圧電圧ＶＰＭＰ＜３＞を第３の出力端子１１ａ３に出力するようになっている。

また、第４のチャージポンプ１１ｈ４は、第４のポンプクロック信号ＣＬＫＰ＜４＞に応じて外部電圧（入力電圧）ＶＥＸＴを昇圧し、得られた第４の昇圧電圧ＶＰＭＰ＜４＞を第４の出力端子１１ａ４に出力するようになっている。

次に、以上のような構成を有する本実施例１に係る昇圧回路１１の動作について説明する。

ここで、図２１は、実施例１に係る昇圧回路１１の、基準クロック信号ＣＬＫ＜１＞〜＜４＞、ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞、ポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞の関係を示す波形図である。

図２１に示すように、基準クロック信号ＣＬＫ＜１＞〜＜４＞をゲーティングする各ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞は、位相シフト０度の基準クロック信号ＣＬＫ＜１＞の“Ｈｉｇｈ”レベルのエッジに同期して、“Ｈｉｇｈ”レベルに変化する。

これにより、各チャージポンプ１１ｈ１〜１１ｈ４に入力される各ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞のエッジは、必ずシフトされる。すなわち、各ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞が入力される各チャージポンプ１１ｈ１〜１１ｈ４は、ずれて昇圧動作を開始する。このように、同時に動作するチャージポンプの数を減らすことで、ピーク電流を削減することができる。

また、昇圧回路１１は、同時に動作するチャージポンプの数を制御しているだけなので、昇圧回路１１の出力電流は維持したままである。すなわち、チャージポンプの平均出力電流を減らすことないので、パフォーマンスの劣化を抑制することが可能である。

以上のように、本実施例に係る半導体記憶装置によれば、ピーク電流の増大を抑制することができる。特に、大容量化／高速化が要求されているＮＡＮＤ型フラッシュメモリにおいて、パフォーマンスを落とすことなくピーク電流を削減することができる。これにより、ＮＡＮＤ型フラッシュメモリが発生するノイズを低減し、システム全体として安定した動作が可能となる。

なお、本実施例１に係る構成は、４つのチャージポンプにより１種類の電圧を出力する場合にも適用が可能である。この場合、１つの基準フラグを用いて、複数のチャージポンプが発生させた昇圧電圧を１つの出力端子から供給するようにしてもよい。具体的には、図１２および図１３において、分圧回路１１ｂ１〜１１ｂ４が共有となり、分圧電圧ＶＭＯＮ＜１＞を出力する。また、比較器１１ｃ〜１１ｃ４が共有となり、基準フラグ信号ＦＬＧ＜１＞を出力する。フラグ制御回路１１ｆは、基準フラグ信号ＦＬＧ＜１＞と、基準クロック信号ＣＬＫ＜１＞〜＜４＞とに基づいて、ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞を出力する。

なお、本実施例１の説明では、一例として、基準クロック信号は４相に分割しているが、２相、３相、５相以上であっても、同様に適用可能である。

図２２は、実施例１に係る昇圧回路１１の、基準クロック信号ＣＬＫ＜１＞〜＜４＞、ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞、基準フラグ信号ＦＬＧ＜１＞〜＜４＞、ポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞の関係を示す波形図である。

既述の実施例１では、図２２に示すように、基準フラグ信号ＦＬＧ＜１＞〜＜４＞が立ち下がっても、ポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞が“Ｈｉｇｈ”レベルの期間は、ポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞が各チャージポンプ１１ｈ１〜１１ｈ４に入力される。すなわち、必要以上に、各チャージポンプ１１ｈ１〜１１ｈ４が昇圧動作を継続する。これにより、昇圧回路１１の出力電圧が、オーバーシュートし得る。

そこで、本実施例２では、昇圧回路１１の出力電圧のオーバーシュートを抑制するためのフラグ制御回路１１ｆの構成について説明する。なお、本実施例２の昇圧回路の全体的な構成は、図１２、図１３に示す昇圧回路１１の構成と同様である。

ここで、図２３は、図１２に示す実施例２に係るフラグ制御回路１１ｆの構成の一例を示す図である。

図２３に示すように、フラグ制御回路１１ｆは、フリップフロップ（Ｄ−ＦＦ）１１ｆ１〜１１ｆ４と、ＡＮＤ回路１１ｆ５〜１１ｆ８と、を有する。

フリップフロップ１１ｆ１は、第１の基準フラグ信号ＦＬＧ＜１＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期した信号を出力するようになっている。

フリップフロップ１１ｆ２は、第２の基準フラグ信号ＦＬＧ＜２＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期した信号を出力するようになっている。

フリップフロップ１１ｆ３は、第３の基準フラグ信号ＦＬＧ＜３＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期した信号を出力するようになっている。

フリップフロップ１１ｆ４は、第４の基準フラグ信号ＦＬＧ＜４＞が入力され、第１の基準クロック信号ＣＬＫ＜１＞に同期した信号を出力するようになっている。

例えば、フリップフロップ１１ｆ１は、第１の基準クロック信号ＣＬＫ＜１＞が“Ｈｉｇｈ”レベルなるのに同期して、入力された第１の基準フラグ信号ＦＬＧ＜１＞の“Ｈｉｇｈ”レベルを転送して出力するようになっている。他のフリップフロップも同様である。

ＡＮＤ回路１１ｆ５は、フリップフロップ１１ｆ１の出力と第１の基準フラグ信号ＦＬＧ＜１＞が入力され、第１のポンプフラグ信号ＦＬＧｄ＜１＞を出力するようになっている。

ＡＮＤ回路１１ｆ６は、フリップフロップ１１ｆ２の出力と第１の基準フラグ信号ＦＬＧ＜１＞が入力され、第２のポンプフラグ信号ＦＬＧｄ＜２＞を出力するようになっている。

ＡＮＤ回路１１ｆ７は、フリップフロップ１１ｆ３の出力と第１の基準フラグ信号ＦＬＧ＜１＞が入力され、第３のポンプフラグ信号ＦＬＧｄ＜３＞を出力するようになっている。

ＡＮＤ回路１１ｆ８は、フリップフロップ１１ｆ４の出力と第１の基準フラグ信号ＦＬＧ＜１＞が入力され、第４のポンプフラグ信号ＦＬＧｄ＜４＞を出力するようになっている。

このように、実施例１と比較して、Ｄ−ＦＦの出力側に、二入力のＡＮＤ回路を追加する。そして、第１の基準フラグ信号ＦＬＧ＜１＞を各ＡＮＤ回路の一方の入力に入力し、Ｄ−ＦＦの出力を対応するＡＮＤ回路の他方の入力に接続する。

これにより、第１の基準フラグ信号ＦＬＧ＜１＞の立下りに同期して、ポンプフラグ信号ＦＬＧｄ＜１＞〜＜４＞が立ち下がる。これにより、ポンプクロック信号ＣＬＫＰ＜１＞〜＜４＞が“Ｌｏｗ”レベルになり、チャージポンプの昇圧動作を停止し、出力電圧のオーバーシュートを防ぐことができる。

また、本実施例に係る半導体記憶装置によれば、実施例１と同様に、パフォーマンスの劣化を抑制しながら、ピーク電流を削減することができる。

既述の各実施例においては、クロック制御回路がクロック信号を分周する分周回路を有し、この分周した信号に基づいて基準クロック信号を生成する場合について説明した。

この分周回路に代えて、遅延回路を用いても、既述の実施例１、２と同様に、基準クロック信号を生成することができる。

そこで、本実施例３では、分周回路に代えて、遅延回路を用いた例について説明する。ここで、図２４は、図１２のクロック制御回路１１ｅに適用される遅延回路の回路構成の一例を示す回路図である。

図２４に示すように、遅延回路は、インバータＩ１〜Ｉ３と、ＭＯＳトランジスタＮ１、Ｎ３と、ＭＯＳキャパシタＮ２と、を有する。

この遅延回路は、入力信号（クロック信号）ＩＮを遅延させ、互いに位相がずれた信号ＯＵＴ１、ＯＵＴ２を出力する。この遅延した信号ＯＵＴ１、ＯＵＴ２に基づいて基準クロック信号が生成される。

この遅延回路は、例えば、図１４に示す分周回路１１ｅ１〜１１ｅ３に代えて、クロック制御回路１１ｅに適用される。

このように分周回路に代えて、遅延回路を用いても、既述の実施例１、２と同様に、ピーク電流を削減することができる。また、遅延回路は、分周回路よりも、回路の簡略化を図ることができる。

以上のように、本実施例に係る半導体記憶装置によれば、実施例１、２と同様に、パフォーマンスの劣化を抑制しながら、ピーク電流を削減することができる。

１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１１ 昇圧回路
１００ 半導体記憶装置

Claims (6)

1. 入力電圧を昇圧した昇圧電圧を出力端子に出力する昇圧回路であって、
   クロック信号を出力する発振器と、
   前記クロック信号を受けて、第１の基準クロック信号、前記第１の基準クロック信号と異なる第２の基準クロック信号、前記第１の基準クロック信号及び前記第２の基準クロック信号と異なる第３の基準クロック信号、前記第１の基準クロック信号乃至前記第３の基準クロック信号と異なる第４の基準クロック信号を出力する第１回路と、
   前記第１の基準クロック信号を受ける第２回路と、
   前記第２の基準クロック信号を受ける第３回路と、
   前記第３の基準クロック信号を受ける第４回路と、
   前記第４の基準クロック信号を受ける第５回路と、
   前記第２回路と電気的に接続された第１チャージポンプと、
   前記第３回路と電気的に接続された第２チャージポンプと、
   前記第４回路と電気的に接続された第３チャージポンプと、
   前記第５回路と電気的に接続された第４チャージポンプと
   を備え、
   前記第１チャージポンプの出力端、前記第２チャージポンプの出力端、前記第３チャージポンプの出力端、前記第４チャージポンプの出力端は共通に前記出力端子に接続されており、
   前記第１回路は、分圧回路と、比較器とを備え、前記分圧回路の一端は前記出力端子に接続され、前記分圧回路の他端は接地電位に接続されることを特徴とする昇圧回路。
2. 前記比較器は第１信号を出力し、前記第１信号に基づいて生成された制御信号を前記第２回路、前記第３回路、前記第４回路及び前記第５回路は受けることを特徴とする請求項１記載の昇圧回路。
3. 前記第１の基準クロック信号の位相と前記第２の基準クロック信号の位相とは、半周期以内でずれていることを特徴とする請求項１又は請求項２に記載の昇圧回路。
4. 基準フラグ信号と、前記第１ないし第４の基準クロック信号とに基づいて、ポンプフラグ信号を出力するフラグ制御回路をさらに備え、
   前記第１ないし第４チャージポンプは、前記ポンプフラグ信号に応じて動作することを特徴とする請求項１に記載の昇圧回路。
5. 電気的にデータを書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
   前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
   入力電圧を昇圧して出力端子から出力し、前記ロウデコーダに昇圧電圧を供給する昇圧回路と、を備え、
   前記昇圧回路は、
   クロック信号を出力する発振器と、
   前記クロック信号を受けて、第１の基準クロック信号、前記第１の基準クロック信号と異なる第２の基準クロック信号、前記第１の基準クロック信号及び前記第２の基準クロック信号と異なる第３の基準クロック信号、前記第１の基準クロック信号乃至前記第３の基準クロック信号と異なる第４の基準クロック信号を出力する第１回路と、
   前記第１の基準クロック信号を受ける第２回路と、
   前記第２の基準クロック信号を受ける第３回路と、
   前記第３の基準クロック信号を受ける第４回路と、
   前記第４の基準クロック信号を受ける第５回路と、
   前記第２回路と電気的に接続された第１チャージポンプと、
   前記第３回路と電気的に接続された第２チャージポンプと、
   前記第４回路と電気的に接続された第３チャージポンプと、
   前記第５回路と電気的に接続された第４チャージポンプと
   を備え、
   前記第１チャージポンプの出力端、前記第２チャージポンプの出力端、前記第３チャージポンプの出力端、前記第４チャージポンプの出力端は共通に前記出力端子に接続されており、
   前記第１回路は、分圧回路と、比較器とを備え、前記分圧回路の一端は前記出力端子に接続され、前記分圧回路の他端は接地電位に接続される
   ことを特徴とする半導体記憶装置。
6. 電気的にデータを書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
   前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
   入力電圧を昇圧して出力端子から出力し、前記ロウデコーダに昇圧電圧を供給する昇圧回路と、を備え、
   前記昇圧回路は、
   クロック信号を出力する発振器と、前記クロック信号を受けて、第１の基準クロック信号、前記第１の基準クロック信号と異なる第２の基準クロック信号、前記第１の基準クロック信号及び前記第２の基準クロック信号と異なる第３の基準クロック信号、前記第１の基準クロック信号乃至前記第３の基準クロック信号と異なる第４の基準クロック信号を出力する第１回路と、
   前記第１の基準クロック信号を受ける第２回路と、
   前記第２の基準クロック信号を受ける第３回路と、
   前記第３の基準クロック信号を受ける第４回路と、
   前記第４の基準クロック信号を受ける第５回路と、
   前記第２回路と電気的に接続され、ポンプフラグ信号に応じて動作する第１チャージポンプと、
   前記第３回路と電気的に接続され、前記ポンプフラグ信号に応じて動作する第２チャージポンプと、
   前記第４回路と電気的に接続され、前記ポンプフラグ信号に応じて動作する第３チャージポンプと、
   前記第５回路と電気的に接続され、前記ポンプフラグ信号に応じて動作する第４チャージポンプと
   を備え、
   前記第１チャージポンプの出力端、前記第２チャージポンプの出力端、前記第３チャージポンプの出力端、前記第４チャージポンプの出力端は共通に前記出力端子に接続されており、
   前記第１回路は、分圧回路と、比較器とを備え、前記分圧回路の一端は前記出力端子に接続され、前記分圧回路の他端は接地電位に接続される
   ことを特徴とする半導体記憶装置。

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