KR101563422B1 - 전압 조정기를 위한 비선형 제어 - Google Patents

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Abstract

전압 조정기의 출력에서의 전력 공급 드룹을 관리하기 위한 비선형 제어를 갖는 장치가 설명된다. 장치는, 부하에 결합하기 위한 제1 인덕터; 제1 인덕터에 결합되고, 부하에 결합하기 위한 캐패시터; 제1 인덕터에 결합되는 제1 하이-사이드 스위치; 제1 인덕터에 결합되는 제1 로우-사이드 스위치; 제1 하이-사이드 및 제1 로우-사이드 스위치들을 언제 턴온 및 오프할지를 제어하는 브리지 컨트롤러; 및 부하 상의 출력 전압을 모니터링하고, 부하 상에서 전압 드룹이 검출될 때 브리지 컨트롤러가 제1 하이-사이드 스위치를 턴온하고 제1 로우-사이드 스위치를 턴 오프하게 하는 NLC 유닛을 포함한다.

Description

전압 조정기를 위한 비선형 제어{NON-LINEAR CONTROL FOR A VOLTAGE REGULATOR}
<우선권 주장>
본 출원은 2013년 5월 31일 출원되고 발명의 명칭이 "Non-Linear Control For A Voltage Regulator"인 미국 특허 출원 제13/907,802호의 우선권의 이익을 주장하고, 이 우선권 출원은 2013년 3월 15일 출원되고 발명의 명칭이 "Integrated Voltage Regulators"인 미국 가출원 61,799,833호, 및 2013년 5월 31일 출원되고 발명의 명칭이 "On-Chip Compensator for an Integrated Voltage Regulator"인 미국 가출원 61,829,992호에 대한 우선권을 주장하며, 이들 모두는 그 전체가 참조에 의해 통합된다.
DC-DC 전력 컨버터(예를 들어, 벅 컨버터)에서의 한정된 인덕턴스 및 제한된 출력 디결합 캐패시턴스는, 전류가 갑자기 증가할 때, 즉, 부하가 갑자기 더 많은 전류를 요구할 때, 컨버터의 출력 전압이 드룹(droop)하게 한다(예를 들어, 200mV만큼). 예를 들어, 프로세서 코어 전원이 갑자기 더 많은 전력을 요구하여 di/dt가 될 때, 전력 공급 레벨은 드룹될 수 있다. 저전력 제품(예를 들어, 스마트폰들, 태블릿들 등)에 전력을 제공하는 DC-DC 전력 컨버터의 경우에, 높은 저부하 효율이 목표가 되며, 이는 높은 인덕턴스를 필요로 하는 반면에, 전압 드룹 제어는 낮은 인덕턴스를 필요로 한다.
본 발명의 실시예들은 이하에 주어진 상세한 설명으로부터 그리고 본 발명의 다양한 실시예들의 첨부 도면들로부터 보다 완전하게 이해될 것이지만, 이들은 본 발명을 구체적인 실시예들로 제한하는 것으로서 간주되어서는 안 되고, 설명 및 이해를 위한 것으로서만 간주되어야 한다.
도 1은 본 발명의 일 실시예에 따른, 전압 드룹 관리를 위한 비선형 제어(NLC) 유닛을 갖는 스위칭 전압 조정기(VR)의 도면.
도 2a는 본 발명의 일 실시예에 따른, 출력 전압의 교류(AC) 결합을 위한 NLC 유닛의 도면.
도 2b는 본 발명의 일 실시예에 따른, 출력 전압의 AC 결합을 위한 NLC 유닛의 동작을 예시하는 파형도.
도 3은 본 발명의 일 실시예에 따른, 출력 전압의 상이한 AC 결합을 갖는 NLC 유닛의 도면.
도 4는 본 발명의 일 실시예에 따른, 전압 드룹 관리를 위한 클램프 및 직류(DC) 및 AC 결합 NLC 유닛을 갖는 스위칭 VR의 도면.
도 5는 본 발명의 일 실시예에 따른, 출력 전압의 AC 및 DC 결합을 갖는 NLC 유닛의 도면.
도 6은 본 발명의 일 실시예에 따른, 출력 전압의 상이한 AC 및 DC 결합을 갖는 NLC 유닛의 도면.
도 7은 본 발명의 일 실시예에 따른, 전압 드룹 관리를 위한 부스트 유닛의 도면.
도 8은 본 발명의 일 실시예에 따른, 부스트 유닛의 동작을 예시하는 도면.
도 9는 본 발명의 일 실시예에 따른, 전압 드룹 관리를 위한 DC 결합 NLC 유닛 및/또는 AC 결합 NLC 유닛을 갖는 스위칭 VR을 갖는, 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(시스템-온-칩)의 도면.
본 실시예들은 배경기술 단락에서 논의된 근원적인 트레이드오프를 피하며, 훨씬 낮은 전압 드룹 및/또는 전력 손실을 달성한다. 일 실시예에서, 메인 전압 조정기(VR) 루프 경로(감지 라인, 보상기, 펄스 폭 변조기(PWM), 전력 트레인에 대한 시그널링 등을 포함함)를 우회하고 오버라이드(override)하기 위한 빠른 드룹 검출기를 갖는 분리된 신호 경로는 비선형 제어(NLC)를 구현하기 위해 사용되며, 이는 전압 드룹을 상당히 줄일 수 있다. 여기서 전압 드룹은 VR에 의해 부하에 공급되는 출력 전압에서의 드룹을 말한다.
일 실시예에서, 분리된 전력 트레인(예를 들어, 브리지 컨트롤러 및 브리지)이 제공되고, 이는 메인 인덕터(들)를 우회하여 di/dt < (Vin-Vout)/L의 제약을 극복하기 위해 VR 출력에 대한 직접적인 저-인덕턴스 결합을 갖는 클램프로서 동작하며, Vin은 VR에 대한 입력 전압이고, Vout은 부하에 제공된 VR의 출력 전압이며, L은 VR의 메인 인덕터의 인덕턴스이다.
일 실시예에서, VR(부하에 결합됨)의 출력 노드 상에서 전압 드룹이 검출되면, 메인 제어 루프는 우회되고, 하이-사이드 스위치(high-side switch)는 강제로 턴온된다. 일 실시예에서, 메인 제어 루프가 우회될 때, VR 브리지의 하이-사이드 스위치는 강제로 턴오프된다. 이러한 실시예에서, 제어 루프는 속도가 높아진다. 일 실시예에서, VR 메인 브리지 및 인덕터보다 더 낮은 인덕턴스를 갖는 더 작은 크기의 브리지에 의해 클램프가 형성된다. 그러한 실시예에서, 클램프는 전압 드룹이 검출될 때 턴온된다. 그러한 실시예에서, (PWM 파를 기준 전압과 비교하여, VR 메인 브리지에 대한 제어 신호를 생성하는) VR 비교기에 대한 전압 기준은 클램프가 턴오프되었을 때 출력 전압을 안정화시키도록 조절된다. 일 실시예에서, 전압 드룹을 나타내는 신호의 펄스 폭을 조절함으로써 클램핑의 지속기간이 조절된다. 일 실시예에서, 프로세서 아키텍처는 부하 전압/전류 요구를 예측할 수 있다. 그러한 실시예에서, NLC는 드룹이 실제로 나타나기 전에 드룹의 영향을 줄이기 위해 주도적으로(proactively) 관여한다.
다음의 설명에서, 본 발명의 실시예들의 보다 철저한 이해를 제공하기 위해 다수의 상세들이 논의된다. 그러나, 본 기술분야의 통상의 기술자에게는, 본 발명의 실시예들이 이러한 특정 상세들이 없이도 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 본 발명의 실시예들을 모호하게 하는 것을 피하기 위해, 공지된 구조들 및 디바이스들은 상세하게 도시되지 않고, 블록도 형태로 도시되어 있다.
실시예들의 대응 도면들에서는, 신호들은 선들로 표현된다는 점에 유의한다. 일부 선들은 구성 신호 경로들을 나타내기 위해 좀더 두꺼울 수 있고 및/또는 주요 정보 흐름 방향을 표시하기 위해 하나 이상의 단부에서 화살표들을 가질 수 있다. 그러한 표시는 제한적인 것을 의도하지는 않는다. 오히려, 회로 또는 로직 유닛의 이해를 더 쉽게 하기 위하여, 선들은 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 요구들 또는 선호들에 의해 표시된 임의의 표현된 신호는 어느 한쪽의 방향으로 이동할 수 있는 하나 이상의 신호들을 실제로 포함할 수 있고 임의의 적합한 종류의 신호 체계(signal scheme)을 이용하여 구현될 수 있다.
명세서 전반에 걸쳐, 그리고 특허청구범위에서, 용어 "접속된"은 임의의 중간 디바이스들 없이, 접속된 물건들 간의 직접적인 전기 접속을 의미한다. 용어 "결합된"은 접속된 물건들 간의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. 용어 "회로"는 원하는 기능을 제공하기 위해 서로 협동하도록 구성된 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호 또는 데이터/클록 신호를 의미한다. "일"("a", "an") 및 "그"(the)의 의미는 복수의 참조를 포함한다. "내에(in)"의 의미는 "내에" 및 "상에(on)"를 포함한다.
용어 "스케일링"은 일반적으로 설계(도식 및 레이아웃)를 하나의 처리 기술로부터 다른 처리 기술로 변환하는 것을 말한다. 용어 "스케일링"은 일반적으로 동일 기술 노드 내의 레이아웃 및 디바이스들을 축소하는 것을 말한다. 용어 "스케일링"은 또한 신호 주파수를 다른 파라미터, 예를 들어 전원 레벨에 관하여 조절(예를 들어, 늦춤)하는 것을 말할 수 있다. 용어 "실질적으로", "가까운", "대략", "근처" 및 "약"은 일반적으로 목표값의 +/- 20% 내에 있는 것을 말한다.
공통의 객체를 설명하기 위해, 서수 형용사 "제1", "제2" 및 "제3" 등을 사용하는 것은, 달리 명시되지 않는 한, 같은 객체의 상이한 인스턴스가 지칭되는 것을 단순히 가리킬 뿐이고, 그렇게 설명된 객체들이, 시간적으로, 공간적으로, 랭킹으로 또는 임의의 다른 방식으로 주어진 시퀀스로 있어야 한다는 것을 함축하도록 의도되지 않는다.
실시예의 목적으로서, 트랜지스터들은 MOS(metal oxide semiconductor) 트랜지스터들이고, 이들은 드레인, 소스, 게이트 및 벌크 단자를 포함한다. 트랜지스터들은 또한 Tri-Gate 및 FinFet 트랜지스터들, Gate All Around Cylindrical Transistors, 또는 카본 나노 튜브들이나 스핀전자 디바이스들과 같은 트랜지스터 기능을 구현하는 다른 디바이스들을 포함한다. 소스 및 드레인 단자는 동일한 단자일 수 있고, 본 명세서에서 상호 교환적으로 사용된다. 본 기술분야의 통상의 기술자라면, 다른 트랜지스터들, 예를 들어, 바이폴라 접합 트랜지스터들 - BJT PNP/NPN, BiCMOS, CMOS, eFET 등이 본 발명의 범주를 벗어나지 않고 사용될 수 있다는 것을 이해할 것이다. 용어 "MN"은 n형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p형 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.
도 1은 본 발명의 일 실시예에 따른, 전압 드룹 관리를 위한 비선형 제어(NLC)를 갖는 스위칭 전압 조정기(VR)의 부분을 갖는 장치(100)이다. 일 실시예에서, 장치(100)는 브리지 컨트롤러(101), 하이-사이드 스위치(들) MPs, 로우-사이드 스위치(low-side switch)(들) MNs, 메인 인덕터 L1, 부하 캐패시터 C, NLC 유닛(102), 오버라이드 로직(103), 비교기(104), 보상기(105), 부하(106), 변조된 파를 트리밍하기 위한 회로(107), 및 파 생성기(108)를 포함한다.
일 실시예에서, 브리지 컨트롤러(101)는 각각 게이트 제어 신호들 np 및 nn을 통해 하이-사이드 및 로우-사이드 스위치들(MPs 및 MNs)을 언제 턴온 및/또는 턴오프할지를 제어한다. 일 실시예에서, 로우-사이드 스위치는 다이오드로 대체된다. 전압 조정의 정상 동작에서, 브리지 컨트롤러(101)는 비교기(104)의 출력을 수신하여 언제 하이-사이드 및 로우-사이드 스위치들(MPs 및 MNs)을 턴온 및/또는 턴오프할지를 결정한다.
예를 들어, 비교기(104)는 파 생성기(108)에 의해 생성된 변조된 파를 기준 전압(예를 들어, Vref_s)과 비교하여 스위칭 신호를 생성하고, 스위칭 신호는 변조된 파가 언제 기준 전압 Vref_s의 위에 및 아래에 있는지를 나타낸다. 정상 동작에서, 오버라이드 로직(103)은 버퍼처럼 행동하며, 비교기(104)의 출력을 브리지 컨트롤러(101)에 전달한다. 용어 "정상 동작"은 일반적으로 부하(106)에 의한 안정적인 전압 및 전류 인출, 즉, 출력 전압이 드룹되지 않는 때를 말한다. 정상 동작은 부하(106)가 갑자기 더 많은 전류를 인출하여 전압 Vout이 드룹되는 경우인 전압 드룹 상황과는 다르다.
일 실시예에서, 하이-사이드 스위치 MPs 및 로우-사이드 스위치 MNs은 전압 조정기의 브리지를 형성한다. 일 실시예에서, 로우-사이드 스위치 MNs은 다이오드로 대체된다. 그러한 실시예에서, 브리지 컨트롤러(101)는 하이-사이드 스위치 MPs를 턴온/턴오프함으로써 출력 전압을 효과적으로 제어한다. 일 실시예에서, 브리지는 입력 공급 전압 Vin을 수신하고 부하(106)에 대한 조정된 출력 전압 Vout을 생성한다. 일 실시예에서, 메인 인덕터 L1을 통한 전류의 스위칭 및 브리지에 의한 캐패시터 C의 충전/방전은 Vout을 안정적으로 유지시킨다.
일 실시예에서, 전압 드룹이 Vout 상에서 나타나면, NLC 유닛(102)은 기준 전압에 대한 전압 드룹을 검출하고 트리거 신호(또한 NLCFired 신호라고도 불림)를 생성한다. 일 실시예에서, 트리거 신호의 어서션(assertion)은 오버라이드 로직(103)이 비교기(104)의 출력을 우회하여 브리지 컨트롤러(101)를 직접 제어하게 관여한다. 일 실시예에서, 오버라이드 로직(103)은 비교기(104) 및 브리지 컨트롤러(101)에 결합된다. 일 실시예에서, 오버라이드 로직(103)은 비교기(104)의 출력들과 트리거 신호에 대한 OR 로직 함수를 수행한다. 일 실시예에서, 오버라이드 로직(103)은 OR 게이트이다. 다른 실시예들에서, 오버라이드 로직(103)은 트리거 신호의 어서션에 응답하여 비교기(104)의 출력을 오버라이드하도록 동작 가능한 임의의 로직 게이트이다.
일 실시예에서, 트리거 신호가 어서트되면(즉, Vout 상의 전압 드룹이 NLC 유닛(102)에 의해 검출되면), 하이-사이드 스위치 MPs가 턴온되고, 로우-사이드 스위치 MNs가 턴오프된다. 일 실시예에서, 트리거 신호는 전압 드룹의 지속기간을 나타내는 펄스 폭을 갖는 펄스 신호이다. 일 실시예에서, 트리거 신호의 펄스 폭은 펄스 조절기(도시되지 않음)에 의해 조절가능하다. 그러한 실시예에서, 트리거 신호의 펄스 폭의 지속기간 동안 하이-사이드 스위치 MPs는 턴온되고, 로우-사이드 스위치 MNs는 턴오프된다. 일 실시예에서, 트리거 신호가 디어서트되면, 오버라이드 로직(103)은 비교기(104)의 출력이 브리지 컨트롤러(101)를 계속 제어하게 한다. 일 실시예에서, NLC 유닛(102)은 트리거 신호를 생성하기 위해 Vout에 결합된 교류(AC)이다.
일 실시예에서, 출력 전압 Vout은 보상기(105)에 의해 수신된다. 일 실시예에서, 보상기(105)는 Vref를 비교기(104)에 대해 Vref_s로서 스케일링한다. 일 실시예에서, 보상기(105)는 도시된 바와 같이 수동 디바이스들(110)에 결합된 비교기(109)를 포함한다. 일 실시예에서, 수동 디바이스들(110)은 출력 전압 Vout을 수신한다. 일 실시예에서, 보상기(105)는 Vout 상의 전압 드룹에 응답하여 Vref_s를 조절하여, 드룹이 끝나고 오버라이드 로직(103)이 비교기(104)의 출력이 브리지 컨트롤러(101)를 제어하게 할 때 Vout이 가능한 한 안정적으로 그의 정상 전압 레벨을 달성하게 한다.
일 실시예에서, 보상기(105)는, 명목상으로 Vout이 실질적으로 Vref와 동일하면서 정상 상태 부하 및 저-주파수 과도 부하 조건들을 설명하도록, VR 시스템을 안정화시키기 위해 필요한 전달 함수 및 피드백을 제공한다. 일 실시예에서, 보상기(105)의 전달 함수는 VR 루프의 전달 함수를 최적으로 조율하는데 사용된다.
일 실시예에서, 파 생성기(108)는 비교기(104)에 대해 삼각파를 생성한다. 비교기(104)의 출력은 펄스 폭 변조(PWM) 신호이다. 일 실시예에서, 회로(107)는 삼각파를 트리밍하는데 사용된다. 일 실시예에서, 회로(107)는 비교기(104)의 오프셋을 트림하는데 사용된다. 일 실시예에서, 회로(107)는 다중-위상 벅 VR들에 대한 위상 전류 균형을 달성하는데 사용된다. 일 실시예에서, 전류는 전위차계(즉, 조절가능한 저항기) 상의 다양한 탭 위치들에 주입 또는 싱크되거나(injected or sunk) 그로부터 빠져나가며, 이것은 비교기(104)에서 바라본 파 생성기(108)로부터의 평균 출력 전압을 이동시킨다.
도 1의 실시예를 모호하게 하지 않기 위해서, 하나의 브리지 컨트롤러(101), 한 세트의 하이-사이드 및 로우-사이드 스위치들(MPs 및 MNs), 및 하나의 주 인덕터(L1)가 도시된다. 그러나, 실시예들은 복수의 브리지 컨트롤러를 이용하여 동작할 수 있고, 복수의 브리지 컨트롤러 각각은 그 자신의 인덕터 또는 주 인덕터(L1), 즉, 다중-위상 벅 VR에 결합된 그 자신의 브리지들(즉, 하이-사이드 및 로우-사이드 스위치들)의 세트를 제어한다. 그러한 실시예에서, 복수의 비교기가 사용되어, 각각의 비교기가 브리지 인스턴스 또는 "위상"을 구동한다. 일 실시예에서, 복수의 비교기(104)의 각각의 비교기의 출력은, 전압 드룹이 NLC(102)에 의해 검출될 때 비교기들의 출력을 오버라이드하는데 사용되는 오버라이드 로직(103)에 의해 수신된다. 그러한 실시예에서, Vout 상의 전압 드룹 동안, 모든 브리지 컨트롤러들이 그들의 각각의 하이-사이드 스위치들을 턴온하고 그들의 로우-사이드 스위치들을 턴오프한다. 이 실시예에서, 파 생성기(108)는 위상 오프셋을 제외하면 실질적으로 동일한 복수의 파를 생성한다. 일 실시예에서, 그러한 위상은 회로(107)에 의해 개별적으로 트리밍된다.
일 실시예에서, 전력 절감을 위해 위상들의 일부가 오프되는(즉, 이들 브리지들이 구동되지 않는) 한편, 일부 위상들은 온으로 되어 낮은 전류 요구를 갖는 Vout을 생성하는 다중-위상 브리지 드라이버들을 갖는 장치(100)의 저전력 모드 동작 동안에, Vout에 대한 전압 드룹이 NLC 유닛(102)에 의해 검출될 때, (전력 절감을 위해) 오프인 브리지들은 오버라이드 로직(103)에 의해 강제로 턴온되어 전압 드룹 효과를 완화한다. 일 실시예에서, 오프인 모든 브리지들이 강제로 턴온되는 것이 아니라, 이미 인에이블된 위상들(즉, 위상들을 생성하는 브리지들)이 강제로 턴온된다.
도 2a는, 본 발명의 일 실시예에 따른, AC 결합된 출력 전압을 갖는 NLC 유닛(200)(예를 들어, 102)이다. 임의의 다른 도면의 구성요소와 동일한 참조 번호들(또는 이름들)을 갖는 도 2a의 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
일 실시예에서, NLC 유닛(200)은 도시된 바와 같이 캐패시터 C 및 저항기 R로 형성된 하이 패스 필터(HPF), 비교기(201), 및 바이패스 유닛(202)을 포함한다. 일 실시예에서, 캐패시터 C는 부하(106)에 대하여 Vout을 제공하는 VR 장치(100)의 출력 노드에 결합된다. 그러한 실시예에서, 캐패시터 C는 VR 장치(100)의 출력 노드를 비교기(201)의 입력 Vout_AC에 AC 결합한다. 일 실시예에서, 저항기 R은 일 단부에서 캐패시터 C에 결합되고, 다른 단부에서 기준 전압 또는 기준 전압 플러스 임계값에 의해 바이어스된다. 일 실시예에서, 기준 전압은 Vout을 제공하는 출력 노드에 대해 전압 드룹이 발생하는 지를 비교기(201)가 식별하는 레벨이다.
AC 결합된 설계에 의해, 기준 전압은 비교기(201)가 가장 잘 동작하는, 즉, 비교기(201)가 Vn에서의 신호가 Vp에서의 신호를 교차하는 것으로부터(여기서 Vn 및 Vp는 비교기(201)의 네거티브 및 포지티브 입력 터미널들임) 출력 천이까지 가장 짧은 지연을 보이는 DC 공통 모드 전압이도록 설정될 수 있다. 다른 실시예에서, 비교기(201)의 최상의 성능은 다른 파라미터, 예를 들어, 바이어스 전류에 의해 측정될 수 있다. "임계값"이라는 용어는 일반적으로 NLC 트리거를 생성하는 최소 드룹 크기를 설정하는 DC 전압을 지칭한다. 임계값보다 작은 진폭을 갖는 Vout 드룹들, 리플, 또는 노이즈에 대하여, 드룹 검출기(예를 들어, NLC(102))는 트리거하지 않아야 한다. 일 실시예에서, 임계값은 소프트웨어 또는 퓨즈들을 통해 설정가능하다.
일 실시예에서, 비교기(201)의 출력이 바이패스 유닛(202)에 의해 수신된다. 일 실시예에서, 바이패스 유닛(202)는 옵션이다. 일 실시예에서, 바이패스 유닛(202)은 무시(Ignore) 신호를 통해 비교기(201)의 출력을 바이패스하여 트리거 신호가 오버라이드 로직(103)로 하여금 오버라이드하지 않도록 하는데 이용된다. 예를 들어, 무시가 논리적 로우일 때, 트리거는 논리적 로우이고 오버라이드 로직(103)가 비교기(104)의 출력을 브리지 컨트롤러(101)에 버퍼링하게 한다. 일 실시예에서, 바이패스 유닛(202)은 AND 게이트이다. 다른 실시예들에서, 다른 로직 유닛들이 사용되어 바이패스 유닛(202)을 구현할 수 있다.
일 실시예에서, NLC 유닛(200)은 비교기(201) 및/또는 바이패스 유닛(또는 로직)(202)의 출력을 오버라이드하는 로직(도시되지 않음) 또는 멀티플렉서를 더 포함한다. 그러한 실시예에서, Vout 상의 전압 드룹이 발생하려고 한다는 것을 나타내는 다른 로직(또는 외부 핀)으로부터의 출력이 이용되어 전압 드룹 관리를 위한 트리거 신호를 생성한다. 예를 들어, 예측 로직(prediction logic)(도시되지 않음)는 부하(106)에 의한 전류 요구 증가를 예측 또는 예상할 수 있고, 멀티플렉서 또는 로직에 신호를 제공하여 바이패스 유닛(202) 및/또는 비교기(201)의 출력을 오버라이드할 수 있다. 그러한 실시예에서, 브리지 컨트롤러(101)는 Vout 상의 전압 드룹 전에 또는 Vout 상에 전압 드룹이 발생하려고 하는 그때, 하이-사이드 스위치 MPs를 턴온하도록 강제된다. 이러한 주도적인(proactive) 전압 드룹 관리는 (하이-사이드 스위치 MPs가 강제로 턴온되므로) 출력 전압 Vout에 오버슈트(overshoot)를 야기할 수 있고, 이것은 부하(106)의 회로들의 동작에 있어서 출력 전압 Vout 상의 전압 드룹보다 덜 지장을 준다.
일 실시예에서, 시간 상수(time constant)(즉, T=RC)는 HPF의 대역을 결정한다. 1/(2πT) 아래의 주파수에서는, Vout의 AC 특성들이 HPF에 의해 필터링된다. 이들 주파수들에서, NLC 유닛(200)의 전달 함수 'H'의 크기(또는 게인)는 실질적으로 제로에 근접한다. 예를 들어, 필터 특성이 데케이드(decade) 등에 걸쳐 롤오프(roll off)된다면, 'H'의 크기는 실질적으로 제로로 근접한다. 1/(2πT)보다 높은 주파수들에서, Vout의 AC 특성들은 비교기(201)의 입력(Vout_AC)에 결합된다. 주파수가 감소함에 따라(즉, 1/(2πT) 보다 작게), 보다 많은 Vout의 AC 특성들이 비교기(201)의 입력(Vout_AC)에 결합된다. 일 실시예에서, 캐패시터 C의 캐패시턴스는 HPF의 시간 상수를 조절하도록 (HPF T sel 신호를 통해) 프로그램가능하다. 일 실시예에서, HPF T sel 신호는 퓨즈에 의해 생성된다. 일 실시예에서, HPF T sel 신호는 소프트웨어에 의해 프로그램가능하다.
도 2b는 본 발명의 일 실시예에 따른, 출력 전압의 AC 결합을 갖는 NLC 유닛(200)의 동작을 예시하는 파형들(220)이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 이름들)을 갖는 도 2b의 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
파형(220)에 대하여, x-축은 시간이고 y-축은 전압이다. 위에서부터의 제1 파형은 Vout의 AC 컴포넌트인 Vout_AC이다. 노드와 그 노드 상의 전압이라는 용어는 상호교환적으로 사용된다. 예를 들어, Vout 신호 및 노드 Vout은 상호교환적으로 사용되고, 기재의 내용에 따라, 일반적으로 실제 노드 또는 그 노드 상의 신호를 지칭한다. Vout_AC는 비교기(201)의 네거티브 단자에 결합된다. 위에서부터의 제2 파형은 비교기(201)의 포지티브 단자에 의해 수신되는 기준 신호이다. 위에서부터의 마지막 신호는 Vout_AC 상의 전압 드룹이 기준 전압 레벨을 교차하는 경우 비교기(201)에 의해 생성되는 펄스인 NLCFired 이다. Vout_AC와 기준 전압 사이의 DC 전압 오프셋이 임계값이다.
도 3은 본 발명의 일 실시예에 따른, 차동 AC 결합을 갖는 NLC 유닛(300)(예를 들어, 200 및 102)이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호(또는 이름들)을 갖는 도 3의 이들 구성요소들은 그 기술된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있으나, 그러한 것으로 제한되는 것은 아니다.
일 실시예에서, NLC(300)는 비교기(301), 가산기(302), 디지털 아날로그 변환기(DAC)(303), DAC(304) 및 트림 로직(305)을 포함한다. 이 실시예에서, Vout 및 접지(Gnd) 모두가 비교기(301)의 입력들에 AC 결합된다(이 외에는 비교기(201)와 유사함). 일 실시예에서, 높은 부하 di/dt에서는 부하(106)에서의 접지 노드가 브리지 컨트롤러(101)에서의 접지 노드와 동등할 수 없기 때문에, 접지 노드는 부하(106)에서의 접지 노드이다. 일 실시예에서, 두개의 HPF들(제1 HPF 및 제2 HPF)가 사용되어 비교기(301)에 대한 AC 결합된 입력들을 생성한다. NLC 유닛(300)의 한가지 기술적 효과는, 트리거 신호를 생성하는 결정 프로세스에서 (예를 들어, 부하(106)에서의)접지 노이즈 또한 모델링되기 때문에, NLC 유닛(300)은 NLC 유닛(200)에 비해 두배의 신호 대 잡음비(SNR)를 보인다는 것이다.
일 실시예에서, 제1 HPF는 Vout을 Vout_AC에 AC 결합하는데 이용되는 캐패시터 C1 및 저항기 R1을 포함한다. 이 실시예에서, 시간 상수 T1=C1×R1은 제1 HPF의 컷오프(cut off) 주파수를 결정한다. 일 실시예에서, 캐패시터 C1은 제어 루프의 안정성을 개선하기 위해 위상 리드(phase lead)를 제공한다. 일 실시예에서, T1은 1.5㎱ 내지 6.5㎱이다. 다른 실시예들에서, 다른 시간 상수들이 제1 HPF에 이용될 수 있다. 일 실시예에서, 캐패시터 C1은 HPF T sel1 신호에 의해 프로그램가능하다. 일 실시예에서, HPF T sel1 신호는 퓨즈에 의해 생성된다. 다른 실시예들에서, HPF T sel1 신호는 소프트웨어에 의해 프로그램가능하다. 일 실시예에서, 저항기 R1의 일 단자는 Vout_AC에 결합되고 저항기 R1의 다른 단자는 DAC(303)에 결합된다.
일 실시예에서, DAC(303)는 임계값 비트들을 아날로그 표현으로 변환한다. 일 실시예에서, 가산기(302)는 비교기(301)의 오프셋 트림 값들을 임계값 비트들 및 고정된 기준 코드 비트들과 가산하여 DAC(303)에 대한 디지털 입력을 제공한다. "트림"이라는 용어는 일반적으로 저항기 및/또는 캐패시터의 저항 및/또는 캐패시턴스를 조절하여, 프로세스 및/또는 온도 변동에 기인하여 달리 달성될 수 없는 타겟 저항 및/또는 캐패시턴스를 달성하는 것을 지칭한다. "트림"이라는 용어는 또한 비교기의 오프셋을 실질적으로 제거하는 것을 지칭할 수 있다.
일 실시예에서, 브리지 컨트롤러(101) 및 NLC 유닛들에 의해 이용되는 두개의 트림들이 존재한다. 일 실시예에서, 회로/트림 시스템은 보상기 RC 수동 트림이다. 일 실시예에서, 다른 시스템은 비교기 오프셋 트림이다. 일 실시예에서, DAC(303)에 대한 디지털 입력은 비교기(301)에 대한 공통 모드(common mode; CM) 플러스 임계값 및 오프셋 트림을 설정한다. 일 실시예에서, DAC(304)에 의해 또한 수신되는 고정된 기준 코드 비트들은 비교기(301)에 대한 CM을 설정한다. 일 실시예에서, 가산기(302)는 디지털 가산기이다.
일 실시예에서, 제1 및 제2 HPF들의 저항기들 및 캐패시터들(즉, R1, R2, C1 및 C2)는 비교기(301)의 출력에 따라 트림 로직(305)에 의해 트리밍된다. 일 실시예에서, 프로세스 변동을 보상하기 위해 저항기들 및 캐패시터들과 같은 트리밍 수동 디바이스들에 대해 이용되는 트림 코드는 트림 로직(305)와는 상이한 다른 트림 로직에 의해 결정된다. 일 실시예에서, 트림 로직(305)는 비교기(301)의 오프셋을 실질적으로 제로까지 감소시키도록 동작한다. 일 실시예에서, FSM(finite state machine)은 트림 코드들(트림 로직(305)의 출력)에 걸쳐 스위핑하면서 비교기(301)의 출력에서의 천이를 모니터링한다. 일 실시예에서, 비교기(301)의 출력이 천이할 때 FSM이 정지하고 마지막 트림 코드를 저장하는 선형 검색 알고리즘이 이용된다. 일 실시예에서, 비교기(301)에 대한 최소 오프셋을 야기하는 최적의 트림 코드를 발견하기 위해 연속적인 근사가 이용된다. 일 실시예에서, 8㎷ 증분을 갖는 네개의 트림 비트들이 이용된다. 일 실시예에서, 임계값 비트들은 8㎷ 증분을 갖는 5 비트들이다. 일 실시예에서, 다른 수의 비트들 및 입도(granularity)가 이용될 수 있다.
일 실시예에서, 제2 HPF는 Gnd를 Gnd_AC에 AC 결합하는데 이용되는 캐패시터 C2 및 저항기 R2를 포함한다. 이 실시예에서, 시간 상수 T2=C2×R2는 제2 HPF의 컷오프 주파수를 결정한다. 일 실시예에서, T2는 1.5㎱ 내지 6.5㎱이다. 다른 실시예들에서, 다른 시간 상수들이 제2 HPF에 대해 이용될 수 있다. 일 실시예에서, C2의 캐패시턴스는 HPF T sel2 신호에 의해 프로그램가능하다. 일 실시예에서, 제2 HPF는 시간 상수들을 최적으로 매칭하기 위해 제1 HPF와 동일한 사본으로서 구현된다. 일 실시예에서, HPF T sel2 신호가 퓨즈에 의해 생성된다. 다른 실시예들에서, HPF T sel2 신호가 소프트웨어에 의해 프로그램가능하다. 일 실시예에서, 저항기 R2의 일 단자는 Gnd_AC에 결합되고 저항기 R2의 다른 단자는 DAC(304)에 결합된다. 일 실시예에서, DAC(304)는 고정된 기준 코드 비트들을 아날로그 표현으로 변환한다. 일 실시예에서, DAC(304)에 대한 디지털 입력은 비교기(301)에 대한 CM을 설정한다.
일 실시예에서, NLC 유닛(300)은 비교기(201) 및/또는 바이패스 로직(202)의 출력을 오버라이드하는 멀티플렉서 또는 로직(도시되지 않음)을 더 포함한다. 그러한 실시예에서, Vout 상의 전압 드룹이 발생하려고 한다는 것을 나타내는 다른 로직(또는 외부 핀)으로부터의 출력이 이용되어 전압 드룹 관리를 위한 트리거 신호를 생성한다. 예를 들어, 예측 로직(prediction logic)(도시되지 않음)은 부하(106)에 의한 전류 요구 증가를 예측 또는 예상할 수 있고, 멀티플렉서 또는 로직에 신호를 제공하여 바이패스 유닛(202) 및/또는 비교기(201)의 출력을 오버라이드할 수 있다. 그러한 실시예에서, 브리지 컨트롤러(101)는 Vout 상의 전압 드룹 전에 또는 Vout 상에 전압 드룹이 발생하려고 하는 그때, 하이-사이드 스위치 MPs를 턴온하도록 강제된다. 이러한 주도적인 전압 드룹 관리는 (하이-사이드 스위치 MPs가 강제로 턴온되므로) 출력 전압 Vout에 오버슈트(overshoot)를 야기할 수 있고, 이것은 출력 전압 Vout 상의 전압 드룹보다 부하(106)의 회로들의 동작에 대해 덜 지장을 준다.
도 4는 본 발명의 일 실시예에 따른, NLC 유닛에 대한 출력 전압의 직류(DC) 결합을 갖는 스위칭 VR의 장치(400)의 일부이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 이름들)을 갖는 도 4의 이들 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
도 4의 실시예를 모호하지 않게 하기 위해서, 도 1을 참조하여 논의되고 도 4에서 반복된 회로들 및/또는 유닛들은 다시 논의되지 않는다. 예를 들어, 브리지 컨트롤러(101), 하이-사이드 스위치 MPs, 로우-사이드 스위치 MNs, 주 인덕터 L1, 부하 캐패시터 C, 부하(106), 오버라이드 로직(103), 비교기(104), 보상기(105), 트리밍 변조 파에 대한 회로(107), 및 파 생성기(108)의 기능 및 기술은 다시 상세하게 논의되지 않는다. 이들 회로들 및/또는 로직 유닛들은 도 1을 참조하여 논의된 바와 마찬가지의 방식으로 동작한다.
도 4를 다시 참조하면, 일 실시예에서, 장치(400)는 클램프 컨트롤러(401), 클램프 하이-사이드 스위치 MPc, 클램프 로우-사이드 스위치 MNc, 클램프 인덕터 L2, DC 결합을 갖는 NLC 유닛(402), 위상 컨디셔너(phase conditioner)(403)(옵션) 및 부스트 유닛(404)을 포함한다. 일 실시예에서, 클램프 로우-사이드 스위치 MNc는 다이오드로 대체된다. 이러한 실시예에서, 로우-사이드 스위치 MNs도 다이오드로 대체된다. 일 실시예에서, 클램프 컨트롤러(401), 클램프 하이-사이드 스위치 MPc, 클램프 로우-사이드 스위치 MNc, 클램프 인덕터 L2는 브리지 컨트롤러(101), 하이-사이드 스위치 MPs, 로우-사이드 스위치 MNs 및 주 인덕터(main inductor) L1의 설계 및 레이아웃과 유사하지만 크기는 더 작다. 예를 들어, 클램프 컨트롤러(401)는 브리지 컨트롤러(101)와 동일한 로직을 갖지만, 크기가 브리지 컨트롤러(101)보다 'x'배 작고(예를 들어, 4배 작음), 클램프 하이-사이드 스위치 MPc는 하이-사이드 스위치 MPs와 동일하지만 크기가 'x'배 작다(예를 들어, 4배 작음).
일 실시예에서, 클램프 컨트롤러(401)는 NLC(402)의 출력에 의해 구동된다. 예를 들어, Vout에서 전압 드룹이 검출되면, (펄스 신호인) 트리거 신호는 클램프 컨트롤러(401)가 클램프 하이-사이드 스위치 MPc를 턴온시키게 한다. 이러한 실시예에서, 하이 클램프 하이-사이드 스위치 MPc는, 전압 드룹을 나타내는 트리거 신호에 응답하여 또한 턴온되는 MPs 단독의 경우보다 빠르게 출력 전압 Vout을 그것의 드룹 레벨로부터 풀 업한다. 일 실시예에서, 전압 드룹 동안(즉, 트리거 신호의 펄스 지속기간 동안), 클램프 로우-사이드 스위치 MNc는 턴 오프된다. 일 실시예에서, 클램프 로우-사이드 스위치 MNc는 정상 부하 조건들에 대해서도 턴 오프된다. 일 실시예에서, 클램프 로우-사이드 스위치 MNc는 클램프 하이-사이드 스위치 MPc가 턴 오프된 잠시 후에 턴온 될 수 있다.
일 실시예에서, 클램프 하이-사이드 스위치 MPc 및 하이-사이드 스위치 MPs에 의해 Vout의 클램핑의 지속기간을 조절하기 위해, NLC(402)의 출력 펄스의 펄스 폭이 펄스 컨디셔너(403)(펄스 조절기로도 지칭됨)에 의해 조절된다. 일 실시예에서, 도 1의 NLC(102)의 출력 펄스의 펄스 폭은 또한 펄스 컨디셔너(402)(도 1에 도시되지 않음)에 의해 조절된다. 일 실시예에서, 펄스 컨디셔너(403)의 출력(즉, 트리거 신호)은 부스트 유닛(404)에 의해 수신된다. 일 실시예에서, 부스트 유닛(404)은 전압 드룹을 나타내는 트리거 신호에 응답하여 Vref에 대해 VrefB를 일시적으로 증가시킨다. 일 실시예에서, 드룹이 종료되면, 부스트 유닛(404)은 VrefB를 Vref와 실질적으로 동일하게 한다. 도 1의 실시예는 부스트 유닛(404)을 도시하지 않지만, 부스트 유닛(404)은 도 4에 도시된 것과 마찬가지로 도 1의 장치(100)에서 사용될 수 있다. 부스트 유닛(404)의 하나의 기술적인 효과는, NLC(402)가 빈번하게 작동되지 않도록, Vout을 그것의 드룹 레벨로부터 작은 노이즈를 갖는 안정된 정상 레벨까지 증가시키는 것이다. NLC(402)가 빈번하게 작동되지 않는 경우, 클램프 컨트롤러는 제어 신호들(npc 및 nnc)을 통해 클램프 하이-사이드 스위치 MPc 및 클램프 로우-사이드 스위치 MNc를 3상(tri-state)으로 유지한다.
도 5는 본 개시의 일 실시예에 따른, 출력 전압의 DC 및 AC 결합을 갖는 NLC 유닛(500)(예를 들어, 402)이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
일 실시예에서, NLC 유닛(500)은 비교기(501), (도 2의 바이패스 유닛(202)과 유사하게 동작하는) 바이패스 유닛(502), 캐패시터 C 및 저항기 R2로부터 형성된 HPF, 및 저항기 R1을 포함한다. 일 실시예에서, 캐패시터 C는 비교기(501)의 입력(Vout_AC)에 Vout을 AC 결합한다. 일 실시예에서, 저항기 R1은 비교기(501)의 입력(Vout_AC)에 Vout을 DC 결합한다. DC 결합은 Vout_AC가 비교기(104)로의 기준 전압 Vref_s와 (예를 들어, 유한 DC 레벨에 의해) 비교가능하도록 한다.
일 실시예에서, NLC 유닛(500)은 비교기(501) 및/또는 바이패스 유닛(502)의 출력을 오버라이드하기 위한 멀티플렉서 또는 로직(도시되지 않음)을 더 포함한다. 이러한 실시예에서, 전압 드룹 관리를 위한 트리거 신호를 생성시키기 위해, Vout의 전압 드룹이 곧 생성할 것을 나타내는 다른 로직(또는 외부 핀)으로부터의 출력이 사용된다. 예를 들어, 예측 로직(도시되지 않음)은 부하(106)에 의한 전류 요구 증가를 예측하거나 또는 예상할 수 있고, 비교기(501) 및/또는 바이패스 유닛(502)의 출력을 오버라이드하기 위해 멀티플렉서 또는 로직에 신호를 제공할 수 있다. 이러한 실시예에서, 브리지 컨트롤러(101)는 Vout의 전압 드룹 이전에 또는 Vout의 전압 드룹이 곧 발생하려고 할 때 하이-사이드 스위치 MPs를 턴온하도록 강제된다. 일 실시예에서, 동일한 동작(즉, Vout의 전압 드룹 이전에 디바이스들을 강제적으로 턴 오프함)이 또한 MPc에 인가되거나 또는 MPs 및 MPc 모두에 동시에 인가될 수 있다. 이러한 주도적인 전압 드룹 관리는 (하이-사이드 스위치 MPs가 강제적으로 턴온되므로) 출력 전압 Vout에 오버슈트(overshoot)를 야기할 수 있고, 이것은 부하(106)의 회로들의 동작에 대해 출력 전압 Vout의 전압 드룹보다 덜 지장을 준다.
도 6은 본 개시의 일 실시예에 따른, 차동 AC 및 DC 결합 출력 전압을 갖는 NLC 유닛(600)이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
일 실시예에서, NLC(600)는 비교기(601), 가산기(602), DAC(603), DAC(604) 및 트림 로직(305)을 포함한다. 이 실시예에서, Vout 및 접지(Gnd) 모두는 비교기(601)의 입력들에 AC 및 DC 결합된다(이 외에는 비교기(501)와 유사함). 일 실시예에서, 2개의 HPF들(제1 HPF 및 제2 HPF)이 비교기(601)를 위한 AC 및 DC 결합된 입력들을 생성하는데 사용된다. NLC 유닛(600)의 하나의 기술적인 효과는, 트리거 신호를 생성하는 결정 프로세스에서 접지 노이즈가 또한 모델링되기 때문에, NLC 유닛(600)이 NLC 유닛(500)에 비해 2배의 SNR(signal to noise ratio)을 나타낸다는 것이다. 도 5 및 도 6의 실시예들은 Vout_AC에 대한 Vout의 DC 결합에 AC 부스트를 제공한다.
일 실시예에서, 제1 HPF는 캐패시터 C1, 저항기 R1 및 저항기 R2를 포함한다. 이 실시예에서, 저항기 R1은 노드 Vout_AC에 대하여 Vout 또는 Vcc를 DC 결합하는데 사용되는 한편, 캐패시터 C1은 Vout_AC에 대하여 Vout을 AC 결합하는데 사용된다. 일 실시예에서, 스위치 S1(예를 들어, 패스 게이트)이 Vout_AC에 대하여 Vcc 또는 Vout을 결합하는데 사용된다. 일 실시예에서, 캐패시터 C1은 제어 루프의 안정성을 개선하기 위해 위상 리드(phase lead)를 제공한다. 일 실시예에서, 캐패시터 C1의 캐패시턴스는 HPF T sel1 신호에 의해 프로그램가능하다. 일 실시예에서, HPF T sel1 신호는 퓨즈에 의해 생성된다. 다른 실시예들에서, HPF T sel1 신호는 소프트웨어에 의해 프로그램가능하다. 일 실시예에서, 저항기 R2의 일 단자는 Vout_AC에 결합되고, 저항기 R2의 다른 단자는 DAC(603)에 결합된다.
일 실시예에서, DAC(603)는 임계값 비트들을 아날로그 표현으로 변환한다. 일 실시예에서, 가산기(602)는 임계값 비트들에 비교기(601)의 오프셋 트림 값들을 추가하여 DAC(603)를 위한 디지털 입력을 제공한다. 일 실시예에서, 가산기(602)는 디지털 가산기이다. 일 실시예에서, 제1 및 제2 HPF들의 저항기들 및 캐패시터들(즉, R1, R2, R3, R4, C1 및 C2)은 비교기(601)로부터의 출력에 따라 트림 로직(305)에 의해 트리밍된다. 일 실시예에서, RC 트림 동작은 컨트롤러(300)에 대한 것과 동일하다. 도 3에서와 같이, 도 6의 트림 로직(305)은 비교기 오프셋을 트리밍하는데 사용된다. 도 3을 참조하여 기술된 것과 동일한 오프셋 트림 접근법이 600에 적용된다.
"트림 중간점(trim midpoint)"은 305로부터의 최대 트림 코드를 2로 나눈 것이다. 이는, 비교기의 양의 오프셋 및 음의 오프셋 모두를 트리밍할 수 있게 한다. 이 동작은 또한 도 3의 장치(300)에서 DAC(304)에 대하여 기준을 트림 중간점만큼 시프트시킴으로써 사용된다. 일 실시예에서, 임계값 비트들은 8mV 증분들의 5개의 비트들이다. 다른 실시예들에서, 다른 수의 비트들 및 입도가 사용될 수 있다.
일 실시예에서, 제2 HPF는 캐패시터 C2, 저항기 R3 및 저항기 R4를 포함한다. 이 실시예에서, 캐패시터 C2는 Gnd_AC에 Gnd를 AC 결합하는데 사용된다. 일 실시예에서, 저항기 R4는 Gnd_AC에 기준 전압(Ref) 또는 전원(Vcc)을 DC 결합하는데 사용된다. 일 실시예에서, 스위치 S2(예를 들어, 패스 게이트)는 Gnd_AC에 Vcc 또는 Ref를 결합하는데 사용된다. 일 실시예에서, 스위치 S1이 Vcc에 저항기 R1을 결합하고 스위치 S2가 Vcc에 저항기 R2를 결합하는 경우, NLC 유닛(600)은 출력 전압이 캐패시터 C1을 통해 비교기(601)에 AC 결합되는 AC 결합 모드를 이용하여 동작한다. 일 실시예에서, 스위치 S1이 Vout에 저항기 R1을 결합하고 스위치 S2가 Ref에 저항기 R2를 결합하는 경우, NLC 유닛(600)은 출력 전압이 캐패시터 C1을 통해 비교기(601)에 AC 및 DC 결합되는 AC 및 DC 결합 모드들을 이용하여 동작한다.
일 실시예에서, 제2 HPF는 의사 결정(decision making)에 있어서 고주파수 노이즈가 변조되는 것을 허용한다. 제2 HPF의 하나의 기술적인 효과는, 그것이 감지 라인들(즉, Vout_AC 및 Gnd_AC 노드들) 상의 공통 모드 노이즈로부터의 내성을 비교기(601)에 제공한다는 것이다. 일 실시예에서, 제1 및 제2 HPF들에 대한 시간 상수들은 1ns 내지 8ns이다. 다른 실시예들에서, 다른 시간 상수들이 사용될 수 있다.
일 실시예에서, C2의 캐패시턴스는 HPF T sel2 신호에 의해 프로그램가능하다. 일 실시예에서, C1 및 C2 모두는 가변 HPF 시간 상수를 제공하도록 프로그램가능하다. 일 실시예에서, 양쪽 필터들에 대하여 동일한 시간 상수들을 제공하기 위해, C1 및 C2 모두를 프로그래밍하는데 동일한 신호가 사용된다. 다른 실시예에서, 양쪽 필터들에 대하여 동일한 시간 상수들을 제공하기 위해, C1 및 C2 모두를 프로그래밍하는데 상이한 신호들이 사용된다. 일 실시예에서, HPF T sel2 신호는 퓨즈에 의해 생성된다. 다른 실시예들에서, HPF T sel2 신호는 소프트웨어에 의해 프로그램가능하다. 일 실시예에서, 저항기 R3의 일 단자는 Gnd_AC에 결합되고, 저항기 R3의 다른 단자는 DAC(604)에 결합된다. 일 실시예에서, DAC(604)는 RC 트림 비트들을 아날로그 표현으로 변환한다.
일 실시예에서, NLC 유닛(600)은 비교기(501) 및/또는 바이패스 유닛(502)의 출력을 오버라이드하기 위한 멀티플렉서 또는 로직(도시되지 않음)을 더 포함한다. 이러한 실시예에서, 전압 드룹 관리를 위한 트리거 신호를 생성하기 위해, Vout의 전압 드룹이 곧 생성할 것을 나타내는 다른 로직으로부터의 출력이 사용된다. 예를 들어, 예측 로직(도시되지 않음)은 부하(106)에 의한 전류 요구 증가를 예측하거나 또는 예상할 수 있고, 비교기(501) 및/또는 바이패스 유닛(502)의 출력을 오버라이드 하기 위해 멀티플렉서 또는 로직에 신호를 제공할 수 있다. 이러한 실시예에서, 브리지 컨트롤러(101)는 Vout의 전압 드룹 이전에 또는 Vout의 전압 드룹이 곧 발생하려고 할 때 하이-사이드 스위치 MPs를 턴온하도록 강제된다. 일 실시예에서, 동일한 동작(즉, 디바이스들을 강제적으로 턴 오프함)이 또한 클램프 하이-사이드 스위치 MPc에 인가되거나 또는 하이-사이드 스위치 MPs 및 클램프 하이-사이드 스위치 MPc 모두에 동시에 인가될 수 있다. 이러한 주도적인 전압 드룹 관리는 (하이-사이드 스위치 MPs가 강제적으로 턴온되므로) 출력 전압 Vout에 오버슈트를 야기할 수 있고, 이것은 부하(106)의 회로들의 동작에 대해 출력 전압 Vout의 전압 드룹보다 덜 지장을 준다.
도 7은 본 발명의 일 실시예에 따른, 전압 드룹 관리를 위한 보상기 유닛(105)의 일부분 및 부스트 유닛(예를 들어, 404)을 갖는 장치(700)이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7의 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
일 실시예에서, 보상기 유닛(105)은 비교기(701)(예를 들어, 109), 및 수동 컴포넌트들(110)의 일부를 형성하는 저항기들(Rbv1, Rbv2, Rbv3 및 Rbv4)을 포함한다. 일 실시예에서, 비교기(701)는 비교기(109)와 동일하다. 일 실시예에서, 비교기(701)는 비교기(104)를 위한 Vref_s를 생성한다. 일 실시예에서, LoadGndSense 노드는 부하(106)의 물리적 근방의 접지 노드이다. 실시예들은 비교기(701)에 대한 입력으로서 탭되는 노드 B를 도시하는 한편, 다른 노드들(예를 들어, 노드들 A 및 C) 또한 비교기(701)에 선택적으로 결합될 수 있다. 일 실시예에서, 비교기(701)는 또한 입력 loadsense(즉, 부하(106)에서 Vout)를 수신한다.
일 실시예에서, 부스트 유닛(404)은 플래토(plateau) 및 램프(ramp) 유한 상태 머신(FSM)(702), 디코더(703) 및 R2R 래더(704)를 포함한다. 일 실시예에서, FSM(702)은 부스트 강도 코드 및 부스트 램프 코드를 생성하기 위해 NLC 유닛들(102 또는 402)로부터(또는 위상 조절기(403)로부터) 트리거 신호를 수신한다. 일 실시예에서, 디코더(703)는 FSM(701) 및 R2R 래더(704)에 결합된다. 일 실시예에서, 디코더(703)는 부스트 강도 및 부스트 램프 코드를 수신하고, R2R 래더(704)에 대한 코드(V_DAC)를 생성한다.
일 실시예에서, FSM(702)의 출력들은 플래토 크기를 "부스트 강도"로서 나타내고, 출력의 시간 상태(즉, 플래토 또는 램프의 상태에 있는지의 여부)를 "램프 코드"로서 나타낸다. 일 실시예에서, 디코더(703)는 이 신호들(즉, 부스트 강도 및 램프 코드)을 DAC에 의해 사용되는 하나의 디지털 코드로 머지한다. 일 실시예에서, FSM(702) 및 디코더(703)는, 트리거 신호를 수신하고 코드 V_DAC를 생성하는 하나의 블록으로 머지될 수 있다.
일 실시예에서, R2R 래더(704)는 저항기 Rvb5에 결합된 가변 전원 Vsupp를 포함하고, 여기에서 저항기 Rvb5의 일 단자는 노드 A에 결합되고 저항기 Rvb5의 다른 단자는 Vsupp에 결합된다. 실시예는 노드 A에 결합된 R2R 래더(704)를 도시하지만, 그것은 또한 노드 B 또는 C에 결합될 수 있다. 일 실시예에서, Rbv1은 (Rvb2+Rvb3)/25와 대략 일치하는 (Rvb5)/6과 대략 일치한다. 일 실시예에서, Rvb4는 (Rvb1∥Rvb5)/2와 일치한다. 이 실시예에서, DAC 전압은 장치(100 및 400)의 Vref와 동등하다.
도 8은 본 개시의 일 실시예에 따른, 부스트 유닛(404)의 동작을 도시하는 플롯(800)이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8의 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
플롯(800)의 x축은 시간인 한편 y축은 전압이다. (y축 상의) 부스트 강도 코드(801) 및 (x축 상의) 램프 코드(802)가 플롯(800)에 중첩된다. FSM(702)의 출력에 따라, 초기 부스트 강도(803)는 플래토 1(예를 들어, 70mV) 또는 플래토2(예를 들어, 35mV) 또는 도시되지 않은 다른 플래토들을 야기할 수 있다. 이 예시에서, 부스트 강도 코드 011은 플래토 2에 대응하고, 부스트 강도 코드 111은 플래토 1에 대응한다.
파형들(804 및 805)은 예시의 목적을 위한 두 개의 상이한 부스트 행동들이다. 일 실시예에서, 플래토(1) 및 플래토(2)는 20-30ns의 지속기간을 갖는다. 다른 실시예들에서, 다른 지속기간이 프로그램될 수 있다. 일 실시예에서, 램프 코드(802)는 10ns 스텝 크기를 갖는 3 비트 코드이다. 다른 실시예들에서, 다른 비트 코드들 및 스텝 크기들이 이용될 수 있다.
도 9는, 본 명세서의 일 실시예에 따라, 전압 드룹 관리를 위해 DC 결합 NLC 유닛 및/또는 AC 및 DC 결합 NLC 유닛을 갖는 스위칭 VR을 갖는, 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)(1600)이다. 임의의 다른 도면의 구성요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9의 그러한 구성요소들은 기술된 것과 유사한 임의의 방법으로 동작하거나 또는 기능할 수 있지만, 이에 한정되는 것은 아님을 유의한다.
도 9는 플랫 표면 인터페이스 커넥터들(flat surface interface connectors)이 이용될 수 있는 모바일 디바이스의 일 실시예의 블록도를 나타낸다. 일 실시예에서, 컴퓨팅 디바이스(1600)는 컴퓨팅 테블릿, 모바일 폰 또는 스마트폰, 무선-가능 전자 리더, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되었고, 그러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시되지는 않았다는 것이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 설명한 실시예들에 따라, 전압 드룹 관리를 위한 DC 결합 NLC 유닛 및/또는 AC 및 DC 결합 NLC 유닛을 갖는 스위칭 VR을 갖는 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 또한 실시예들에서 설명된 전압 드룹 관리를 위해 DC 결합 NLC 유닛 및/또는 AC 및 DC 결합 NLC 유닛을 갖는 스위칭 VR을 포함할 수 있다. 본 명세서의 다양한 실시예들은 또한 무선 인터페이스와 같은 내부의 네트워크 인터페이스(1670)을 포함할 수 있어, 시스템 실시예가 무선 디바이스, 예를 들면, 셀 폰 또는 PDA에 통합될 수 있게 한다.
일 실시예에서, 프로세서(1610)(및 프로세서(1690))는 마이크로프로세서들, 응용 프로세서들, 마이크로컨트롤러들, 프로그램가능한 로직 디바이스들, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1610)에 의해 수행되는 프로세싱 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 프로세싱 동작들은 사람인 사용자와의 또는 다른 디바이스들과의 I/O(입력/출력)에 관한 동작들, 전력 관리에 관한 동작들, 및/또는 컴퓨팅 디바이스(1600)를 또 다른 디바이스에 접속하는 것에 관한 동작들을 포함한다. 프로세싱 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관한 동작들을 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 오디오 서브시스템(1620)을 포함하며, 이는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 연관된 하드웨어(예를 들면, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들면, 드라이버들, 코덱들) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라, 마이크로폰 입력도 포함할 수 있다. 그러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600)에 통합되거나, 또는 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 컴퓨팅 디바이스(1600)와 상호작용하는 사용자를 위한 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예를 들면, 디스플레이 디바이스들) 및 스프트웨어(예를 들면, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은 디스플레이 인터페이스(1632)를 포함하며, 이는 사용자에게 디스플레이를 제공하도록 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이에 관한 적어도 일부 프로세싱을 수행하기 위해 프로세서(1610)로부터 분리된 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양쪽을 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 컨트롤러(1640)는 사용자와의 상호작용에 관한 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작 가능하다. 추가적으로, I/O 컨트롤러(1640)는 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 시스템(1600)에 접속하는 추가적인 디바이스를 위한 접속 포인트를 나타낸다. 예를 들면, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들과 같은 특정 응용들과 함께 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
전술한 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들면, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션 또는 기능을 위한 입력 또는 커맨드들을 제공할 수 있다. 추가적으로, 오디오 출력은 디스플레이 출력 대신에, 또는 그에 더하여 제공될 수 있다. 또 다른 예시에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 또한, I/O 컨트롤러(1640)에 의해 적어도 부분적으로 관리될 수 있는, 입력 디바이스로서 동작한다. I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하기 위해 컴퓨팅 디바이스(1600) 상에 추가적인 버튼들 또는 스위치들이 또한 존재할 수 있다.
일 실시예에서, I/O 컨트롤러(1640)는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적인 사용자 상호작용의 일부일 수 있을 뿐만 아니라, (노이즈를 위한 필터링, 휘도 검출을 위한 디스플레이 조절, 카메라를 위한 플래시 적용, 또는 다른 특징들과 같은) 시스템의 동작에 영향을 주는 그것에의 환경 입력을 제공한다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 배터리 전력 사용량, 배터리의 충전, 및 전력 절약 동작에 관한 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스의 전력이 차단된 경우 상태가 변화하지 않음) 및/또는 휘발성(메모리 디바이스의 전력이 차단된 경우 상태를 결정할 수 없음) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서들, 또는 다른 데이터뿐만 아니라, 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행에 관한 (장기 또는 단기 어느 한쪽의) 시스템 데이터를 저장할 수 있다.
실시예들의 구성요소는 또한 컴퓨터 실행가능한 명령어들(예를 들면, 본원에 설명된 임의의 다른 프로세스들을 실행하기 위한 명령어들)을 저장하기 위한 머신 판독가능한 매체(예를 들면, 메모리(1660))로서 제공될 수 있다. 머신 판독가능한 매체(예를 들면, 메모리(1660))는 플래시 메모리, 광 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광 카드, 상변화 메모리(PCM), 또는 전자 또는 컴퓨터 실행가능한 명령어들을 저장하기에 적합한 임의의 유형의 머신 판독가능한 매체를 포함할 수 있으나, 이에 제한되지 않는다. 예를 들면, 본 명세서의 실시예들은 통신 링크(예를 들면, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들을 통해 원격 컴퓨터(예를 들면, 서버)로부터 요청 컴퓨터(예를 들면, 클라이언트)로 전달될 수 있는 컴퓨터 프로그램(예를 들면, BIOS)로서 다운로드될 수 있다.
커넥티비티(1670)는 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들면, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들면, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들뿐만 아니라, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 장치들일 수 있다.
커넥티비티(1670)는 다수의 상이한 유형의 커넥티비티를 포함할 수 있다. 일반화를 위해, 컴퓨팅 디바이스(1600)는 셀룰러 커넥티비티(1672) 및 무선 커넥티비티(1674)와 함께 예시된다. 셀룰러 커넥티비티(1672)는 일반적으로, 예컨데, GSM(global system for mobile communications) 또는 변형물 또는 파생물, CDMA(code division multiple access) 또는 변형물 또는 파생물, TDM(time division multiplexing) 또는 변형물 또는 파생물, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 커넥티비티를 지칭한다. 무선 커넥티비티(또는 무선 인터페이스)(1674)는 셀룰러가 아닌 무선 커넥티비티를 지칭하며, (Bluetooth, Near Field 등과 같은) PAN(personal area network), (Wi-Fi와 같은) LAN(local area network), 및/또는 (WiMax와 같은) WAN(wide area network), 또는 다른 무선 통신을 포함할 수 있다.
주변 연결들(1680)은 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 주변 연결을 행하기 위한 소프트웨어 컴포넌트들(예를 들면, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)가 다른 컴퓨팅 디바이스로의(1682"로의") 주변 디바이스일 뿐만 아니라, 그것에 접속된 (1684"로부터의") 주변 디바이스들을 가질 수 있다는 것이 이해될 것이다. 컴퓨팅 디바이스(1600)는, 예를 들면, 컴퓨팅 디바이스(1600) 상의 컨텐트를 관리(예를 들면, 다운로드 및/또는 업로드, 충전, 동기화)하는 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹(docking)" 커넥터를 공통으로 갖는다. 추가적으로, 도킹 커넥터는 컴퓨팅 디바이스(1600)가, 예를 들면, 시청각 또는 다른 시스템들에 출력된 컨텐트를 제어하게 하도록 특정 주변 장치들에 컴퓨팅 디바이스(1600)가 접속하게 할 수 있다.
독점 도킹 커넥터 또는 다른 독점 접속 하드웨어에 더하여, 컴퓨팅 디바이스(1600)는 공통 또는 표준 기반 커넥터들을 통해 주변 연결들(1680)을 행할 수 있다. 공통 유형들은, (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire, 또는 다른 유형들을 포함할 수 있다.
명세서에서, "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예들"에 대한 참조는 실시예들과 함께 설명된 특정 특징, 구조 또는 특성이, 반드시 모든 실시예가 아니라, 적어도 일부 실시예들에 포함한다는 것을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현은 반드시 모두 동일한 실시예들을 지칭하는 것이 아니다. 명세서에서 컴포넌트, 특징, 구조 또는 특성이 포함"될 수 있다"("may", "might", 또는 "could")고 언급된 경우, 특정 컴포넌트, 특징, 구조, 또는 특성은 포함되도록 요구되지는 않는다. 명세서 또는 특허청구범위에서 "하나의"("a" 또는 "an") 구성요소에 대해 언급하는 경우, 그것은 구성요소들 중 하나만이 존재한다는 것을 의미하지는 않는다. 명세서 또는 특허청구범위에서 "추가의"(an additional") 구성요소에 대해 언급하는 경우, 그것은 하나보다 많은 추가의 구성요소가 존재하는 것을 배제하는 것은 아니다.
또한, 특정 특징들, 구조들, 기능들, 또는 특성들이 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들면, 두 개의 실시예들과 연관된 특정 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 경우에는 언제든지 제1 실시예는 제2 실시예와 결합될 수 있다.
본 명세서가 특정 실시예들과 함께 설명되었지만, 그러한 실시예들에 대한 많은 대안들, 수정들 및 변경들이 전술한 내용에 비추어 본 기술 분야에 통상의 지식을 가진 자들에게 명백할 것이다. 예를 들면, 다른 메모리 아키텍쳐들, 예를 들면, DRAM(Dynamic RAM)이 설명된 실시예들을 이용할 수 있다. 본 명세서의 실시예들은 모든 그러한 대안들, 수정들 및 변경들이 첨부된 특허청구범위의 넓은 범위 내에 속하는 것으로서 포함되는 것이 의도된다.
또한, IC(integrated circuit) 칩들 및 다른 컴포넌트들에 대한 공지된 전력/그라운드 접속들은, 예시 및 설명의 간결함을 위해, 그리고 본 명세서를 불명료하게 하지 않도록, 제시된 도면들 내에 도시되거나 또는 도시되지 않을 수 있다. 또한, 본 명세서를 불명료하게 하지 않기 위해, 그리고 블록도 배열들의 실시에 관한 상세가 본 명세서가 실시되어야 하는 플랫폼에 매우 의존한다(즉, 그러한 상세는 본 기술 분야에 숙련된 자들의 이해 범위 내에 있을 것이다)는 점에서, 배열들이 그러한 블록도 형식으로 도시될 수 있다. 특정 상세(예를 들면, 회로들)가 본 명세서의 예시의 실시예들을 설명하기 위해 설명되는 경우, 본 명세서가 그러한 특정 상세 없이, 또는 그의 변경과 함께 실시될 수 있다는 것은 본 기술 분야에 숙련된 자들에게 명백할 것이다. 본 명세서는 따라서 한정하는 것이 아니라 예시하는 것으로서 간주되어야 한다.
이하의 예시들은 추가 실시예들에 속한다. 예시들의 상세는 하나 이상의 실시예들 어디에서든 이용될 수 있다. 본원에 개시된 장치의 모든 추가적인 특징들은 또한 방법 또는 프로세스에 관해 실시될 수 있다.
예를 들면, 장치는, 부하에 결합하기 위한 제1 인덕터; 제1 인덕터에 결합되고, 부하에 결합하기 위한 캐패시터; 제1 인덕터에 결합된 제1 하이-사이드 스위치; 제1 인덕터에 결합된 제1 로우-사이드 스위치; 제1 하이-사이드 스위치 및 제1 로우-사이드 스위치를 언제 턴온 및 오프할지를 제어하는 브리지 컨트롤러; 및 부하 상의 출력 전압을 모니터링하고, 전압 드룹이 상기 부하 상에서 검출될 때 상기 브리지 컨트롤러가 제1 하이-사이드 스위치를 턴온하고 제1 로우-사이드 스위치를 턴오프하게 하는 NLC 유닛을 포함한다.
일 실시예에서, 장치는 브리지 컨트롤러를 제어하기 위해 비교기의 출력을 오버라이드하도록 동작 가능한 로직 유닛을 더 포함한다. 일 실시예에서, 장치는, 캐패시터에 결합되고, 부하에 결합하기 위한 제2 인덕터 또는 저항기; 제2 인덕터 또는 저항기에 결합된 제2 하이-사이드 스위치; 및 제2 하이-사이드 스위치를 언제 턴온 및 오프할지를 제어하는 클램프 컨트롤러를 더 포함한다. 일 실시예에서, 장치는, 제2 인덕터에 결합된 제2 로우-사이드 스위치를 더 포함한다. 일 실시예에서, 제2 인덕터, 제2 하이-사이드 스위치, 제2 로우-사이드 스위치, 및 클램프 컨트롤러는, 각각, 제1 인덕터, 제1 하이-사이드 스위치, 제1 로우-사이드 스위치, 및 브리지 컨트롤러보다 크기가 더 작다.
일 실시예에서, NLC 유닛은 클램프 컨트롤러에 결합된다. 일 실시예에서, 장치는 NLC 유닛의 출력의 펄스 폭을 조절하는 펄스 조절기를 더 포함하고, 펄스 조절기는 클램프 컨트롤러에 결합된다. 일 실시예에서, 장치는 부하 상의 출력 전압에 따라 비교기에 대한 기준 전압을 조절하는 보상기를 더 포함한다.
일 실시예에서, 장치는 보상기에 결합되는 전압 부스트 유닛을 더 포함하고, 전압 부스트 유닛은 NLC 유닛의 출력에 응답하여 비교기에 대한 기준 전압을 조절하도록 동작 가능하다. 일 실시예에서, 전압 부스트 유닛은 부하에 의한 전력 소비의 팩터들 중 적어도 하나에 따라 프로그램가능한 양만큼 비교기에 대한 기준 전압을 조절하고, 제2 하이-사이드 스위치의 활동을 턴온하도록 동작 가능하다. 일 실시예에서, 전압 부스트 유닛은 기준 전압을 증가시키고 이어서 기준 전압을 점진적으로 감소시킴으로써 기준 전압을 조절하도록 동작 가능하다.
일 실시예에서, NLC 유닛은 비교기; 및 부하 상의 AC 출력 전압을 비교기의 입력에 결합시키는 하이 패스 필터를 형성하는 디바이스들의 네트워크를 포함하고, 비교기의 출력은 로직 유닛을 제어한다. 일 실시예에서, NLC 유닛은 비교기; 및 부하 상의 AC 및 DC 출력 전압을 비교기의 입력에 결합시키는 유한 DC 게인(finite DC gain)을 갖는 하이 패스 필터를 형성하는 디바이스들의 네트워크를 포함하고, 비교기의 출력은 로직 유닛을 제어한다.
일 실시예에서, 장치는 비교기에 의해 수신되는 신호를 생성하는 파 생성기를 더 포함한다. 일 실시예에서, 부하는 프로세서 코어; 그래픽 코어; 또는 메모리 중 적어도 하나이다. 일 실시예에서, 장치는 NLC 유닛의 출력의 펄스 폭을 조절하는 펄스 조절기를 더 포함한다. 일 실시예에서, 장치는 부하 상의 출력 전압에 따라 비교기에 대한 기준 전압을 조절하는 비교기; 및 비교기에 결합되는 전압 부스트 유닛을 더 포함하고, 전압 부스트 유닛은 NLC 유닛의 출력에 응답하여 비교기에 대한 기준 전압을 조절하도록 동작 가능하다.
다른 예시에서, 장치는: 제1 하이-사이드 및 제1 로우-사이드 스위치들을 턴온 및 오프할 때를 제어하는 브리지 컨트롤러; 부하 상의 출력 전압을 모니터링하고, 부하 상에서 전압 드룹이 검출될 때 브리지 컨트롤러가 제1 하이-사이드 스위치를 턴온하고 제1 로우-사이드 스위치를 턴 오프하게 하는 NLC 유닛; 기준 전압과 관련된 주기 신호를 비교하는 비교기; 및 NLC 유닛의 출력에 따라 브리지 컨트롤러를 제어하기 위해 비교기의 출력을 오버라이드하도록 동작 가능한 로직 유닛을 포함한다. 일 실시예에서, NLC 유닛은 비교기; 및 부하 상의 AC 출력 전압을 비교기의 입력에 결합하는 하이 패스 필터를 형성하는 디바이스들의 네트워크를 포함하고, 비교기의 출력은 로직 유닛을 제어한다.
일 실시예에서, NLC 유닛은 비교기; 및 부하 상의 AC 및 DC 출력 전압을 비교기의 입력에 결합하는 유한 DC 게인을 갖는 하이 패스 필터를 형성하는 디바이스들의 네트워크를 포함하고, 비교기의 출력은 로직 유닛을 제어한다. 일 실시예에서, 장치는 보상기에 연결되는 전압 부스트 유닛을 더 포함하고, 전압 부스트 유닛은 NLC 유닛의 출력에 응답하여 비교기에 대한 기준 전압을 조절하도록 동작 가능하다.
다른 예시에서, 시스템은 메모리 유닛; 메모리 유닛에 연결되는 프로세서 - 상기 프로세서는 전압 조정기를 포함하고, 상기 전압 조정기는, 부하에 결합하기 위한 제1 인덕터; 제1 인덕터에 결합되고, 부하에 결합하기 위한 캐패시터; 제1 인덕터에 결합되는 제1 하이-사이드 스위치; 제1 인덕터에 결합되는 제1 로우-사이드 스위치; 제1 하이-사이드 및 제1 로우-사이드 스위치들을 언제 턴온 및 오프할지를 제어하는 브리지 컨트롤러; 및 부하 상의 출력 전압을 모니터링하고, 부하 상에서 전압 드룹이 검출될 때 브리지 컨트롤러가 제1 하이-사이드 스위치를 턴온하고 제1 로우-사이드 스위치를 턴 오프하게 하는 NLC 유닛을 포함함 -; 및 프로세서가 다른 디바이스들과 통신하게 하는 무선 인터페이스를 포함한다.
일 실시예에서, 시스템은 프로세서에 의해 프로세싱되는 데이터를 디스플레이하는 디스플레이 유닛을 더 포함한다. 일 실시예에서, 시스템은, 캐패시터에 결합되고, 부하에 결합하기 위한 제2 인덕터 또는 저항기; 제2 인덕터 또는 저항기에 결합되는 제2 하이-사이드 스위치; 및 제2 하이-사이드 스위치를 언제 턴온 및 오프할지를 제어하는 클램프 컨트롤러를 더 포함한다.
일 실시예에서, NLC 유닛은 부하 상의 AC 출력 전압을 비교기의 입력에 결합하는 하이 패스 필터를 형성하는 디바이스들의 네트워크 - 비교기의 출력은 브리지 컨트롤러를 제어하기 위한 로직 유닛을 제어함 -, 또는 부하 상의 AC 및 DC 출력 전압을 비교기의 입력에 결합하는 유한 DC 게인을 갖는 하이 패스 필터를 형성하는 디바이스들의 네트워크 - 비교기의 출력은 브리지 컨트롤러를 제어하기 위한 로직 유닛을 제어함 - 중 적어도 하나를 포함한다.
독자가 기술적 개시의 본질 및 요지를 확인하게 하는 요약서가 제공된다. 요약서는 청구항의 범위 또는 의미를 제한하는 데에 사용될 것이 아님을 이해함과 함께 제공된다. 다음의 청구항들은 상세한 설명에 포함되며, 각각의 청구항은 개별적인 실시예로서 존재할 것이다.

Claims (22)

  1. 부하에 결합하기 위한 제1 인덕터;
    상기 제1 인덕터에 결합되고, 상기 부하에 결합하기 위한 캐패시터;
    상기 제1 인덕터에 결합되는 제1 하이-사이드 스위치(high-side switch);
    상기 제1 인덕터에 결합되는 제1 로우-사이드 스위치(low-side switch);
    상기 제1 하이-사이드 스위치 및 제1 로우-사이드 스위치를 언제 턴온 및 오프할지를 제어하는 브리지 컨트롤러;
    상기 부하 상의 출력 전압을 모니터링하고, 상기 부하 상에서 전압 드룹(droop)이 검출될 때 상기 브리지 컨트롤러가 상기 제1 하이-사이드 스위치를 턴온하고 상기 제1 로우-사이드 스위치를 턴 오프하게 하는 비선형 제어(NLC) 유닛; 및
    상기 NLC 유닛의 출력의 펄스 폭을 조절하는 펄스 조절기를 포함하는 장치.
  2. 제1항에 있어서,
    상기 브리지 컨트롤러를 제어하기 위해 비교기의 출력을 오버라이드(override)하도록 동작 가능한 로직 유닛을 더 포함하는 장치.
  3. 제2항에 있어서,
    상기 캐패시터에 결합되고, 상기 부하에 결합하기 위한 제2 인덕터 또는 저항기;
    상기 제2 인덕터 또는 저항기에 결합되는 제2 하이-사이드 스위치; 및
    상기 제2 하이-사이드 스위치를 언제 턴온 및 오프할지를 제어하는 클램프 컨트롤러
    를 더 포함하는 장치.
  4. 제3항에 있어서,
    상기 제2 인덕터에 결합되는 제2 로우-사이드 스위치를 더 포함하는 장치.
  5. 제3항에 있어서,
    상기 제2 인덕터, 제2 하이-사이드 스위치, 제2 로우-사이드 스위치, 및 클램프 컨트롤러는 각각, 상기 제1 인덕터, 제1 하이-사이드 스위치, 제1 로우-사이드 스위치, 및 브리지 컨트롤러보다 크기가 더 작은 장치.
  6. 제3항에 있어서,
    상기 NLC 유닛은 상기 클램프 컨트롤러에 결합되는 장치.
  7. 제3항에 있어서,
    상기 NLC 유닛의 출력의 펄스 폭을 조절하는 펄스 조절기를 더 포함하고, 상기 펄스 조절기는 상기 클램프 컨트롤러에 결합되는 장치.
  8. 제3항에 있어서,
    상기 부하 상의 출력 전압에 따라 상기 비교기에 대한 기준 전압을 조절하는 보상기를 더 포함하는 장치.
  9. 제8항에 있어서,
    상기 보상기에 결합되는 전압 부스트 유닛을 더 포함하고, 상기 전압 부스트 유닛은 상기 NLC 유닛의 출력에 응답하여 상기 비교기에 대한 기준 전압을 조절하도록 동작 가능한 장치.
  10. 제8항에 있어서,
    전압 부스트 유닛은 상기 부하에 의한 전력 소비의 팩터들 중 적어도 하나의 팩터에 따라 프로그램가능한 양만큼 상기 비교기에 대한 기준 전압을 조절하고 상기 제2 하이-사이드 스위치의 활동을 턴온하도록 동작 가능한 장치.
  11. 제8항에 있어서,
    전압 부스트 유닛은 상기 기준 전압을 증가시키고 이어서 상기 기준 전압을 점진적으로 감소시킴으로써 상기 기준 전압을 조절하도록 동작 가능한 장치.
  12. 제1항에 있어서,
    상기 NLC 유닛은,
    비교기; 및
    상기 부하 상의 교류(AC) 출력 전압을 상기 비교기의 입력에 결합하는 하이 패스 필터를 형성하는 디바이스들의 네트워크
    를 포함하고, 상기 비교기의 출력은 로직 유닛을 제어하는 장치.
  13. 제1항에 있어서,
    상기 NLC 유닛은,
    비교기; 및
    상기 부하 상의 교류(AC) 및 직류(DC) 출력 전압을 상기 비교기의 입력에 결합하는 유한 DC 게인(finite DC gain)을 갖는 하이 패스 필터를 형성하는 디바이스들의 네트워크
    를 포함하고, 상기 비교기의 출력은 로직 유닛을 제어하는 장치.
  14. 제2항에 있어서,
    상기 비교기에 의해 수신되는 신호를 생성하는 파 생성기(wave generator)를 더 포함하는 장치.
  15. 제1항에 있어서,
    상기 부하는:
    프로세서 코어;
    그래픽 코어; 또는
    메모리 중 적어도 하나인 장치.
  16. 삭제
  17. 제2항에 있어서,
    상기 부하 상의 출력 전압에 따라 상기 비교기에 대한 기준 전압을 조절하는 보상기; 및
    상기 보상기에 결합되고, 상기 NLC 유닛의 출력에 응답하여 상기 비교기에 대한 기준 전압을 조절하도록 동작 가능한 전압 부스트 유닛
    을 더 포함하는 장치.
  18. 제1 하이-사이드 스위치 및 제1 로우-사이드 스위치를 언제 턴온 및 오프할지를 제어하는 브리지 컨트롤러;
    부하 상의 출력 전압을 모니터링하고, 상기 부하 상에서 전압 드룹이 검출될 때 상기 브리지 컨트롤러가 상기 제1 하이-사이드 스위치를 턴온하고 상기 제1 로우-사이드 스위치를 턴 오프하게 하는 비선형 제어(NLC) 유닛;
    기준 전압과 관련된 주기 신호를 비교하는 비교기;
    상기 NLC 유닛의 출력에 따라 상기 브리지 컨트롤러를 제어하기 위해 상기 비교기의 출력을 오버라이드하도록 동작 가능한 로직 유닛; 및
    상기 NLC 유닛의 출력의 펄스 폭을 조절하는 펄스 조절기를 포함하는 장치.
  19. 제18항에 있어서,
    상기 NLC 유닛은,
    비교기; 및
    상기 부하 상의 교류(AC) 출력 전압을 상기 비교기의 입력에 결합하는 하이 패스 필터를 형성하는 디바이스들의 네트워크
    를 포함하고, 상기 비교기의 출력은 상기 로직 유닛을 제어하는 장치.
  20. 제18항에 있어서,
    상기 NLC 유닛은,
    비교기; 및
    상기 부하 상의 교류(AC) 및 직류(DC) 출력 전압을 상기 비교기의 입력에 결합하는 유한 DC 게인을 갖는 하이 패스 필터를 형성하는 디바이스들의 네트워크를 포함하고, 상기 비교기의 출력은 상기 로직 유닛을 제어하는 장치.
  21. 제18항에 있어서,
    보상기에 결합되는 전압 부스트 유닛을 더 포함하고,
    상기 전압 부스트 유닛은 상기 NLC 유닛의 출력에 응답하여 상기 비교기에 대한 기준 전압을 조절하도록 동작 가능한 장치.
  22. 메모리 유닛;
    상기 메모리 유닛에 결합되고, 제1항 내지 제15항 및 제17항 중 어느 한 항의 장치에 따른 전압 조정기를 포함하는 프로세서;
    상기 프로세서가 다른 디바이스들과 통신하게 하는 무선 인터페이스; 및
    상기 프로세서에 의해 프로세싱되는 데이터를 디스플레이하는 디스플레이 유닛
    을 포함하는 시스템.
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