JP2007128597A - 半導体記憶装置及び半導体記憶装置の動作方法 - Google Patents
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Abstract
【解決手段】磁気抵抗素子を有する複数のメモリセル及び参照セルを含むメモリアレイと、複数のメモリセルのうちから選択された選択セルのデータを読み出す読み出し回路9とを具備する半導体記憶装置を用いる。読み出し回路9は、選択セルに流れるセンス電流Isをセンス電圧Vsに変換する第1電流電圧変換部21と、参照セルに流れる参照電流Irefを参照電圧Vrefに変換する第2電流電圧変換部21と、センス電圧Vs及び参照電圧Vrefとを共に所定の時間以内に定常状態へ到達させるブースター回路22と、定常状態に到達したセンス電圧Vsと参照電圧Vrefの大小を比較する電圧比較部23とを備える。
【選択図】図4
Description
本発明のMRAMの第1の実施の形態の構成について説明する。
図3は、本発明のMRAMの第1の実施の形態の構成を示すブロック図である。MRAM1は、メモリアレイ2、コントローラ3、行デコーダ4、X終端回路5、Y終端回路6、列デコーダ7、書き込み電流源回路8、センスアンプ9を具備する。
本発明のMRAMの第2の実施の形態の構成について説明する。
図3に示す本発明のMRAMの第2の実施の形態の構成については第1の実施の形態と同様であるからその説明を省略する。図4に示す本発明のMRAMの第2の実施の形態におけるセンスアンプの構成については、第1の実施の形態と同様であるからその説明を省略する。
2、102 メモリアレイ
3 コントローラ
4 行デコーダ
5 X終端回路
6 Y終端回路
7、107 列デコーダ
8 書き込み電流源回路
9、109 センスアンプ
11、111 選択セル
12、12a、12b、112、112a、112b 参照セル
21、121 電流−電圧変換回路
22 ブースター回路
23、123 電圧比較回路
Claims (20)
- 磁気抵抗素子を有する複数のメモリセル及び参照セルを含むメモリアレイと、
前記複数のメモリセルのうちから選択された選択セルのデータを読み出す読み出し回路と
を具備し、
前記読み出し回路は、
前記選択セルに流れるセンス電流をセンス電圧に変換する第1電流電圧変換部と、
前記参照セルに流れる参照電流を参照電圧に変換する第2電流電圧変換部と、
前記センス電圧及び前記参照電圧とを共に所定の時間以内に定常状態へ到達させるブースター回路と、
前記定常状態に到達した前記センス電圧と前記参照電圧の大小を比較する電圧比較部と
を備える
半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記読出し回路は、
前記第1電流電圧変換部の出力端子と、前記第2電流電圧変換部の出力端子とを電気的に開放或いは短絡するスイッチ部を更に備える
半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記スイッチ部は、読み出し動作開始時において短絡状態であり、センス動作開始時において開放状態であり、
前記電圧比較部は、前記スイッチ部が開放状態になった後に動作する
半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
前記ブースター回路は、前スイッチ部が読み出し動作開始時の短絡状態において、前記センス電圧及び前記参照電圧が動作点にあるか否かを調べる監視部を有する
半導体記憶装置。 - 請求項4に記載の半導体記憶装置において、
前記ブースター回路は、前記センス電圧及び前記参照電圧の少なくとも一方が動作点にないと判断した場合、前記第1電流電圧変換部及び前記第2電流電圧変換部のうちの動作点にない電圧に対応する方の負荷インピーダンスを一時的に下げるように動作する
半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記参照セルは、
抵抗値が第1状態である第1参照セルと、
抵抗値が第2状態である第2参照セルと
を備え、
前記第2電流電圧変換部は、前記第1参照セルと第2参照セルとが同時に選択された時、前記第1参照セルに流れる第1参照電流と、前記第2参照セルに流れる第2参照電流の和の1/2に対応する電圧としての前記参照電圧を出力する
半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記第1電流電圧変換部は、
前記選択セルの選択ビット線を所定の電圧にクランプする第1クランプトランジスタと、
前記第1クランプトランジスタの第1ドレイン端子に接続された第1負荷トランジスタと
を備え、
前記第1クランプトランジスタのソース端子がデコーダを介して前記選択ビット線に接続され、
前記第2電流電圧変換部は、
前記参照セルの参照ビット線を所定の電圧にクランプする第2クランプトランジスタと、
前記第2のクランプトランジスタの第2ドレイン端子に接続された第2負荷トランジスタと
を備え、
前記第2クランプトランジスタのソース端子が前記デコーダを介して前記参照ビット線に接続され、
前記第1ドレイン端子及び前記第2ドレイン端子の少なくとも一方に前記ブースター回路が接続されている
半導体記憶装置。 - 請求項7に記載の半導体記憶装置において、
前記第1ドレイン端子と前記第2ドレイン端子との接続を電気的に開放或いは短絡するスイッチ部を更に具備し、
前記第2負荷トランジスタのゲート端子及びドレイン端子が前記第2ドレイン端子に接続されており、
前記第1負荷トランジスタのゲート端子が前記第2ドレイン端子に接続され、ドレイン端子が前記第1ドレイン端子に接続されており、
前記第1ドレイン端子と前記第2ドレイン端子は、前記電圧比較部の入力端子に接続され、
前記第1ドレイン端子に前記センス電圧が出力され、前記第2ドレイン端子に前記参照電圧が出力される
半導体記憶装置。 - 請求項8に記載の半導体記憶装置において、
前記スイッチ部は、読み出し動作開始時において短絡状態であり、センス動作開始時において開放状態であり、
前記電圧比較部は、前記スイッチ部が開放状態になった後に動作する
半導体記憶装置。 - 請求項9に記載の半導体記憶装置において、
前記ブースター回路は、前記読み出し動作開始時において、前記第1ドレイン端子及び前記第2ドレイン端子の少なくとも一方が動作点にないと判断した場合、前記第1ドレイン端子及び前記第2ドレイン端子のうちの動作点にない端子を、一時的に電源電圧及び接地電圧のうちの動作点に近づく方に接続する
半導体記憶装置。 - 請求項7に記載の半導体記憶装置において、
前記第1電流電圧変換部は、
前記センス電流に対応する電流を供給する第3トランジスタと、
前記第3トランジスタの第3ドレイン端子に接続された第3負荷トランジスタと
を更に備え、
前記第2電流電圧変換部は、
前記参照電流に対応する電流を供給する第4トランジスタと、
前記第4トランジスタの第4ドレイン端子に接続された第4負荷トランジスタと
を更に備え、
前記第3ドレイン端子及び前記第4ドレイン端子は、前記電圧比較部の入力端子に接続され、
前記第3ドレイン端子に前記センス電圧が出力され、前記第4ドレイン端子に前記参照電圧が出力される
半導体記憶装置。 - 請求項11に記載の半導体記憶装置において、
前記第3ドレイン端子と前記第4ドレイン端子との接続を電気的に開放或いは短絡するスイッチ部を更に具備し、
前記スイッチ部は、読み出し動作開始時において短絡状態であり、センス動作開始時において開放状態であり、
前記電圧比較部は、前記スイッチ部が開放状態になった後に動作する
半導体記憶装置。 - 請求項12に記載の半導体記憶装置において、
前記ブースター回路は、前記読み出し動作開始時において、前記第1ドレイン端子及び前記第2ドレイン端子の少なくとも一方が動作点にないと判断した場合、前記第1ドレイン端子及び前記第2ドレイン端子のうちの動作点にない端子を、一時的に電源電圧及び接地電圧のうちの動作点に近づく方に接続する
半導体記憶装置。 - 請求項11に記載の半導体記憶装置において、
前記第3ドレイン端子が、前記第3負荷トランジスタのドレイン端子及び前記第4負荷トランジスタのゲート端子と接続されており、
前記第4ドレイン端子とが、前記第3負荷トランジスタのゲート端子及び前記第4負荷トランジスタのドレイン端子と接続されている
半導体記憶装置。 - 請求項11に記載の半導体記憶装置において、
前記第3ドレイン端子が、前記第3負荷トランジスタのドレイン端子に接続されており、
前記第4ドレイン端子が、前記第3負荷トランジスタのゲート端子、前記第4負荷トランジスタのゲート端子、及びドレイン端子と接続されている
半導体記憶装置。 - 半導体記憶装置の動作方法であって、
ここで、前記半導体装置は、
磁気抵抗素子を有する複数のメモリセル及び参照セルを含むメモリアレイと、
前記複数のメモリセルのうちから選択された選択セルのデータを読み出す読み出し回路とを具備し、
前記読み出し回路は、第1電流電圧変換部と、第2電流電圧変換部と、ブースター回路と、電圧比較部とを備え、
前記半導体記憶装置の動作方法は、
(a)第1電流電圧変換部が、前記選択セルに流れるセンス電流をセンス電圧に変換するステップと、
(b)第2電流電圧変換部が、前記参照セルに流れる参照電流を参照電圧に変換するステップと、
(c)ブースター回路が、前記センス電圧及び前記参照電圧とを共に所定の時間以内に定常状態へ到達させるステップと、
(d)電圧比較部が、前記定常状態に到達した前記センス電圧と前記参照電圧の大小を比較するステップと
を具備する
半導体記憶装置の動作方法。 - 請求項16に記載の半導体記憶装置の動作方法において、
前記読出し回路は、前記第1電流電圧変換部の出力端子と前記第2電流電圧変換部の出力端子とを電気的に開放或いは短絡するスイッチ部を更に備え、
前記(d)ステップは、
(d1)前記スイッチ部が、読み出し動作開始時における短絡状態から、センス動作開始時において開放状態にするステップと、
(d2)前記電圧比較部が、前記スイッチ部が開放状態になった後に動作するステップと
を備える
半導体記憶装置の動作方法。 - 請求項17に記載の半導体記憶装置の動作方法において、
前記(c)ステップは、
(c1)前記ブースター回路が、前スイッチ部が読み出し動作開始時の短絡状態において、前記センス電圧及び前記参照電圧が動作点にあるか否かを調べるステップを備える
半導体記憶装置の動作方法。 - 請求項18に記載の半導体記憶装置の動作方法において、
前記(c)ステップは、
(c2)前記ブースター回路が、前記センス電圧及び前記参照電圧の少なくとも一方が動作点にないと判断した場合、前記第1電流電圧変換部及び前記第2電流電圧変換部のうちの動作点にない電圧に対応する方の負荷インピーダンスを一時的に下げるように動作するステップを備える
半導体記憶装置の動作方法。 - 請求項16に記載の半導体記憶装置の動作方法において、
前記参照セルは、
抵抗値が第1状態である第1参照セルと、
抵抗値が第2状態である第2参照セルと
を備え、
前記(b)ステップは、
(b1)前記第2電流電圧変換部が、前記第1参照セルと第2参照セルとが同時に選択された時、前記第1参照セルに流れる第1参照電流と、前記第2参照セルに流れる第2参照電流の和の1/2に対応する電圧としての前記参照電圧を出力するステップを備える
半導体記憶装置の動作方法。
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JP2009238327A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体装置 |
JP2013161502A (ja) * | 2012-02-06 | 2013-08-19 | Toppan Printing Co Ltd | 不揮発性メモリセルアレイ、および不揮発性メモリ |
KR101613179B1 (ko) | 2011-06-30 | 2016-04-18 | 퀄컴 인코포레이티드 | 감지 회로 |
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Citations (3)
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---|---|---|---|---|
JPH0528781A (ja) * | 1991-07-25 | 1993-02-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
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JP2004071067A (ja) * | 2002-08-07 | 2004-03-04 | Sharp Corp | メモリセル情報の読み出し回路および半導体記憶装置 |
JP2005050421A (ja) * | 2003-07-28 | 2005-02-24 | Sharp Corp | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009238327A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体装置 |
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CN112286280A (zh) * | 2019-07-25 | 2021-01-29 | 半导体元件工业有限责任公司 | 自适应恒流引擎 |
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