KR19990053722A

KR19990053722A - 강유전체 메모리 장치의 기준전압발생기

Info

Publication number: KR19990053722A
Application number: KR1019970073412A
Authority: KR
Inventors: 최자문
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-24
Filing date: 1997-12-24
Publication date: 1999-07-15
Also published as: KR100275336B1; TW412746B; US6078530A

Abstract

본 발명은 강유전체 메모리 장치의 기준전압발생기에 관한 것으로, 특히 강유전체 메모리 장치의 기준전압발생기를 구성하는 각각의 기준 셀에 어드레스가 바뀜에 따라 "0"과 "1"의 정보가 번갈아 가면서 저장되게 하므로써 칩의 수명을 연장시켜주기 위한 강유전체 메모리 장치의 기준전압발생기에 관한 것으로, 상기한 바와 같은 목적을 달성하기 위해 기준전압을 만들어주기 위한 정보를 저장하는 기준셀부와, 기준비트라인을 그라운드 레벨로 프리차지하여 강유전체 캐패시터 양단의 전압차를 제거하기 위한 프리차지부와, 상기 기준비트라인의 전하분배를 위한 기준비트라인 이퀄라이즈부를 포함하는 강유전체 메모리 장치의 기준전압발생기에 있어서; 상기 기준비트라인 사이에 연결되어 기준셀내의 저장정보(0과 1)를 상호 번갈아 저장할 수 있도록 제어하는 기준셀정보 제어수단과, 소정의 어드레스와 기준셀정보 구동신호에 의해 구동하여 상기 기준셀정보 제어수단의 동작을 제어하는 제1, 제2 기준셀정보 제어신호를 출력하는 기준셀정보 제어신호 발생수단을 구비하므로써 어드레스가 바뀜에 따라 "0"과 "1"이 번갈아가면서 저장되게 하므로써 기준셀의 Fatigue에 의한 열화를 반으로 감소시켜 칩의 수명을 연장하고 신뢰성을 확보할 수가 있다.

Description

강유전체 메모리 장치의 기준전압발생기

본 발명은 강유전체 메모리 장치의 기준전압발생기에 관한 것으로, 특히 강유전체 기억소자에서의 기준전압발생기의 기준 셀에 어드레스가 바뀜에 따라 "0"과 "1"의 정보가 번갈아 가면서 저장시켜 칩의 수명을 연장시키기 위한 강유전체 메모리 장치의 기준전압발생기에 관한 것이다.

강유전체(Ferroelectric material)로 구성된 메모리는 캐패시터 양단의 전위차가 없을 때에도 강유전체의 특성상 일정량의 전하량을 유지하게 되는 특성을 이용하여 비휘발성의 메모리를 만들어 낼 수가 있다.

도 1은 강유전체로 만들어진 캐패시터의 심볼(a)과 강유전체 캐패시터가 가지는 전압과 전하량의 관계(b)를 보여주는 히스테리시스 곡선이다.

히스테리시스 곡선에서 보여지는 바와 같이 a, b 양단의 전압차가 없어지더라도 "1"의 정보를 저장하고 있는 강유전체 캐패시터의 분극상태는 P1의 상태에 있게 되고 "0"의 정보를 저장하고 있는 강유전체 캐패시터는 P3의 상태에 있게된다.

저장된 정보를 읽어내기 위해서 강유전체 캐패시터의 a, b 양단에 충분히 큰 음의 전압(〉|Vc|)을 인가하면 "1"의 정보를 저장하고 있는 강유전체 캐패시터는 P1의 분극상태를 유지하고 있다가 히스테리시스 곡선을 따라 P2의 상태로 이동하게 되어 Qm1만큼의 차지(Charge)를 발생하고, 다시 양단의 전압차이를 없애주면 P3의 상태로 가게 되어, P3 상태에서의 정보의 재저장 과정을 거치면서 다시 P1의 상태로 되돌아오게 된다.

또한, "0"의 정보를 저장하고 있는 강유전체 캐패시터는 P3 상태에서 P2의 상태로 되면서 Qm0만큼의 차지를 발생하게 되고 재저장 과정을 거쳐 원래의 위치인 P3로 되돌아간다.

이때 발생되어지는 차지량(Qm1, Qm0)의 차이를 감지하여 2진 정보를 저장하는 메모리를 구성할 수가 있다.

이러한 강유전체 캐패시터의 특성을 이용하여 여러가지 형태의 메모리가 구성되어지고 있다.

도 3은 기존의 메모리에서 core 구성의 실시예이다.

이 회로에서 저장된 정보를 읽기 위해서는 스위칭 트랜지스터의 게이트를 ON 시키고, 플레이트 전압을 하이로 구동하면 셀에 저장된 정보, "0" 또는 "1"에 따라서 비트라인은 서로 다른 전압 V0과 V1을 갖게 된다.

이 전압 V0, V1은 소신호이기 때문에 센스앰프를 이용하여 증폭시켜 주어야 한다.

이 V0, V1를 증폭시켜주기 위해서는 V0과 V1 사이의 값을 갖는 기준전압이 비트라인바에 인가되어야 한다.

즉, 비트라인바에 인가된 기준전압에 비하여 비트라인의 전압(V0 또는 V1)이 더 낮은지 혹은 더 높은지를 센스앰프로 증폭하여 그 셀의 정보가 0인지 1인지를 판별하게 된다.

기준전압을 생성하는데 있어서, 기존의 회로(IEEE Solid-Static Circuit, Vol.31, NO.11, November 1996, pp1625-pp1633)에서는 기준전압발생기에 메모리 셀과 같은 면적을 갖는 두개의 강유전체 캐패시터로 만들어진 기준 셀 C1, C2에 각각 "0"과 "1"을 저장하여 메모리 셀의 읽기 과정과 같이 기준워드라인 구동신호(RWL)를 ON시키고, 기준 플레이트라인 구동신호(RPL)를 "하이"로 구동하여, 기준비트라인 RBL과 RBLB에 차지되는 전하량에 의해 발생되는 전압을 동일하게 만들어 유기되는 전압이 "0"과 "1"일때의 전압의 중간값이 되게 하여, 메모리 셀쪽의 선택되지 않은 비트라인에 실어주어(DTGT, DTGN의 역할) 메모리 셀쪽에서의 유기되는 전압과 비교하여 증폭하여 주는 것이다.

그런데 기존의 기술에서는 도 3과같이 메모리 셀이 다수 어레이된 비트라인에 하나의 기준전압 발생기가 사용되기 때문에 기준 셀의 사용횟수가 메모리 셀이 어레이된 갯수 만큼 더 많게 된다.

강유전체 캐패시터는 도 2와 같이 사용횟수가 누적됨에 따라 캐패시터에 차지되는 양이 점차 감소하게 되는 Fatigue 현상을 가지게 되는데, 이로 인하여 전하량에 의해 유기되는 전압값 역시 변화하게 된다.

도 2는 Fatigue 현상을 개략적으로 나타낸 도면으로서, 초기 상태의 강유전체 캐패시터의 히스테리시스 곡선은 실선으로 표현되고 충분히 음의 전압을 인가하면 Q0만큼의 전하가 유기된다.

그러나, 셀의 사용횟수가 증가하여 노화된 강유전체 캐패시터의 상태는 점선으로 표현되는 바와 같이 Q1처럼 점차 전하량의 감쇠가 발생하게 된다.

그래서, 기존 종래기술의 문제점을 살펴보면, 도 3의 기준전압발생기(20)에서 보는 바와 같이 항상 C1에는 "0"의 정보를, C2에는 "1"을 저장하여 읽기를 반복하기 때문에 사용횟수의 증가에 따른 전하량이 감소하고 유기되는 전압이 변화함에 따라 센싱마진 확보가 어렵게 되어 기억소자의 신뢰성에 문제를 야기시키게 된다.

더 상세히기술하면 도 4에서 볼수 있듯이 리드/라이트시에 "0"을 저장하고 있는 강유전체 캐패시터(C1)는 (c→b→c) 상태만을 반복하기 때문에 사용횟수에 의한 노화는 거의 발생되지 않는다(a).

반면에, "1"을 저장하고 있는 강유전체 캐패시터(C2)는 한번 리드/라이트할 때마다 (a→b→c→d→a) 상태를 반복하여 루핑(looping)하기 때문에 C1에 비해 Fatigue에 의한 전하량의 감쇠가 발생되기 쉬워 사용횟수가 증가함에 따라 센싱마진 확보가 어렵게 되어 칩의 신뢰성에 문제를 야기시키게 된다(b).

만약 하나의 기준전압발생기에 1024개의 메모리 셀이 연결되어 있다면 기준전압발생기에 사용된 셀은 메모리 셀보다 1024배 빠르게 노화될 수가 있는 것이다.

이에, 본 발명은 상기한 바와 같은 종래의 제 문제점을 해소시키기 위하여 창안된 것으로 강유전체 메모리 장치의 기준전압발생기에 쓰이는 기준 셀에 어드레스가 바뀜에 따라 "0"과 "1"이 번갈아가면서 저장되게 하므로써 기준셀의 Fatigue에 의한 열화를 반으로 감소시켜 칩의 수명을 연장하고 신뢰성을 확보할 수 있는 강유전체 메모리 장치의 기준전압발생기를 제공함에 그 목적이 있다.

도 1은 강유전체 캐패시터의 심볼 및 전하량-전압 특성을 나타낸 히스테리시스 곡선.

도 2는 강유전체 캐패시터의 초기상태의 히스테리시스 곡선과 노화된 상태의 히스테리시스 곡선.

도 3은 종래기술에 의한 메모리 셀 어레이와 기준전압발생기의 한 예를 나타낸 회로도.

도 4는 종래의 기준전압발생기를 구동하여 주기위한 신호 다이어그램과 구동신호에 의한 강유전체 캐패시터 양단의 전압관계.

도 5는 본 발명에 의한 메모리 셀 어레이와 기준전압발생기의 한 예를 나타낸 회로도.

도 6은 본 발명에 의한 기준전압발생기를 구동하기 위한 신호 다이어그램과 구동신호에 의한 강유전체 캐패시터 양단의 전압관계.

도 7은 본 발명에 의한 기준전압발생기의 엔모스쌍을 선택적으로 구동하여 주는 신호를 생성시키는 PDC SELECTOR(기준셀정보 제어신호 발생부)에 대한 상세회로도.

도 8은 PDC SELECTOR(기준셀정보 제어신호 발생부)의 동작을 보여주는 신호 다이어그램.

〈도면의주요부분에대한부호의설명〉

10 : 메모리 셀 어레이 20 : 기존의 기준전압발생기

30 : 본 발명에 의한 기준전압발생기 30-1 : 기준셀부

30-2 : 프리차지부 30-3 : 기준비트라인 이퀄라이즈부

30-4 : 기준셀정보 제어부 30-5 : 기준셀정보 제어신호 발생부

RWL : 기준워드라인 구동신호 RPL : 기준플레이트라인 구동신호

PRL : 프리차지 구동신호 EQ-RL : 이퀄라이즈 신호

PDCA : 제1 기준셀정보 제어신호 PDCB : 제2 기준셀정보 제어신호

ADD0 : 하위 어드레스 PDC : 기준셀정보 구동신호

RBL, RBLB : 기준비트라인

상기 목적 달성을 위한 본 발명에 의한 강유전체 메모리 장치의 기준전압발생기는 기준전압을 만들어주기 위한 정보를 저장하는 기준셀부와,

기준비트라인을 그라운드 레벨로 프리차지하여 강유전체 캐패시터 양단의 전압차를 제거하기 위한 프리차지부와,

상기 기준비트라인의 전하분배를 위한 기준비트라인 이퀄라이즈부를 포함하는 강유전체 메모리 장치의 기준전압발생기에 있어서;

상기 기준셀부내의 강유전체 캐패시터의 수명을 연장하기 위하여,

상기 기준비트라인 사이에 연결되어 기준셀내의 저장정보(0과 1)를 상호 번갈아 저장할 수 있도록 제어하는 기준셀정보 제어수단과,

소정의 어드레스와 기준셀정보 구동신호에 의해 구동하여 상기 기준셀정보 제어수단의 동작을 제어하는 제1, 제2 기준셀정보 제어신호를 출력하는 기준셀정보 제어신호 발생수단을 구비함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.

도 5는 본 발명에 의한 메모리 셀 어레이와 기준전압발생기의 한 예를 나타낸 회로도이다.

메모리 셀 어레이(10)에 기준전압을 발생시키기 위한 기준전압발생기(30)의 구성을 살펴보면, 기준비트라인 사이에 연결되고 기준워드라인 구동신호(RWL)와 기준플레이트라인 구동신호(RPL)에 의해 기준전압을 만들어주기 위한 정보를 저장하는 기준셀부(30-1)와, 상기 기준비트라인 사이에 연결되고 프리차지 구동신호(PRL)에 의해 구동되어 기준비트라인을 그라운드 레벨로 프리차지하여 강유전체 캐패시터 양단의 전압차를 제거하기 위한 프리차지부(30-2)와, 상기 기준비트라인 사이에 연결되고 이퀄라이즈 신호(EQ-RL)에 의해 구동되어 상기 기준비트라인의 전하분배를 위한 기준비트라인 이퀄라이즈부(30-3)와, 상기 기준셀부내의 강유전체 캐패시터의 수명을 연장하기 위하여 상기 기준비트라인 사이에 연결되고 제1 기준셀정보 제어신호(PDCA) 및 제2 기준셀정보 제어신호(PDCB)에 의해 구동되어 기준셀내의 저장정보(0과 1)를 상호 번갈아 저장할 수 있도록 제어하는 기준셀정보 제어부(30-4)와, 하위 어드레스(ADD0)와 기준셀정보 구동신호(PDC)에 의해 구동하여 상기 기준셀정보 제어부의 동작을 제어하는 제1, 제2 기준셀정보 제어신호(PDCA, PDCB)를 출력하는 기준셀정보 제어신호 발생부(30-5)로 구성된다.

상기 기준셀부는 게이트로 기준워드라인 구동신호(RWL)가 동시에 인가되고 일측단자가 각각 두개의 기준비트라인에 연결되는 두개의 엔모스형 트랜지스터와, 일측전극이 상기 두개의 엔모스형 트랜지스터 타측단자에 각각 연결되고 타측전극이 동시에 기준플레이트 라인에 연결되는 두개의 강유전체 캐패시터(C3, C4)로 구성된다.

상기 프리차지부는 게이트로 프리차지 구동신호(PRL)가 동시에 인가되고 일측단자가 각각 상기 두 기준비트라인에 연결되고 타측단자가 동시에 접지전압 단자에 연결되는 두개의 엔모스형 트랜지스터로 구성된다.

상기 기준비트라인 이퀄라이즈부는 게이트로 이퀄라이즈 신호(EQ-RL)가 인가되고 상기 두 기준비트라인 사이에 연결되는 엔모스형 트랜지스터로 구성된다.

상기 기준셀정보 제어부는 게이트로 제1 기준셀정보 제어신호(PDCA)가 동시에 인가되고 일측단자가 상기 두 기준비트라인에 각각 연결되며 타측단자가 전원전압 단자와 접지전압 단자에 각각 연결되는 제1 엔모스형 트랜지스터 및 제2 엔모스형 트랜지스터와, 게이트로 제2 기준셀정보 제어신호(PDCB)가 동시에 인가되고 일측단자가 상기 두 기준비트라인에 각각 연결되고 타측단자가 접지전압 단자와 전원전압 단자에 각각 연결되는 제3 엔모스형 트랜지스터와 제4 엔모스형 트랜지스터로 구성된다.

상기 기준셀정보 제어신호 발생부는 도 7에 도시된 바와 같이, 하위 어드레스(ADD0)와 위상이 같게 직렬접속된 제1, 제2 인버터(IV1, IV2)와, 상기 제2 인버터(IV2) 출력신호와 기준셀정보 구동신호(PDC)를 입력받아 논리연산하는 제1 낸드 게이트(ND1)와, 상기 제1 낸드 게이트(ND1) 출력신호를 반전시켜 제1 기준셀정보 제어신호(PDCA)를 출력하는 제3 인버터(IV3)와, 상기 하위 어드레스(ADD0)를 반전하는 제4 인버터(IV4)와, 상기 제4 인버터(IV4) 출력신호와 상기 기준셀정보 구동신호(PDC)를 입력받아 논리연산하는 제2 낸드 게이트(ND2)와, 상기 제2 낸드 게이트(ND2) 출력신호를 반전하여 제2 기준셀정보 제어신호(PDCB)를 출력하는 제5 인버터(IV5)로 구성된다.

먼저, 기준셀정보 제어신호 발생부의 동작을 도 7과 도 8을 통해 살펴본다.

하위 어드레스(ADD0)가 "하이"이면 제1 기준셀정보 제어신호(PDCA)를 만들어주기 위한 제1 낸드 게이트(ND1)의 한쪽 입력단에는 제1, 제2 인버터(IV1, IV2)의 출력을 통해 "하이"로 대기하게 되고, 이후 기존의 회로에서 처럼 기준셀에 정보를 저장하기 위한 기준셀정보 구동신호(PDC)가 일정한 폭을 가지고 "하이"로 되게 되면 제1 기준셀정보 제어신호(PDCA)는 기준셀정보 구동신호(PDC)와 같은 위상을 갖는 신호가 발생하여 그 시간동안 기준셀 C3에는 "0"의 정보가 저장되고, C4에는 "1"의 정보가 저장된다.

반대로 제2 기준셀정보 제어신호(PDCB)를 발생시키는 제2 낸드 게이트(ND2)의 한쪽 입력단자에는 하위 어드레스(ADD0)가 "하이"일때 "로우"가 되어 제2 기준셀정보 제어신호(PDCB)는 항상 "로우"가 되어 제3, 제4 엔모스형 트랜지스터는 열리지 않게 된다.

또한, 하위 어드레스(ADD0)가 "로우"가 되면 위에 기술한바와 반대의 경우로 제1 기준셀정보 제어신호(PDCA)에 연결된 제1, 제2 엔모스형 트랜지스터의 게이트는 오프되고 제2 기준셀정보 제어신호(PDCB)에 연결된 제3, 제4 엔모스형 트랜지스터의 게이트가 열리게 되어 셀 C3에는 "1"의 정보가, 셀 C4에는 "0"의 정보가 저장되게 된다.

위와 같이 정보를 읽어낼때마다 하위 어드레스(ADD0)의 변화에 의해 기준셀을 저장하여 주면, 각각의 기준셀에는 대략 같은 경우의 수룰 가지고 "0"과 "1"이 번갈아 저장될 것이다. 그렇게 되면 기준셀이 각각 항상 "0"과 "1"의 정보를 저장하고 있을 때 "1"을 저장한 셀에 가해졌던 과도한 열화현상이 두셀에 양분되게 되므로 기준셀의 수명을 늘려줄 수 있게 된다.

이를 좀더 자세히 설명하면 도 6과 같다.

도 6에서 네가지 경우의 히스테리시스 곡선상태를 살펴보는데 있어 이해를 돕기 위해 히스테리시스 곡선 아래에 각 경우의 강유전체 양단에 인가되는 전위를 표시하였다.

여기서 "0"의 값은 로직 "로우"값이 되고 "1"의 값은 로직 "하이"를 나타낸다.

그리고 강유전체 양단의 노드 네임(Node Name)을 보면, 아래단의 RPL은 기준플레이트 라인이고 윗단의 STN은 저장노드이다.

case 1에서와 같이 기준셀정보를 저장하기 전의 값이 "0"에서 다시 "0"의 값이 저장될 때 강유전체의 분극상태는 RWL이 열리고 RPL 신호가 구동되면, 강유전체의 분극상태는 c에서 b점으로 되고 기준셀정보 구동신호(PDC)에 의해 기준셀에 "0"이 저장되면, 분극은 b점을 유지한다.

그 후 기준플레이트라인 구동신호(RPL)가 오프되면 강유전체의 양단의 전압이 각각 0V가 되어 분극상태는 다시 c점으로 되고 기준워드라인 구동신호(RWL)가 "하이"인 상태에서 기준플레이트라인 구동신호(RPL)가 인에이블되어 기준비트라인의 전위를 0V로 하여도 계속 c점의 상태를 유지하게 된다.

case 2의 경우 읽기전에 기준셀에 "1"이 저장되어 있고, 다시 "1"이 저장되는 경우를 살펴보면, "1"이 저장되어 있으므로 초기의 분극상태는 a점에 위치하게 되고 기준워드라인 구동신호(RWL)가 열리고 기준플레이트라인 구동신호(RPL)가 구동되면 b점으로 끌려내려오게 되고 기준셀정보 구동신호(PDC)가 열려 STN에 "하이"가 인가되면 c점에 위치하게 된다.

다시 기준플레이트라인 구동신호(RPL)가 디세이블되고 기준셀정보 구동신호(PDC)가 "하이"로 유지되면 분극상태는 d점으로 올라가게 되고 기준셀정보 구동신호(PDC)가 디세이블되고 프리차지 구동신호(PRL)에 의해 기준비트라인이 0V가 되면 a점으로 되돌아가서 "1"이 다시 저장되게 된다.

case 3의 경우 읽기전에 기준셀에 "0"이 저장되어 있고, "1"을 저장하는 경우에는 "0"이 저장되어 있으므로 초기상태는 c점에 위치하고, 기준워드라인 구동신호(RWL)가 열리고 기준플레이트라인 구동신호(RPL)가 구동되면 b점으로 끌려내려가고 기준셀정보 구동신호(PDC)에 의해 STN에 "1"이 저장되면 양단의 전압차는 없어지게 되어 다시 c점으로 가게된다.

그 후 기준플레이트라인 구동신호(RPL)는 디세이블되고 기준셀정보 구동신호(PDC)가 "하이"로 유지되면 분극상태는 d점에 위치하게 되고 프리차지 구동신호(PRL)에 의해 기준비트라인을 0V로 하여주면 a점으로 가서 "1"을 저장하고 있게 된다.

case 4의 경우 기준셀의 초기값이 "1"을 저장하고 있다가 "0"을 저장하는 경우는 초기상태는 "1"이므로 a점에 위치하고 기준워드라인 구동신호(RWL)가 열리고 기준플레이트라인 구동신호(RPL)가 구동되면 b점으로 끌려내려가게 되고 기준셀정보 구동신호(PDC)에 의해 STN이 "0"으로 되어도 그전의 전위가 역시 0V였기 때문에 분극에는 변화가 없다.

그후 기준플레이트라인 구동신호(RPL)가 디세이블되면 양단 모두 0V가 되어 c점으로 가게되고 기준비트라인이 프리차지 구동신호(PRL)에 의해 0V가 되어도 양단의 전압은 변화가 없기 때문에 분극의 상태 역시 변화가 없이 "0"을 저장하게 된다.

본 발명의 요점을 다시 간략히 설명하면, 두 기준셀 중 항상 한쪽 셀에는 "1"을, 다른 한쪽에는 "0"을 고정적으로 써주게 되면 도 4에 도시된 바와 같이 case1과 case2만 발생하게 되어 case2에서 항상 (a→b→c→d→a) 상태를 반복하여 루핑(Looping)이 되므로 이에 따른 Fatigue 현상이 발생되나, 본 발명에서 처럼 각 셀에 "0"과 "1"을 번갈아 저장하게 되면 case1의 경우처럼 (c→b→c) 구간만 이동하기 때문에 루핑이 전혀 일어나지 않는 경우와 case3, case4의 경우처럼 반 사이클 구간만 루핑을 하는 경우 그리고 case2와 같이 루핑하는 네가지 경우가 발생하여 한쪽 셀만이 일반적으로 Fatigue에 의한 전하량 감소로 인해 칩의 수명을 단축시키는 것을 방지할 수가 있다.

이상에서 살펴본 바와 같이, 본 발명은 강유전체 메모리 장치의 기준전압발생기에 쓰이는 기준 셀에 어드레스가 바뀜에 따라 "0"과 "1"이 번갈아가면서 저장되게 하므로써 기준셀의 Fatigue에 의한 열화를 반으로 감소시켜 칩의 수명이 연장되고 신뢰성이 확보되는 효과가 있다.

본 발명의 일 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims

기준전압을 만들어주기 위한 정보를 저장하는 기준셀부와,

기준비트라인을 그라운드 레벨로 프리차지하여 강유전체 캐패시터 양단의 전압차를 제거하기 위한 프리차지부와,

상기 기준비트라인의 전하분배를 위한 기준비트라인 이퀄라이즈부를 포함하는 강유전체 메모리 장치의 기준전압발생기에 있어서;

상기 기준셀부내의 강유전체 캐패시터의 수명을 연장하기 위하여,

상기 기준비트라인 사이에 연결되어 기준셀내의 저장정보(0과 1)를 상호 번갈아 저장할 수 있도록 제어하는 기준셀정보 제어수단과,

소정의 어드레스와 기준셀정보 구동신호에 의해 구동하여 상기 기준셀정보 제어수단의 동작을 제어하는 제1, 제2 기준셀정보 제어신호를 출력하는 기준셀정보 제어신호 발생수단을 구비함을 특징으로 하는 강유전체 메모리 장치의 기준전압발생기.
제 1 항에 있어서,

상기 기준셀정보 제어수단은 상기 제1 기준셀정보 제어신호에 의해 구동하여 전원전압을 일측 기준비트라인으로 전달하는 제1 모스 트랜지스터와,

상기 제1 기준셀정보 제어신호에 의해 구동하여 접지전압을 타측 기준비트라인으로 전달하는 제2 모스 트랜지스터와,

상기 제2 기준셀정보 제어신호에 의해 구동하여 접지전압을 상기 일측 기준비트라인으로 전달하는 제3 모스 트랜지스터와,

상기 제2 기준셀정보 제어신호에 의해 구동하여 전원전압을 상기 타측 기준비트라인으로 전달하는 제4 모스 트랜지스터를 포함하여 구비함을 특징으로 하는 강유전체 메모리 장치의 기준전압발생기.
제 1 항에 있어서,

상기 기준셀정보 제어신호 발생수단은 소정 어드레스의 레벨에 따라 위상이 서로 반대인 제1, 제2 기준셀정보 제어신호를 출력할 수 있도록 다수개의 인버터와 논리 게이트를 사용하여 구성되는 것을 특징으로 하는 강유전체 메모리 장치의 기준전압발생기.