JPS63239694A - 半導体記憶装置 - Google Patents
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- JPS63239694A JPS63239694A JP62071634A JP7163487A JPS63239694A JP S63239694 A JPS63239694 A JP S63239694A JP 62071634 A JP62071634 A JP 62071634A JP 7163487 A JP7163487 A JP 7163487A JP S63239694 A JPS63239694 A JP S63239694A
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- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000003321 amplification Effects 0.000 description 11
- 238000003199 nucleic acid amplification method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業、■−の利用分野）
この発明は、電気的に書込み可能な不揮発性の半導体記
憶装置に関するもので、特にメモリセル側のビット線電
位とダミーセル側の基準電位とを比較するセンスアンプ
の基準電位発生回路に関する。
憶装置に関するもので、特にメモリセル側のビット線電
位とダミーセル側の基準電位とを比較するセンスアンプ
の基準電位発生回路に関する。
（従来の技術）
電気的に書込み可能な不揮発性メモリ、たとえば紫外線
消去型のＥＦＲＯＭ（エレクトリカル−プログラマブル
−リード・オンリ・メモリ）においては、第４図に示す
ようにメモリセルアレイ周辺およびセンスアンプが構成
されている。即ち、メモリセルアレイ１は、例えばフロ
ーティングゲート型のメモリセルＭＣ，ＭＣ，川が行列
状に配列されて形成されており、そのワード線（行線）
をＷＬＩ、ＷＬ２．・・・、ビット線（列線）をＢＬＩ
〜ＢＬＮにより示している。上記各ビット線ＢＬ１〜Ｂ
ＬＮの一端はそれぞれ、ビット線選択スイッチ用のＮチ
ャネル型ＭＯＳ）ランジスタＱＢＩ〜ＱＢＮを介して一
括接続されており、これらトランジスタＱＢ１〜ＱＢＮ
は、カラムデコーダ（図示せず）の出力によりスイッチ
ング制御される。上記各ビット線ＢＬＩ〜ＢＬＮの一括
接続点（ノードＮＢ）にはビット線電位増幅回路２が接
続され、その出力ノードは差動増幅型の比較回路（たと
えばＰチャネルカレントミラー型比較回路）３の一方の
人力ノードＮ１に接続される。
消去型のＥＦＲＯＭ（エレクトリカル−プログラマブル
−リード・オンリ・メモリ）においては、第４図に示す
ようにメモリセルアレイ周辺およびセンスアンプが構成
されている。即ち、メモリセルアレイ１は、例えばフロ
ーティングゲート型のメモリセルＭＣ，ＭＣ，川が行列
状に配列されて形成されており、そのワード線（行線）
をＷＬＩ、ＷＬ２．・・・、ビット線（列線）をＢＬＩ
〜ＢＬＮにより示している。上記各ビット線ＢＬ１〜Ｂ
ＬＮの一端はそれぞれ、ビット線選択スイッチ用のＮチ
ャネル型ＭＯＳ）ランジスタＱＢＩ〜ＱＢＮを介して一
括接続されており、これらトランジスタＱＢ１〜ＱＢＮ
は、カラムデコーダ（図示せず）の出力によりスイッチ
ング制御される。上記各ビット線ＢＬＩ〜ＢＬＮの一括
接続点（ノードＮＢ）にはビット線電位増幅回路２が接
続され、その出力ノードは差動増幅型の比較回路（たと
えばＰチャネルカレントミラー型比較回路）３の一方の
人力ノードＮ１に接続される。
上記ビット線電位増幅回路２は、ビット線ノードＮＢと
Ｖｃｃ電源ノードとの間に接続されたビット線電位クラ
ンプ用のＮチャネル型ＭＯＳ）ランジスタＱ１と、メモ
リセルからビット線ノードＮＢに読み出された情報を検
出するためにビット線に直列に接続されたビット線電位
増幅用のＮチャネル型ＭＯｓトランジスタＱ２と、この
トランジスタＱ２の負荷としてビット線とＶｃｃ電源ノ
ードとの間に接続されゲート、ドレイン電極相互が接続
されたＰチャネル型ＭＯＳトランジスタＱ３とから成り
、前記クランプ用、増幅用のトランジスタＱ１．Ｑ２の
各ゲート電極には、バイアス電圧発生回路４から所定の
バイアス電圧ＶＢＡが与えられる。このバイアス電圧発
生回路４は、Ｖｃｃ電源ノードとＶｓｓ電源ノード（接
地電位）と漬間に、ゲートｆｆ電極が接地されたＰチャ
ネル型ＭＯＳ）ランジスタＱ４およびゲート、ドレイン
電極相互が接続された２個のＮチャネル型ＭＯＳトラン
ジスタＱ５．Ｑ６が直列に接続されて構成される。また
、前記メモリセルＭＣ，ＭＣ，・・・は、書込みが行わ
れていて閾値電圧ｖＴＨが高い状態（“０”状７＠）、
または書込みが行われておらず閾値電圧ＶＴＨが低い状
態（消去状態、“１”状態）のいずれかになっている。
Ｖｃｃ電源ノードとの間に接続されたビット線電位クラ
ンプ用のＮチャネル型ＭＯＳ）ランジスタＱ１と、メモ
リセルからビット線ノードＮＢに読み出された情報を検
出するためにビット線に直列に接続されたビット線電位
増幅用のＮチャネル型ＭＯｓトランジスタＱ２と、この
トランジスタＱ２の負荷としてビット線とＶｃｃ電源ノ
ードとの間に接続されゲート、ドレイン電極相互が接続
されたＰチャネル型ＭＯＳトランジスタＱ３とから成り
、前記クランプ用、増幅用のトランジスタＱ１．Ｑ２の
各ゲート電極には、バイアス電圧発生回路４から所定の
バイアス電圧ＶＢＡが与えられる。このバイアス電圧発
生回路４は、Ｖｃｃ電源ノードとＶｓｓ電源ノード（接
地電位）と漬間に、ゲートｆｆ電極が接地されたＰチャ
ネル型ＭＯＳ）ランジスタＱ４およびゲート、ドレイン
電極相互が接続された２個のＮチャネル型ＭＯＳトラン
ジスタＱ５．Ｑ６が直列に接続されて構成される。また
、前記メモリセルＭＣ，ＭＣ，・・・は、書込みが行わ
れていて閾値電圧ｖＴＨが高い状態（“０”状７＠）、
または書込みが行われておらず閾値電圧ＶＴＨが低い状
態（消去状態、“１”状態）のいずれかになっている。
したがって、比較回路３の一方の入力ノードＮ１には、
選択されたメモリセルからの読み出し情報がビット線電
位増幅回路２により増幅されたビット線電位ｖＢ （
ここで、“０°状態のメモリセルの読み出し時の電位を
ＶＢ Ｏｓ “１ｍ状態のメモリセルの読み出し時の
電位をＶＢｌで表わす）が人力される。なお、前記ビッ
ト線ノードＮＢと書込み用高電圧Ｖｌ）ｐノードとの間
には、書込データ人力Ｄｉｎの反転データＤｉｎに応じ
てスイッチング制御される書込み制御用のＭＯＳ）ラン
ジスタＱ７が接続される。したがって、たとえばメモリ
セルＭＣにデータを書込むときには、その制御ゲート電
極およびドレイン電極に同時に高電圧ｖｐｐが加わるよ
うに制御することが可能になっている。なお、前記比較
回路３は、増幅用の２個のＮチャネル型ＭＯＳトランジ
スタＱ８．Ｑ９とカレントミラー型負荷となる２個のＰ
チャネル型ＭＯＳトランジスタＱＩＯ。
選択されたメモリセルからの読み出し情報がビット線電
位増幅回路２により増幅されたビット線電位ｖＢ （
ここで、“０°状態のメモリセルの読み出し時の電位を
ＶＢ Ｏｓ “１ｍ状態のメモリセルの読み出し時の
電位をＶＢｌで表わす）が人力される。なお、前記ビッ
ト線ノードＮＢと書込み用高電圧Ｖｌ）ｐノードとの間
には、書込データ人力Ｄｉｎの反転データＤｉｎに応じ
てスイッチング制御される書込み制御用のＭＯＳ）ラン
ジスタＱ７が接続される。したがって、たとえばメモリ
セルＭＣにデータを書込むときには、その制御ゲート電
極およびドレイン電極に同時に高電圧ｖｐｐが加わるよ
うに制御することが可能になっている。なお、前記比較
回路３は、増幅用の２個のＮチャネル型ＭＯＳトランジ
スタＱ８．Ｑ９とカレントミラー型負荷となる２個のＰ
チャネル型ＭＯＳトランジスタＱＩＯ。
Ｑｌｌとからなる。
一方、基準電位発生回路５は、上記比較回路３の他方の
人力ノードＮ２に電圧比較用の基準電位Ｖ ｒｏｆを与
えるために設けられており、その構成は比較回路３の一
方の人力ノードＮ１側の回路（メモリセル側回路）の読
出し系とほぼ同様である。即ち、メモリセル部にダミー
セルＤＣを有し、このダミーセルＤＣに接続されている
ビット線ＢＬＤに対して直列にビット線選択スイッチ用
のＮチャネル型ＭＯＳ）ランジスタＱＢＩ〜ＱＢＨに対
応するダミーのＮチャネル型ＭＯＳ）ランジスタＱＢＤ
が挿入され、さらに上記ビット線ＢＬＤにビット線電位
増幅回路６が接続される。
人力ノードＮ２に電圧比較用の基準電位Ｖ ｒｏｆを与
えるために設けられており、その構成は比較回路３の一
方の人力ノードＮ１側の回路（メモリセル側回路）の読
出し系とほぼ同様である。即ち、メモリセル部にダミー
セルＤＣを有し、このダミーセルＤＣに接続されている
ビット線ＢＬＤに対して直列にビット線選択スイッチ用
のＮチャネル型ＭＯＳ）ランジスタＱＢＩ〜ＱＢＨに対
応するダミーのＮチャネル型ＭＯＳ）ランジスタＱＢＤ
が挿入され、さらに上記ビット線ＢＬＤにビット線電位
増幅回路６が接続される。
この場合、上記ビット線電位増幅回路６は、クランプ用
のＮチャネル型ＭＯＳトランジスタＱｌ−と、増幅用の
Ｎチャネル型ＭＯ５＋−ランジスタＱ２−と、負荷用と
してそれぞれゲート、ドレイン電極相互が接続−された
２個のＰチャネル型ＭＯＳ）ランジスタＱ３−．．Ｑ１
２が並列接続されて形成されており、上記クランプ用、
増幅用のトランジスタＱｌ−，Ｑ２−の各ゲート電極に
は前記バイアス電圧発生回路４から出力されるバイアス
電圧ＶＢＡが与えられる。また、ダミーセルＤＣは“１
＃状態（消去状態）に設定されていて、制御ゲート電極
に読出し制御電圧（Ｖ ｃｃ電位）が与えられており、
さらにビット線選択スイッチ用のＮチャネル型ＭＯＳト
ランジスタＱＢＤもオン状態となるようにそのゲート電
極にＶｃｃ電位が与えられる。ここで、上記基準電位発
生回路５が発生する基準電位Ｖ ｒｅｌ’は、選択され
たメモリセルが“０”状態（書込み状態、閾値電圧ＶＴ
Ｒが高い状態）のときのビット線電位と選択されたメモ
リセルが“１”状態のときのビット線電位との中間電位
となるように、つまり ［ＶＢ Ｏ＞Ｖｒｏｌ’ ＞ＶＢ ｓ Ｊの関係を満足
して比較回路３の出力Ｖ ｏｕｔが正常に得られるよう
に設定される必要がある。そこで、従来は、基準電位発
生回路５側のビット線電位増幅回路６を構成するＭＯＳ
）ランジスタＱｌ−，Ｑ２−．Ｑ３−の各素子寸法をそ
れぞれ、」１記増幅回路２を構成するＭＯＳトランジス
タＱｌ、Ｑ２．Ｑ３と等しく設定し、さらにＭＯＳ）ラ
ンジスタＱ１２をＱ３”に並列接続している。これによ
って、“１”状態のメモリセルを選択したときのビット
線電位ＶＢｔと同じ＜ ”１’状態のダミーセルＤＣ
からの読み出し情報により定まる基準電位Ｖ ｒｃｆ’
との間に不平衡状態（Ｖｒｏｆ ＞ＶＢ ｓ ）を生じ
させており、標準的なＶｃｃ電位（Ｖ ｃｃｓｔｄ ）
において基準電位Ｖ ｒｏｆ’が前記２種のビット線電
位ＶＢｏ。
のＮチャネル型ＭＯＳトランジスタＱｌ−と、増幅用の
Ｎチャネル型ＭＯ５＋−ランジスタＱ２−と、負荷用と
してそれぞれゲート、ドレイン電極相互が接続−された
２個のＰチャネル型ＭＯＳ）ランジスタＱ３−．．Ｑ１
２が並列接続されて形成されており、上記クランプ用、
増幅用のトランジスタＱｌ−，Ｑ２−の各ゲート電極に
は前記バイアス電圧発生回路４から出力されるバイアス
電圧ＶＢＡが与えられる。また、ダミーセルＤＣは“１
＃状態（消去状態）に設定されていて、制御ゲート電極
に読出し制御電圧（Ｖ ｃｃ電位）が与えられており、
さらにビット線選択スイッチ用のＮチャネル型ＭＯＳト
ランジスタＱＢＤもオン状態となるようにそのゲート電
極にＶｃｃ電位が与えられる。ここで、上記基準電位発
生回路５が発生する基準電位Ｖ ｒｅｌ’は、選択され
たメモリセルが“０”状態（書込み状態、閾値電圧ＶＴ
Ｒが高い状態）のときのビット線電位と選択されたメモ
リセルが“１”状態のときのビット線電位との中間電位
となるように、つまり ［ＶＢ Ｏ＞Ｖｒｏｌ’ ＞ＶＢ ｓ Ｊの関係を満足
して比較回路３の出力Ｖ ｏｕｔが正常に得られるよう
に設定される必要がある。そこで、従来は、基準電位発
生回路５側のビット線電位増幅回路６を構成するＭＯＳ
）ランジスタＱｌ−，Ｑ２−．Ｑ３−の各素子寸法をそ
れぞれ、」１記増幅回路２を構成するＭＯＳトランジス
タＱｌ、Ｑ２．Ｑ３と等しく設定し、さらにＭＯＳ）ラ
ンジスタＱ１２をＱ３”に並列接続している。これによ
って、“１”状態のメモリセルを選択したときのビット
線電位ＶＢｔと同じ＜ ”１’状態のダミーセルＤＣ
からの読み出し情報により定まる基準電位Ｖ ｒｃｆ’
との間に不平衡状態（Ｖｒｏｆ ＞ＶＢ ｓ ）を生じ
させており、標準的なＶｃｃ電位（Ｖ ｃｃｓｔｄ ）
において基準電位Ｖ ｒｏｆ’が前記２種のビット線電
位ＶＢｏ。
ＶＢｌの中間電位になるように設計されている。
ところで、上記構成のセンスアンプにあっては、基準電
位Ｖ ｒｅｒおよびビット線電位ＶＢｏ＋ＶＢｔは第５
図に示すように電源電圧Ｖｃｃ依存性を有している。図
示する如く、ビット線電位ＶＢｏのＶｅｃ電圧依存性に
比べて基準電位Ｖ ｒｅｄ’のＶｃｃ電圧依存性が大き
くなっており、Ｖｅｃ電圧を大きくしていったときにＶ
ｒｅｒ電位がＶＢｏ電位にほぼ等しくなるまで上昇す
るときのＶｃｃ電圧は、前記した必要条件ｒＶＢ ｏ＞
Ｖｒａｒ ＞Ｖａ ｔ Ｊを満足する最大動作電源電圧
ｖ ｃｃｍａｘであり、これ以上の電源電圧では比較回
路３の誤動作を招いてしまう。上記したようなビット線
電位Ｖ Ｂ Ｏｓ基準電位Ｖ ｒｏｌ’のｖｃｃ電圧依
存特性の違いは、メモリアレイ側回路における抵抗性負
荷用のトランジスタＱ３のサイズと基準電位発生回路５
における抵抗性負荷用のトランジスタ（Ｑ３′およびＱ
１２）のサイズの不平衡に起因している。
位Ｖ ｒｅｒおよびビット線電位ＶＢｏ＋ＶＢｔは第５
図に示すように電源電圧Ｖｃｃ依存性を有している。図
示する如く、ビット線電位ＶＢｏのＶｅｃ電圧依存性に
比べて基準電位Ｖ ｒｅｄ’のＶｃｃ電圧依存性が大き
くなっており、Ｖｅｃ電圧を大きくしていったときにＶ
ｒｅｒ電位がＶＢｏ電位にほぼ等しくなるまで上昇す
るときのＶｃｃ電圧は、前記した必要条件ｒＶＢ ｏ＞
Ｖｒａｒ ＞Ｖａ ｔ Ｊを満足する最大動作電源電圧
ｖ ｃｃｍａｘであり、これ以上の電源電圧では比較回
路３の誤動作を招いてしまう。上記したようなビット線
電位Ｖ Ｂ Ｏｓ基準電位Ｖ ｒｏｌ’のｖｃｃ電圧依
存特性の違いは、メモリアレイ側回路における抵抗性負
荷用のトランジスタＱ３のサイズと基準電位発生回路５
における抵抗性負荷用のトランジスタ（Ｑ３′およびＱ
１２）のサイズの不平衡に起因している。
しかし、上記したセンスアンプにあっては、標準的な電
源電圧Ｖ ＣＣ３ｔｄと最大動作電源電圧ｖ ｃｃｍａ
ｘとの間の余裕値、つまり動作電源マージンが必ずしも
十分ではない。したがって、ｖＣＣ電源変動によって比
較回路３の誤動作を招きやすいだけでなく、他の要因（
たとえば回路素子パラメータの変化とかメモリセルの書
込み不足など）によっても同様の誤動作が起り得る。た
とえば、基準電位発生回路５を標準的な電源電圧Ｖｃｃ
−５Ｖで適正な基準電圧Ｖ ｒｅｒが得られるように設
計したにも拘ら゛ず、実際に製造されたメモリ集積回路
は製造プロセスの揺ぎに起因する素子パラメータの変動
によってＶｃｅ−５Ｖではセンスアンプが正常に動作し
ないという事態が生じるおそれが多い。
源電圧Ｖ ＣＣ３ｔｄと最大動作電源電圧ｖ ｃｃｍａ
ｘとの間の余裕値、つまり動作電源マージンが必ずしも
十分ではない。したがって、ｖＣＣ電源変動によって比
較回路３の誤動作を招きやすいだけでなく、他の要因（
たとえば回路素子パラメータの変化とかメモリセルの書
込み不足など）によっても同様の誤動作が起り得る。た
とえば、基準電位発生回路５を標準的な電源電圧Ｖｃｃ
−５Ｖで適正な基準電圧Ｖ ｒｅｒが得られるように設
計したにも拘ら゛ず、実際に製造されたメモリ集積回路
は製造プロセスの揺ぎに起因する素子パラメータの変動
によってＶｃｅ−５Ｖではセンスアンプが正常に動作し
ないという事態が生じるおそれが多い。
（発明が解決しようとする問題点）
上述したように、従来の半導体記憶装置におけるセンス
アンプの基準電位発生回路は、電源電圧の変動や製造プ
ロセスの揺ぎによる索子特性の変化に対して動作マージ
ンが低い欠点がある。
アンプの基準電位発生回路は、電源電圧の変動や製造プ
ロセスの揺ぎによる索子特性の変化に対して動作マージ
ンが低い欠点がある。
この発明は、」−述したように従来の半導体記憶装置に
おけるセンスアンプの基準電位発生回路は動作マージン
が小さいという欠点を除去すべくなされたものであり、
電源電圧の変動、製造プロセスの揺ぎによる素子特性の
変化等に対して高い動作マージンを有する半導体記憶装
置を提供することを目的としている。
おけるセンスアンプの基準電位発生回路は動作マージン
が小さいという欠点を除去すべくなされたものであり、
電源電圧の変動、製造プロセスの揺ぎによる素子特性の
変化等に対して高い動作マージンを有する半導体記憶装
置を提供することを目的としている。
［発明の構成］
（問題点を解決するための手段）
即ち、この発明においては、上記の目的を達成するため
に、従来のセンスアンプのマージン不足は、比較回路３
への人力ノードＮｌ、Ｎ２の電位を決定するトランジス
タＱ３．Ｑ２の電圧−電流特性およびトランジスタＱ３
−．Ｑ１２゜Ｑ２″の電圧−電流特性がそろっていない
事に起因するということに注目し、この不一致を解消す
ることによりセンスアンプ回路の動作マージンを向上さ
せることを可能ならしめるもので、前記第４図における
基準電位発生回路５のビット線電位発生回路６をビット
線電位発生回路２と同一回路゛構成とし、トランジスタ
Ｑ２と０２−及びＱ３とＱ３−の索子寸法を等しく、且
つトランジスタＱｌ−の素子寸法をトランジスタＱ１よ
りも大きな７ｕ流駆動能力を持つように設定している。
に、従来のセンスアンプのマージン不足は、比較回路３
への人力ノードＮｌ、Ｎ２の電位を決定するトランジス
タＱ３．Ｑ２の電圧−電流特性およびトランジスタＱ３
−．Ｑ１２゜Ｑ２″の電圧−電流特性がそろっていない
事に起因するということに注目し、この不一致を解消す
ることによりセンスアンプ回路の動作マージンを向上さ
せることを可能ならしめるもので、前記第４図における
基準電位発生回路５のビット線電位発生回路６をビット
線電位発生回路２と同一回路゛構成とし、トランジスタ
Ｑ２と０２−及びＱ３とＱ３−の索子寸法を等しく、且
つトランジスタＱｌ−の素子寸法をトランジスタＱ１よ
りも大きな７ｕ流駆動能力を持つように設定している。
（作用）
このように構成することにより、ビット線電位発生回路
２と基準電位発生回路５におけるビット線電位発生回路
６のトランジスタＱ３．Ｑ２とＱ３″、Ｑ２′間におけ
る電圧−電流特性を等しく保ちつつ、比較回路３で必要
とされる入力ノードＮ１．Ｎ２間の電位のアンバランス
をトランジスタＱ１．Ｑ１−間の電流駆動能力の差によ
って生成できる。
２と基準電位発生回路５におけるビット線電位発生回路
６のトランジスタＱ３．Ｑ２とＱ３″、Ｑ２′間におけ
る電圧−電流特性を等しく保ちつつ、比較回路３で必要
とされる入力ノードＮ１．Ｎ２間の電位のアンバランス
をトランジスタＱ１．Ｑ１−間の電流駆動能力の差によ
って生成できる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図はメモリセルアレイ周辺およびセンスアン
プの回路構成を示しており、図において前記第４図と同
一構成部分には同じ符号を付している。
する。第１図はメモリセルアレイ周辺およびセンスアン
プの回路構成を示しており、図において前記第４図と同
一構成部分には同じ符号を付している。
図示する如く、この回路は前記第４図の回路における基
準電位発生回路５側のビット線電位増幅回路６のトラン
ジスタＱ１２を除去した構成となっている。
準電位発生回路５側のビット線電位増幅回路６のトラン
ジスタＱ１２を除去した構成となっている。
この回路の特徴は、第１図の回路構成においてトランジ
スタＱ２とＱ２゛、及びＱ３とＱ３＝の索子寸法を各々
互いに等しく、且つトランジスタＱｌ”の素子寸法をト
ランジスタＱ１よりも大きな電流駆動能力を持つように
設定する（たとえばトランジスタＱｌ−のチャネル幅を
Ｑｌよりも大きく設定する）ことにある。このようにク
ランプ用トランジスタＱ１とＱｌ”の素子寸法を設定す
ることにより、増幅回路６における電源Ｖｃｃからトラ
ンジスタＱ３”、Ｑ２”を介しての増幅路、および増幅
回路２における電源ＶｅｃからトランジスタＱ３．Ｑ２
を介しての増幅路間の電圧−電流特性を等しく保ちなが
ら、比較回路３で必要とされる入力ノードＮｌ、Ｎ２の
電位のアンバランスを作り出せる。
スタＱ２とＱ２゛、及びＱ３とＱ３＝の索子寸法を各々
互いに等しく、且つトランジスタＱｌ”の素子寸法をト
ランジスタＱ１よりも大きな電流駆動能力を持つように
設定する（たとえばトランジスタＱｌ−のチャネル幅を
Ｑｌよりも大きく設定する）ことにある。このようにク
ランプ用トランジスタＱ１とＱｌ”の素子寸法を設定す
ることにより、増幅回路６における電源Ｖｃｃからトラ
ンジスタＱ３”、Ｑ２”を介しての増幅路、および増幅
回路２における電源ＶｅｃからトランジスタＱ３．Ｑ２
を介しての増幅路間の電圧−電流特性を等しく保ちなが
ら、比較回路３で必要とされる入力ノードＮｌ、Ｎ２の
電位のアンバランスを作り出せる。
第２図は問題となる増幅回路６の部分を抽出して示す回
路図であり、第３図は上述した素子寸法を実効的に上記
第２図の回路素子に与え゛た場合の特性を示す図である
。図示するように、比較回路３の２つの入力ノードＮｌ
、Ｎ２の電圧−電流特性は同じであるので、電源電圧依
存性が小さく、且つ製造プロセスの揺ぎ等により素子パ
ラメータの変動があっても各増幅回路２，６の特性が同
じ方向に変動するので、常に 「ＶＢ Ｏ＞Ｖｒｅｒ ＞ｖ９ ｔ Ｊ ｆｔル関係ヲ
ｍ持テキる。
路図であり、第３図は上述した素子寸法を実効的に上記
第２図の回路素子に与え゛た場合の特性を示す図である
。図示するように、比較回路３の２つの入力ノードＮｌ
、Ｎ２の電圧−電流特性は同じであるので、電源電圧依
存性が小さく、且つ製造プロセスの揺ぎ等により素子パ
ラメータの変動があっても各増幅回路２，６の特性が同
じ方向に変動するので、常に 「ＶＢ Ｏ＞Ｖｒｅｒ ＞ｖ９ ｔ Ｊ ｆｔル関係ヲ
ｍ持テキる。
このような構成によれば、従来構造のようにトランジス
タＱ３．Ｑ２を介しての増幅路と、トランジスタＱｌ、
Ｑ１２およびＱ２″の増幅路とを用いて生成したアンバ
ランス構造を用いていないため、動作マージンの向上、
特に最大動作電源電圧Ｖ ｃｃａ＋ａｘの向上が可能と
なる。
タＱ３．Ｑ２を介しての増幅路と、トランジスタＱｌ、
Ｑ１２およびＱ２″の増幅路とを用いて生成したアンバ
ランス構造を用いていないため、動作マージンの向上、
特に最大動作電源電圧Ｖ ｃｃａ＋ａｘの向上が可能と
なる。
［発明の効果］
以上説明したようにこの発明によれば、電源電圧の変動
、製造プロセスの揺ぎによる素子特性の変化等に対して
高い動作マージンを有する半導体記憶装置が得られる。
、製造プロセスの揺ぎによる素子特性の変化等に対して
高い動作マージンを有する半導体記憶装置が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置を
示す回路図、第２図は上記第１図の回路における基準電
位発生回路側のビット線電位増幅回路を抽出して示す図
、第３図は上記第１図の回路におけるセンスアンプの電
圧−電流特性を示す特性図、第４図は従来の半導体記憶
装置を示す回路図、第５図は上記第４図の回路における
センスアンプの電圧−電流特性を示す特性図である。 ＷＬＩ、ＷＬ２． ・・・ ・・・ワード線Ｃ行線）
、ＭＣ，ＭＣ，・・・ ・・・メモリセル、ＢＬＩ〜Ｂ
ＬＮ・・・ビット線（列線）、２．６・・・ビット線電
位増幅回路（第１．第２の増幅回路）、ＤＣ・・・ダミ
ーセル、５・・・基準電位発生回路、４・・・バイアス
電圧発生回路、３・・・比較回路、Ｑｌ・・・第１ＭＯ
Ｓ）ランジスタ、Ｑ３・・・第２ＭＯＳ）ランジスタ、
Ｑ２・・・第４ＭＯＳトランジスタ、Ｑｌ−・・・第４
ＭＯＳトランジスタ、Ｑ３＝・・・第５ＭＯＳトランジ
スタ、Ｑ２−・・・第６Ｍ０３）ランジスタ。 １−ｍ− 第３図
示す回路図、第２図は上記第１図の回路における基準電
位発生回路側のビット線電位増幅回路を抽出して示す図
、第３図は上記第１図の回路におけるセンスアンプの電
圧−電流特性を示す特性図、第４図は従来の半導体記憶
装置を示す回路図、第５図は上記第４図の回路における
センスアンプの電圧−電流特性を示す特性図である。 ＷＬＩ、ＷＬ２． ・・・ ・・・ワード線Ｃ行線）
、ＭＣ，ＭＣ，・・・ ・・・メモリセル、ＢＬＩ〜Ｂ
ＬＮ・・・ビット線（列線）、２．６・・・ビット線電
位増幅回路（第１．第２の増幅回路）、ＤＣ・・・ダミ
ーセル、５・・・基準電位発生回路、４・・・バイアス
電圧発生回路、３・・・比較回路、Ｑｌ・・・第１ＭＯ
Ｓ）ランジスタ、Ｑ３・・・第２ＭＯＳ）ランジスタ、
Ｑ２・・・第４ＭＯＳトランジスタ、Ｑｌ−・・・第４
ＭＯＳトランジスタ、Ｑ３＝・・・第５ＭＯＳトランジ
スタ、Ｑ２−・・・第６Ｍ０３）ランジスタ。 １−ｍ− 第３図
Claims (1)
- 複数の行線と、これらの行線によって選択的に駆動さ
れる電気的に書込み可能なメモリセルと、これら各メモ
リセルから読出されるデータを受ける複数の列線と、こ
れらの列線の電位を増幅する第１の増幅回路と、電気的
に書込み可能なダミーセルおよびこのダミーセルからの
読出し電位を増幅する第２の増幅回路により構成され基
準となる電位を発生する基準電位発生回路と、上記第１
、第２の増幅回路にバイアス電圧を与えるバイアス電圧
発生回路と、上記第１、第２の増幅回路の出力電位を比
較して選択されたメモリセルから読出しデータを得る比
較回路とを有する半導体記憶装置において、上記第１の
増幅回路は、ドレイン電極が電源に、ソース電極が上記
列線にそれぞれ接続され、ゲート電極に上記バイアス電
圧発生回路の出力が供給されるＮチャネル型の第１ＭＯ
Ｓトランジスタと、ソース電極が電源に、ドレインおよ
びゲート電極が上記比較回路の第１の入力端に接続され
るＰチャネル型の第２ＭＯＳトランジスタと、ドレイン
電極が上記比較回路の第１の入力端に、ソース電極が上
記列線にそれぞれ接続され、ゲート電極に上記バイアス
電圧発生回路の出力が供給されるＮチャネル型の第３Ｍ
ＯＳトランジスタとから成り、上記第２の増幅回路は、
ドレイン電極が電源に、ソース電極が上記ダミーセルに
接続された列線にそれぞれ接続され、ゲート電極に上記
バイアス電圧発生回路の出力が供給されるＮチャネル型
の第４ＭＯＳトランジスタと、ソース電極が電源に、ド
レインおよびゲート電極が上記比較回路の第２の入力端
に接続されるＰチャネル型の第５ＭＯＳトランジスタと
、ドレイン電極が上記比較回路の第２の入力端に、ソー
ス電極が上記ダミーセルに接続された列線にそれぞれ接
続され、ゲート電極に上記バイアス電圧発生回路の出力
が供給されるＮチャネル型の第６ＭＯＳトランジスタと
から成り、上記第２、第３ＭＯＳトランジスタの素子寸
法は上記第５、第６ＭＯＳトランジスタと等しく、上記
第１ＭＯＳトランジスタの素子寸法は上記第４ＭＯＳト
ランジスタより電流駆動能力が大きくなる如く設定した
ことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071634A JPS63239694A (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
| EP19880104847 EP0284091B1 (en) | 1987-03-27 | 1988-03-25 | Nonvolatile semiconductor memory device |
| DE19883886795 DE3886795T2 (de) | 1987-03-27 | 1988-03-25 | Nichtflüchtige Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071634A JPS63239694A (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63239694A true JPS63239694A (ja) | 1988-10-05 |
Family
ID=13466275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071634A Pending JPS63239694A (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0284091B1 (ja) |
| JP (1) | JPS63239694A (ja) |
| DE (1) | DE3886795T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1071096B1 (en) * | 1999-07-22 | 2003-09-24 | STMicroelectronics S.r.l. | Read circuit for a nonvolatile memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167198A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体記憶回路 |
| JPS61190796A (ja) * | 1985-02-19 | 1986-08-25 | Sharp Corp | 半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
| DE3279855D1 (en) * | 1981-12-29 | 1989-09-07 | Fujitsu Ltd | Nonvolatile semiconductor memory circuit |
-
1987
- 1987-03-27 JP JP62071634A patent/JPS63239694A/ja active Pending
-
1988
- 1988-03-25 DE DE19883886795 patent/DE3886795T2/de not_active Expired - Lifetime
- 1988-03-25 EP EP19880104847 patent/EP0284091B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167198A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体記憶回路 |
| JPS61190796A (ja) * | 1985-02-19 | 1986-08-25 | Sharp Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0284091A3 (en) | 1990-12-27 |
| EP0284091A2 (en) | 1988-09-28 |
| DE3886795T2 (de) | 1994-06-16 |
| DE3886795D1 (de) | 1994-02-17 |
| EP0284091B1 (en) | 1994-01-05 |
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