JPS61190796A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS61190796A JPS61190796A JP60033600A JP3360085A JPS61190796A JP S61190796 A JPS61190796 A JP S61190796A JP 60033600 A JP60033600 A JP 60033600A JP 3360085 A JP3360085 A JP 3360085A JP S61190796 A JPS61190796 A JP S61190796A
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- JP
- Japan
- Prior art keywords
- transistor
- bit line
- memory
- reloading
- dummy cell
- Prior art date
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- Pending
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体メモリ装置に関し、特には各メモリセ
ルがデータの電気的書込み及び消去可能なＭＯＳ）ラン
ジスタを含んで構成されたリード・オンリ・メモリに関
するものである。
ルがデータの電気的書込み及び消去可能なＭＯＳ）ラン
ジスタを含んで構成されたリード・オンリ・メモリに関
するものである。
〈発明の概要〉
この発明は消去及び書込み回数を重ねだ場合にも、セン
ス感度を低下させることなく読出し動作させることがで
きる電気的書込み消去可能なメモリ（ＥＥＰＲＯＭ）を
提供する。
ス感度を低下させることなく読出し動作させることがで
きる電気的書込み消去可能なメモリ（ＥＥＰＲＯＭ）を
提供する。
〈従来の技術〉
ＥＥＰＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｅｌｅｃ
ｔｒｉｃａｌｌｙＰｒｏｇｒａｍｎａｂｌｅ ＲＯＭ
）は、電気的に消去・書込み可能な不揮発性メモリであ
り、ＥＰＲＯＭと５−ＲＡＭの両デバイスの長所を併せ
持ち、応用分野も非常に広がっている。しかし書換え回
数が１０５回以上になると、メモリトランジスタが示す
しきい値ｖｔｈの消去時と書込み時の差が小さくなるた
め、ＩＩＩＺＩＩＱｊ＋データが判定困難になる。特に
、各メモリセルがメモリトランジスタとセレクトトラン
ジスタの２トランジスタからなる構造の場合、ＩＣ製造
時の条件に基くトランジスタ等の特性ばらつきが、セン
スアンプ部の特性を左右するため、メモリ装置としての
書換え特性が製造時のばらつきに依存して動作不安定に
なる。
ｔｒｉｃａｌｌｙＰｒｏｇｒａｍｎａｂｌｅ ＲＯＭ
）は、電気的に消去・書込み可能な不揮発性メモリであ
り、ＥＰＲＯＭと５−ＲＡＭの両デバイスの長所を併せ
持ち、応用分野も非常に広がっている。しかし書換え回
数が１０５回以上になると、メモリトランジスタが示す
しきい値ｖｔｈの消去時と書込み時の差が小さくなるた
め、ＩＩＩＺＩＩＱｊ＋データが判定困難になる。特に
、各メモリセルがメモリトランジスタとセレクトトラン
ジスタの２トランジスタからなる構造の場合、ＩＣ製造
時の条件に基くトランジスタ等の特性ばらつきが、セン
スアンプ部の特性を左右するため、メモリ装置としての
書換え特性が製造時のばらつきに依存して動作不安定に
なる。
第２図はこの種のメモリ装置に用いられる従来のセンス
アンプ回路で、エンハンスメントＭＯＳトランジスタＥ
及びデプリーションＭｏＳトランジスタＤを用いて構成
され、データの電気的書込み及び読出しを可能にするだ
めの制御電極を備えだメモリトランジスタＴｏに対して
、該メモリトランジスタＴ０から読出されたデータが示
すその信号レベルの絶対値をセンスアンプ回路に入力す
ることによって書込み及び読出しが実行される。
アンプ回路で、エンハンスメントＭＯＳトランジスタＥ
及びデプリーションＭｏＳトランジスタＤを用いて構成
され、データの電気的書込み及び読出しを可能にするだ
めの制御電極を備えだメモリトランジスタＴｏに対して
、該メモリトランジスタＴ０から読出されたデータが示
すその信号レベルの絶対値をセンスアンプ回路に入力す
ることによって書込み及び読出しが実行される。
〈発明が解決しようとする問題点〉
上記回路からなるセンスアンプを備えたメモリ装置は、
メモリセルからデータを読出す際のセンスレベルは、メ
モリトランジスタＴ。のゲートに印加される電圧及びエ
ンハンスメントトランジスタ及びデプリーショントラン
ジスタのしきい値電圧ｖｔｈに大きく依存する。
メモリセルからデータを読出す際のセンスレベルは、メ
モリトランジスタＴ。のゲートに印加される電圧及びエ
ンハンスメントトランジスタ及びデプリーショントラン
ジスタのしきい値電圧ｖｔｈに大きく依存する。
処で上記読出し動作を実行させるためめメモリトランジ
スタＴ。に印加する電圧も、通常はエンハンスメント或
いはデプリーショントランジスタを用いて構成された回
路から与えられるだめ、これらの電圧もまたトランジス
タのしきい値電圧ｖｔｈによって変化する。このような
ばらつき要因を全て考慮して各トランジスタ寸法等を決
定することは実際の設計処理において非常に困難である
。
スタＴ。に印加する電圧も、通常はエンハンスメント或
いはデプリーショントランジスタを用いて構成された回
路から与えられるだめ、これらの電圧もまたトランジス
タのしきい値電圧ｖｔｈによって変化する。このような
ばらつき要因を全て考慮して各トランジスタ寸法等を決
定することは実際の設計処理において非常に困難である
。
特に製造時の条件のためにメモリトランジスタＴ。
のしきい値電圧ｖｔｈがばらついた場合、一般に要求さ
れている書換え回数１０５回を保証することは無理であ
るとされている。
れている書換え回数１０５回を保証することは無理であ
るとされている。
第３図は、メモリトランジスタのしきい値電圧ｖｔｈの
変動と書換え回数との関係を示したもので、消去時のし
きい値電圧Ｖ ｔ ｈ Ｅと書込み時のしきい値電圧Ｖ
ｔｈｗＯ差が、書換え回数が約１０４回に近づくと特に
消去時のしきい値電圧Ｖｔｈ Ｅの低下が顕著になり、
回数が増大するにつれて両しきい値電圧の差が小さくな
り、データの判別が困難になる。このような特性は今後
プロセス上の工夫が図られたならば更に改善されること
が予想されるが、書換え回数の増大に伴ってしきい値電
圧の差が小さくなる傾向に変りはなく、書換え回数に伴
なう特性劣化の改善が求められていた。
変動と書換え回数との関係を示したもので、消去時のし
きい値電圧Ｖ ｔ ｈ Ｅと書込み時のしきい値電圧Ｖ
ｔｈｗＯ差が、書換え回数が約１０４回に近づくと特に
消去時のしきい値電圧Ｖｔｈ Ｅの低下が顕著になり、
回数が増大するにつれて両しきい値電圧の差が小さくな
り、データの判別が困難になる。このような特性は今後
プロセス上の工夫が図られたならば更に改善されること
が予想されるが、書換え回数の増大に伴ってしきい値電
圧の差が小さくなる傾向に変りはなく、書換え回数に伴
なう特性劣化の改善が求められていた。
〈問題点を解決するだめの手段〉
上記のような従来のＥＥＦＲＯＭ装置における欠点を除
去するため、センスアンプ部にメモリセルが接続された
ビット線とダミセルが接続されたビット線を夫々入力す
る比較部を設け、上記夫々のビット線と電源間にはトラ
ンジスタの寸法が所定の関係を満すＭＯＳトランジスタ
を設けて負荷とし、またダミセルは同一ビノド線上にあ
る複数のメモリセルに共通に設けられて常に書換え動作
を繰返して実行させ、読出し時には書込み時のしきい値
電圧Ｖｔｈｗの状態を維持させる。
去するため、センスアンプ部にメモリセルが接続された
ビット線とダミセルが接続されたビット線を夫々入力す
る比較部を設け、上記夫々のビット線と電源間にはトラ
ンジスタの寸法が所定の関係を満すＭＯＳトランジスタ
を設けて負荷とし、またダミセルは同一ビノド線上にあ
る複数のメモリセルに共通に設けられて常に書換え動作
を繰返して実行させ、読出し時には書込み時のしきい値
電圧Ｖｔｈｗの状態を維持させる。
く作 用〉
メモリ装置のセンスアンプは、複数のメモリセルが接続
されたビット線を一方の入力としているのに対し、他方
の入力は常に書換えを繰返すダミセルが接続されたビッ
ト線を入力とし、更に各ビット線にはＷ／Ｌの比が所定
の関係に作成されだＭＯＳトランジスタからなる負荷が
接続されているため、書換え回数が増大した場合にもダ
ミセルの書換え回数が一番多くなることから書込みは確
実に行われ、消去時においてもダミセルは常に書込み状
態にあって両ピット線間の信号レベルは判別可能となり
、“Ｏ”、゛′１″データの判別ができる。
されたビット線を一方の入力としているのに対し、他方
の入力は常に書換えを繰返すダミセルが接続されたビッ
ト線を入力とし、更に各ビット線にはＷ／Ｌの比が所定
の関係に作成されだＭＯＳトランジスタからなる負荷が
接続されているため、書換え回数が増大した場合にもダ
ミセルの書換え回数が一番多くなることから書込みは確
実に行われ、消去時においてもダミセルは常に書込み状
態にあって両ピット線間の信号レベルは判別可能となり
、“Ｏ”、゛′１″データの判別ができる。
〈実施例〉
第１図において、記憶装置のメモリセルとするためビッ
ト線Ｂ、を共通にして複数のメモリトランジスタＴＭが
設けられている。該メモリトランジスタＴＭは制御電極
に加えて静電荷を保持してデータの書込みを制御するた
めの浮遊電極を備えたＭＯ８構造からなり、制御電極に
はメモリゲートバイアスが印加される。
ト線Ｂ、を共通にして複数のメモリトランジスタＴＭが
設けられている。該メモリトランジスタＴＭは制御電極
に加えて静電荷を保持してデータの書込みを制御するた
めの浮遊電極を備えたＭＯ８構造からなり、制御電極に
はメモリゲートバイアスが印加される。
上記メモリトランジスタＴＭはワード線のセレクトトラ
ンジスタとなるＭＯＳトランジスタＴ。
ンジスタとなるＭＯＳトランジスタＴ。
を介して第１ピット線Ｂ、に接続されている。また上記
第１ビット線Ｂ１には電源ＶＤＤとの間に負荷として機
能を果すデプリーションＭｏＳトランジスタＴＤＩが設
けられている。
第１ビット線Ｂ１には電源ＶＤＤとの間に負荷として機
能を果すデプリーションＭｏＳトランジスタＴＤＩが設
けられている。
尚上記メモリトランジスタＴＭは同一ビノド線Ｂ、上に
複数個設けられるのに対して、負荷トランジスタＴＤ＋
は１本のビット線当り１個が共通に設けられる。
複数個設けられるのに対して、負荷トランジスタＴＤ＋
は１本のビット線当り１個が共通に設けられる。
上記第１ビット線Ｂ１に対して第２ビット線Ｂ２が設け
られている０該第２ピツト線Ｂ２には上記メモリトラン
ジスタＴＨと同じ構造からなる１つのダミセルＴＤが、
同様にセレクトトランジスタとなるトランジスタＴ２を
介して接続され、電源ＶＤＤとの間には負荷として機能
するデプリジ目ンＭＯＳトランジスタＴ Ｄ ２が接続
されている。上記第１ビット線側の負荷トランジスタＴ
Ｄｔと第２ビア）線側の負荷トランジスタＴＤ２とは、
形状において、ＭＯＳトランジスタのＷ／Ｌ（Ｗ：チャ
ンネル幅、Ｌ：チャンネル長）が第２ビット線側のトラ
ンジスタＴＤ２の方が第１ビット線側のものよりも大き
くなるように即ちトランジスタＴＤ２のβ（＝ｗ／Ｌ・
μ・Ｃｏｘμ：易動度、Ｃｏｘ：ＭＯＳ容量）が予め大
きく設計される。
られている０該第２ピツト線Ｂ２には上記メモリトラン
ジスタＴＨと同じ構造からなる１つのダミセルＴＤが、
同様にセレクトトランジスタとなるトランジスタＴ２を
介して接続され、電源ＶＤＤとの間には負荷として機能
するデプリジ目ンＭＯＳトランジスタＴ Ｄ ２が接続
されている。上記第１ビット線側の負荷トランジスタＴ
Ｄｔと第２ビア）線側の負荷トランジスタＴＤ２とは、
形状において、ＭＯＳトランジスタのＷ／Ｌ（Ｗ：チャ
ンネル幅、Ｌ：チャンネル長）が第２ビット線側のトラ
ンジスタＴＤ２の方が第１ビット線側のものよりも大き
くなるように即ちトランジスタＴＤ２のβ（＝ｗ／Ｌ・
μ・Ｃｏｘμ：易動度、Ｃｏｘ：ＭＯＳ容量）が予め大
きく設計される。
第２ビット線側の上記セレクトトランジスタＴ２のゲー
゛トに入力されたワード線は、第１ビット線Ｂ１側の複
数メモリセルに共通に設けられ、従って第１ビット線側
のワード線のいずれが選ばれ゛ても第２ビット線側のワ
ード線は選択され、セレクトトランジスタＴ２はオン状
態にあり、まだメモリゲートバイアスは共通に与えられ
ている。尚ダミセルＴＤは読出し状態においても常に書
込み状態にある。
゛トに入力されたワード線は、第１ビット線Ｂ１側の複
数メモリセルに共通に設けられ、従って第１ビット線側
のワード線のいずれが選ばれ゛ても第２ビット線側のワ
ード線は選択され、セレクトトランジスタＴ２はオン状
態にあり、まだメモリゲートバイアスは共通に与えられ
ている。尚ダミセルＴＤは読出し状態においても常に書
込み状態にある。
上記第１ピツト線Ｂ１及び第２ピツト線Ｂ２を夫々比較
入力する差動アンプＱが設けられ、ダミメモリセルＴＤ
が接続された第２ビット線Ｂ２側を基準電圧としてメモ
リセルから読出された信号レベルを比較する。
入力する差動アンプＱが設けられ、ダミメモリセルＴＤ
が接続された第２ビット線Ｂ２側を基準電圧としてメモ
リセルから読出された信号レベルを比較する。
即ち、上記構成からなる回路において、ピット線上のメ
モリセルが書込み状態である場合、ダミセルも書込み状
態になる。令書換え回数が少ない場合はメモリトランジ
スタＴＭとダミセルＴＤのしきい値はほぼ同一である。
モリセルが書込み状態である場合、ダミセルも書込み状
態になる。令書換え回数が少ない場合はメモリトランジ
スタＴＭとダミセルＴＤのしきい値はほぼ同一である。
しかし各ピット線に接続された負荷トランジスタＴＤ、
、ＴＤ２は、予め形状（Ｗ／Ｌ）が上述のように所定の
関係に設計されているだめ、各ビット線上の電圧は、第
１ビット線Ｂ１上の電位を■１ 、第２ビア）線Ｂ２上
の電位をｖ２ とするとｖ２〉ｖエ となり、データ“
１″の判別がなされる。
、ＴＤ２は、予め形状（Ｗ／Ｌ）が上述のように所定の
関係に設計されているだめ、各ビット線上の電圧は、第
１ビット線Ｂ１上の電位を■１ 、第２ビア）線Ｂ２上
の電位をｖ２ とするとｖ２〉ｖエ となり、データ“
１″の判別がなされる。
尚上記両ビット線上の電位差は、差動アンプの感度及び
製造上の諸パラメータのばらつきが許す限り小さい方が
、書換え回数が増加した場合の消去側の”１″、“０”
判別マージンが犬となり、有利である。
製造上の諸パラメータのばらつきが許す限り小さい方が
、書換え回数が増加した場合の消去側の”１″、“０”
判別マージンが犬となり、有利である。
次に書換え回数が多くなると、ダミセルＴＤの書換え回
数が一番多いことから、メモリトランジスタＴＭのしき
い値はダミセルＴＤのしきい値より小となり、静特性に
差が生じて一層上記Ｖ２＞Ｖｌの関係が成立し易くなる
。
数が一番多いことから、メモリトランジスタＴＭのしき
い値はダミセルＴＤのしきい値より小となり、静特性に
差が生じて一層上記Ｖ２＞Ｖｌの関係が成立し易くなる
。
更にビット線上のメモリトランジスタＴＭが消去状態で
ある場合、ダミセルＴＤは常に書込み状態に設定されて
いるだめ、両ビット線間の電位差はＶ２ ＜Ｖｌの関係
が成立し、ビット線上のメモリトランジスタＴＭの消去
時と書込み時のしきい値電圧の差が零にならない限り、
消去時のＩＩＱＩ＋、”１″データの判別ができる。
ある場合、ダミセルＴＤは常に書込み状態に設定されて
いるだめ、両ビット線間の電位差はＶ２ ＜Ｖｌの関係
が成立し、ビット線上のメモリトランジスタＴＭの消去
時と書込み時のしきい値電圧の差が零にならない限り、
消去時のＩＩＱＩ＋、”１″データの判別ができる。
〈発明の効果〉
以上本発明によれば、ＥＥＰＲＯＭのセンス回路におい
て、メモリトランジスタが接続されたピット線に対して
ダミセルを付加したビット線を設け、両ビット線に接続
された負荷ＭＯＳトランジスタの形状を所定の関係に設
計して構成することにより、書換え回数の増加に伴なう
ＭＯＳ）ランジスタの特性変化にも拘わらず、書込み及
び消去時に確実にＩｏＪ１．ｅｌｘ”データの判別を実
行することができ、半導体記憶装置の信頼性を高め、長
期使用に耐える装置を得ることができる。
て、メモリトランジスタが接続されたピット線に対して
ダミセルを付加したビット線を設け、両ビット線に接続
された負荷ＭＯＳトランジスタの形状を所定の関係に設
計して構成することにより、書換え回数の増加に伴なう
ＭＯＳ）ランジスタの特性変化にも拘わらず、書込み及
び消去時に確実にＩｏＪ１．ｅｌｘ”データの判別を実
行することができ、半導体記憶装置の信頼性を高め、長
期使用に耐える装置を得ることができる。
第１図は本発明による一実施例を示す装置の要部回路図
、第２図は従来装置の回路図、第３図はメモリトランジ
スタのしきい値と書換え回数の関係を示す図である。 ＴＭ ：メモリトランジスタ ＴＤ ：ダミセルＢ１．
Ｂ２：ビット線 Ｔｔ 、Ｔ２ ：セレクトトランジス
タＴＤ、、ＴＤ２：負荷トランジスタ Ｑ：センスアン
プ回路代理人 弁理士 福 士 愛 彦（他２名）第２
図
、第２図は従来装置の回路図、第３図はメモリトランジ
スタのしきい値と書換え回数の関係を示す図である。 ＴＭ ：メモリトランジスタ ＴＤ ：ダミセルＢ１．
Ｂ２：ビット線 Ｔｔ 、Ｔ２ ：セレクトトランジス
タＴＤ、、ＴＤ２：負荷トランジスタ Ｑ：センスアン
プ回路代理人 弁理士 福 士 愛 彦（他２名）第２
図
Claims (1)
- 【特許請求の範囲】 １）電気的に書込み及び消去可能なリード・オンリ・メ
モリにおいて、 電気的書込み及び制御可能なＭＯＳトランジスタを含ん
でなるメモリセルと、 複数の上記メモリセルが接続された第１ビット線を一方
の入力とし、ダミセルが接続された第２ビット線を他方
の入力とする差動アンプと、上記第１ビット線と電源と
の間に設けられた第２トランジスタとを備え、 第１トランジスタのＷ／Ｌを第２トランジスタのＷ／Ｌ
（Ｗ：チャネル幅、Ｌ：チャネル長）より小さく形成し
たことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033600A JPS61190796A (ja) | 1985-02-19 | 1985-02-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033600A JPS61190796A (ja) | 1985-02-19 | 1985-02-19 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190796A true JPS61190796A (ja) | 1986-08-25 |
Family
ID=12390975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033600A Pending JPS61190796A (ja) | 1985-02-19 | 1985-02-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239694A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 半導体記憶装置 |
| JPH05234387A (ja) * | 1992-02-25 | 1993-09-10 | Kawasaki Steel Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1985
- 1985-02-19 JP JP60033600A patent/JPS61190796A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239694A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 半導体記憶装置 |
| JPH05234387A (ja) * | 1992-02-25 | 1993-09-10 | Kawasaki Steel Corp | 半導体記憶装置 |
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