JPH05205464A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH05205464A JPH05205464A JP4003443A JP344392A JPH05205464A JP H05205464 A JPH05205464 A JP H05205464A JP 4003443 A JP4003443 A JP 4003443A JP 344392 A JP344392 A JP 344392A JP H05205464 A JPH05205464 A JP H05205464A
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Abstract
(57)【要約】
【目的】短時間かつ容易に、メモリセルの信頼性試験，
動作マージン試験が実施できるようにする。 【構成】プレート電圧発生回路１０を、直列接続された
２つの可変抵抗回路１１，１２と、これら可変抵抗回路
１１，１２の抵抗値を抵抗制御信号により切換える切換
制御回路１３とを備えた構成とする。可変抵抗回路１
１，１２の直列接続点からＶｃｃ／２より高いプレート
電圧Ｖｐ及び低いプレート電圧Ｖｐを出力しメモリセル
のプレート節点Ｐへ供給する。
動作マージン試験が実施できるようにする。 【構成】プレート電圧発生回路１０を、直列接続された
２つの可変抵抗回路１１，１２と、これら可変抵抗回路
１１，１２の抵抗値を抵抗制御信号により切換える切換
制御回路１３とを備えた構成とする。可変抵抗回路１
１，１２の直列接続点からＶｃｃ／２より高いプレート
電圧Ｖｐ及び低いプレート電圧Ｖｐを出力しメモリセル
のプレート節点Ｐへ供給する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶回路に関
し、特にメモリセルの容量素子のプレート節点に所定の
電圧を供給するプレート電圧発生回路を有する半導体記
憶回路に関する。
し、特にメモリセルの容量素子のプレート節点に所定の
電圧を供給するプレート電圧発生回路を有する半導体記
憶回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶回路の一例を
図６に示す。
図６に示す。
【０００３】この半導体記憶回路は、ソース，ドレイン
の一方をビット線ＢＬに接続しゲートを対応するワード
線ＷＬｊ（ｊ＝１〜ｍ）に接続してこのワード線ＷＬｊ
のレベルに応答してオン，オフするトランジスタＴｓ、
及び一端をこのトランジスタＴｓのソース，ドレインの
他方に接続し他端をプレート節点Ｐとする容量素子Ｃｓ
をそれぞれ含む複数のメモリセルＭＣと、一端に電源電
圧Ｖｃｃが供給され他端をプレート節点Ｐに接続する固
定抵抗Ｒ１、及びこの固定抵抗Ｒ１と同一抵抗値で一端
をプレート節点Ｐに接続し他端を接地電位点に接続する
固定抵抗Ｒ２を含みプレート節点にＶｃｃ／２のプレー
ト電圧Ｖｐを供給するプレート電圧発生回路１０ｘとを
有する構成となっていた。
の一方をビット線ＢＬに接続しゲートを対応するワード
線ＷＬｊ（ｊ＝１〜ｍ）に接続してこのワード線ＷＬｊ
のレベルに応答してオン，オフするトランジスタＴｓ、
及び一端をこのトランジスタＴｓのソース，ドレインの
他方に接続し他端をプレート節点Ｐとする容量素子Ｃｓ
をそれぞれ含む複数のメモリセルＭＣと、一端に電源電
圧Ｖｃｃが供給され他端をプレート節点Ｐに接続する固
定抵抗Ｒ１、及びこの固定抵抗Ｒ１と同一抵抗値で一端
をプレート節点Ｐに接続し他端を接地電位点に接続する
固定抵抗Ｒ２を含みプレート節点にＶｃｃ／２のプレー
ト電圧Ｖｐを供給するプレート電圧発生回路１０ｘとを
有する構成となっていた。
【０００４】ダイナミックＲＡＭ等の半導体記憶回路に
おいては、高集積化が進んでいるためにメモリセルＭＣ
の容量素子Ｃｓの酸化膜の電界が高電界となっており、
酸化膜の絶縁破壊等の信頼性の低下が問題となってい
る。そのため、上述のように、固定抵抗Ｒ１，Ｒ２を等
しい値としてプレート節点に電源電圧Ｖｃｃの１／２の
電圧を印加し、容量素子Ｃｓの酸化膜に加わる電界強度
を小さくしている。
おいては、高集積化が進んでいるためにメモリセルＭＣ
の容量素子Ｃｓの酸化膜の電界が高電界となっており、
酸化膜の絶縁破壊等の信頼性の低下が問題となってい
る。そのため、上述のように、固定抵抗Ｒ１，Ｒ２を等
しい値としてプレート節点に電源電圧Ｖｃｃの１／２の
電圧を印加し、容量素子Ｃｓの酸化膜に加わる電界強度
を小さくしている。
【０００５】
【発明が解決しようとする課題】この従来の半導体記憶
回路では、抵抗分割によって発生したＶｃｃ／２のプレ
ート電圧ＶｐをメモリセルＭＣの容量素子Ｃｓのプレー
ト節点に供給する構成となっているので、テスト時にプ
レート電圧Ｖｐを変えてメモリセルＭＣのバーンインテ
ストなどの信頼性試験や動作マージン試験を短時間で行
うことが極めて困難であった。
回路では、抵抗分割によって発生したＶｃｃ／２のプレ
ート電圧ＶｐをメモリセルＭＣの容量素子Ｃｓのプレー
ト節点に供給する構成となっているので、テスト時にプ
レート電圧Ｖｐを変えてメモリセルＭＣのバーンインテ
ストなどの信頼性試験や動作マージン試験を短時間で行
うことが極めて困難であった。
【０００６】本発明の目的は、短時間にかつ容易にメモ
リセルの信頼性試験や動作マージン試験を行うことがで
きる半導体記憶回路を提供することである。
リセルの信頼性試験や動作マージン試験を行うことがで
きる半導体記憶回路を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体記憶回路
は、ソース，ドレインの一方をビット線に接続しゲート
を対応するワード線に接続してオン，オフするトランジ
スタ、及び一端をこのトランジスタのソース，ドレイン
の他方に接続し他端をプレート節点とする容量素子をそ
れぞれ含む複数のメモリセルと、一端に所定のレベルの
電圧が供給され他端を前記プレート節点に接続し第１の
制御信号に従ってこれら両端間の抵抗値を複数段に切換
える第１の可変抵抗回路、一端を前記プレート節点に接
続し他端を基準電位点に接続し第２の制御信号に従って
これら両端間の抵抗値を複数段に切換える第２の可変抵
抗回路、並びにテスト信号が非能動レベルのときは前記
第１及び第２の可変抵抗回路の両端間を互いに等しい抵
抗値となるように制御し前記テスト信号が能動レベルの
ときは前記第１及び第２の可変抵抗回路の両端間を抵抗
制御信号に従って互いに異なる抵抗値になるように制御
する前記第１及び第２の制御信号を発生する切換制御回
路を含み前記プレート節点に前記テスト信号及び抵抗制
御信号に応答したプレート電圧を供給するプレート電圧
発生回路とを有している。
は、ソース，ドレインの一方をビット線に接続しゲート
を対応するワード線に接続してオン，オフするトランジ
スタ、及び一端をこのトランジスタのソース，ドレイン
の他方に接続し他端をプレート節点とする容量素子をそ
れぞれ含む複数のメモリセルと、一端に所定のレベルの
電圧が供給され他端を前記プレート節点に接続し第１の
制御信号に従ってこれら両端間の抵抗値を複数段に切換
える第１の可変抵抗回路、一端を前記プレート節点に接
続し他端を基準電位点に接続し第２の制御信号に従って
これら両端間の抵抗値を複数段に切換える第２の可変抵
抗回路、並びにテスト信号が非能動レベルのときは前記
第１及び第２の可変抵抗回路の両端間を互いに等しい抵
抗値となるように制御し前記テスト信号が能動レベルの
ときは前記第１及び第２の可変抵抗回路の両端間を抵抗
制御信号に従って互いに異なる抵抗値になるように制御
する前記第１及び第２の制御信号を発生する切換制御回
路を含み前記プレート節点に前記テスト信号及び抵抗制
御信号に応答したプレート電圧を供給するプレート電圧
発生回路とを有している。
【０００８】また、第１及び第２の可変抵抗回路がそれ
ぞれ、複数の固定抵抗と、ソース，ドレインの一方をこ
れら固定抵抗の一端にそれぞれ対応して接続し対応する
制御信号に応じてオン，オフする複数のＭＯＳトランジ
スタとを備えて構成される。
ぞれ、複数の固定抵抗と、ソース，ドレインの一方をこ
れら固定抵抗の一端にそれぞれ対応して接続し対応する
制御信号に応じてオン，オフする複数のＭＯＳトランジ
スタとを備えて構成される。
【０００９】また、切換制御回路が、ｎビットの抵抗制
御信号を入力し選択信号に従って各ｎビットの第１及び
第２の制御信号のうちの一方を全ビット非能動レベルに
し他方の全ビットを前記抵抗制御信号と同一にして出力
する選択回路を備えて構成される。
御信号を入力し選択信号に従って各ｎビットの第１及び
第２の制御信号のうちの一方を全ビット非能動レベルに
し他方の全ビットを前記抵抗制御信号と同一にして出力
する選択回路を備えて構成される。
【００１０】また、電圧切換信号に従って第１の可変抵
抗回路の一端に所定のレベルの電圧及びこの電圧の１／
２の電圧のうちの一方を選択して供給する供給電圧切換
回路を設け、前記第１の可変抵抗回路及び第２の可変抵
抗回路の一方を固定抵抗に置換えて構成される。
抗回路の一端に所定のレベルの電圧及びこの電圧の１／
２の電圧のうちの一方を選択して供給する供給電圧切換
回路を設け、前記第１の可変抵抗回路及び第２の可変抵
抗回路の一方を固定抵抗に置換えて構成される。
【００１１】また、第１及び第２の可変抵抗回路の接続
点とプレート節点との間に、前記第１及び第２の可変抵
抗回路の接続点の電圧及び電圧切換信号に応答したレベ
ルの電圧を出力する出力電圧切換回路を設け、前記第１
及び第２の可変抵抗回路の一方を固定抵抗に置換えて構
成される。
点とプレート節点との間に、前記第１及び第２の可変抵
抗回路の接続点の電圧及び電圧切換信号に応答したレベ
ルの電圧を出力する出力電圧切換回路を設け、前記第１
及び第２の可変抵抗回路の一方を固定抵抗に置換えて構
成される。
【００１２】また、テスト信号を、読出し制御信号及び
書込み制御信号のうちの一方と前記テスト信号との論理
積の信号に置換えて構成される。
書込み制御信号のうちの一方と前記テスト信号との論理
積の信号に置換えて構成される。
【００１３】
【作用】本発明の半導体記憶回路では、テスト時に、通
常動作時の電源電圧の１／２の電圧より高い複数のプレ
ート電圧と低い複数のプレート電圧を外部信号により選
択，切換えてプレート節点に印加できるため、メモリセ
ルの信頼性試験や動作マージン試験等を効率よく短時間
に行うことができる。
常動作時の電源電圧の１／２の電圧より高い複数のプレ
ート電圧と低い複数のプレート電圧を外部信号により選
択，切換えてプレート節点に印加できるため、メモリセ
ルの信頼性試験や動作マージン試験等を効率よく短時間
に行うことができる。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１（Ａ）〜（Ｃ）はそれぞれ本発明の第
１の実施例の回路図及び第１，第２の可変抵抗回路の具
体例を示す回路図である。
１の実施例の回路図及び第１，第２の可変抵抗回路の具
体例を示す回路図である。
【００１６】この実施例は、ソース，ドレインの一方を
ビット線ＢＬに接続しゲートを対応するワード線ＷＬｊ
（ｊ＝１〜ｍ）に接続してオン，オフするトランジスタ
Ｔｓ、及び一端をこのトランジスタＴｓのソース，ドレ
インの他方に接続し他端をプレート節点Ｐとする容量素
子Ｃｓをそれぞれ含む複数のメモリセルＭＣと、一端に
電源電圧Ｖｃｃが供給され他端をプレート節点Ｐに接続
し第１の制御信号Ｂ１〜Ｂｎに従ってこれら両端間の抵
抗値を複数段に切換える第１の可変抵抗回路１１、一端
をプレート節点Ｐに接続し他端を接地電位点に接続し第
２の制御信号Ｂｎ＋１〜Ｂ２ｎに従ってこれら両端間の
抵抗値を複数段に切換える第２の可変抵抗回路１２、並
びにテスト信号ＴＳＴが非能動レベルのときは第１及び
第２の可変抵抗回路１１，１２の両端間を互いに等しい
抵抗値となるように制御しテスト信号ＴＳＴが能動レベ
ルのときは第１及び第２の可変抵抗回路１１，１２の両
端間を第１及び第２の抵抗制御信号Ａ１〜Ａｎ，Ａｎ＋
１〜Ａ２ｎに従って互いに異なる抵抗値になるように制
御する第１及び第２の制御信号Ｂ１〜Ｂｎ，Ｂｎ＋１〜
Ｂ２ｎを発生する切換制御回路１３を含みプレート節点
Ｐにテスト信号ＴＳＴ及び抵抗制御信号Ａ１〜Ａ２ｎに
応答したプレート電圧Ｖｐを供給するプレート電圧発生
回路１０とを有する構成となっている。
ビット線ＢＬに接続しゲートを対応するワード線ＷＬｊ
（ｊ＝１〜ｍ）に接続してオン，オフするトランジスタ
Ｔｓ、及び一端をこのトランジスタＴｓのソース，ドレ
インの他方に接続し他端をプレート節点Ｐとする容量素
子Ｃｓをそれぞれ含む複数のメモリセルＭＣと、一端に
電源電圧Ｖｃｃが供給され他端をプレート節点Ｐに接続
し第１の制御信号Ｂ１〜Ｂｎに従ってこれら両端間の抵
抗値を複数段に切換える第１の可変抵抗回路１１、一端
をプレート節点Ｐに接続し他端を接地電位点に接続し第
２の制御信号Ｂｎ＋１〜Ｂ２ｎに従ってこれら両端間の
抵抗値を複数段に切換える第２の可変抵抗回路１２、並
びにテスト信号ＴＳＴが非能動レベルのときは第１及び
第２の可変抵抗回路１１，１２の両端間を互いに等しい
抵抗値となるように制御しテスト信号ＴＳＴが能動レベ
ルのときは第１及び第２の可変抵抗回路１１，１２の両
端間を第１及び第２の抵抗制御信号Ａ１〜Ａｎ，Ａｎ＋
１〜Ａ２ｎに従って互いに異なる抵抗値になるように制
御する第１及び第２の制御信号Ｂ１〜Ｂｎ，Ｂｎ＋１〜
Ｂ２ｎを発生する切換制御回路１３を含みプレート節点
Ｐにテスト信号ＴＳＴ及び抵抗制御信号Ａ１〜Ａ２ｎに
応答したプレート電圧Ｖｐを供給するプレート電圧発生
回路１０とを有する構成となっている。
【００１７】なお、可変抵抗回路１１は、電源電圧Ｖｃ
ｃ供給端とプレート節点Ｐ接続端との間に直列接続され
た複数の抵抗Ｒと、ドレインを各抵抗Ｒのプレート節点
Ｐに接続端側の端に接続しソースを電源電圧Ｖｃｃ供給
端に共通接続しゲートにインバータＩＶ１〜ＩＶｎを介
して入力される対応する第１の制御信号Ｂ１〜Ｂｎによ
りオン，オフするＰ型のトランジスタＴ１〜Ｔｎとを備
えた構成となっており、また、可変抵抗回路１２は、プ
レート節点Ｐ接続端と接地電位点との間に直列接続され
た複数の抵抗Ｒと、ドレインを各抵抗Ｒのプレート節点
Ｐ接続端側の端に接続しソースを接地電位点に共通に接
続しゲートに入力される対応する第２の制御信号Ｂｎ＋
１〜Ｂ２ｎによりオン，オフするＮ型のトランジスタＴ
ｎ＋１〜Ｔ２ｎとを備えた構成となっている。
ｃ供給端とプレート節点Ｐ接続端との間に直列接続され
た複数の抵抗Ｒと、ドレインを各抵抗Ｒのプレート節点
Ｐに接続端側の端に接続しソースを電源電圧Ｖｃｃ供給
端に共通接続しゲートにインバータＩＶ１〜ＩＶｎを介
して入力される対応する第１の制御信号Ｂ１〜Ｂｎによ
りオン，オフするＰ型のトランジスタＴ１〜Ｔｎとを備
えた構成となっており、また、可変抵抗回路１２は、プ
レート節点Ｐ接続端と接地電位点との間に直列接続され
た複数の抵抗Ｒと、ドレインを各抵抗Ｒのプレート節点
Ｐ接続端側の端に接続しソースを接地電位点に共通に接
続しゲートに入力される対応する第２の制御信号Ｂｎ＋
１〜Ｂ２ｎによりオン，オフするＮ型のトランジスタＴ
ｎ＋１〜Ｔ２ｎとを備えた構成となっている。
【００１８】通常動作では、テスト信号ＴＳＴが低レベ
ルの非能動レベルであるために抵抗制御信号Ａ１〜Ａ２
ｎの高レベル，低レベルにかかわらず制御信号Ｂ１〜Ｂ
２ｎが低レベルとなるために、すべてのトランジスタＴ
１〜Ｔ２ｎが非導通になる。したがって、可変抵抗回路
１１，１２の各両端間が同じ抵抗値となり、プレート節
点Ｐには電源電圧Ｖｃｃの１／２のプレート電圧Ｖｐが
印加される。また、テスト時には、テスト信号ＴＳＴが
高レベルの能動レベルになり、抵抗制御信号Ａ１〜Ａ２
ｎのうちのいずれかを高レベルにすると、その信号が入
力されたトランジスタが導通して可変抵抗回路１１，１
２の抵抗値が変化し、プレート電圧Ｖｐが電源電圧Ｖｃ
ｃの１／２の電圧に対し変化する。
ルの非能動レベルであるために抵抗制御信号Ａ１〜Ａ２
ｎの高レベル，低レベルにかかわらず制御信号Ｂ１〜Ｂ
２ｎが低レベルとなるために、すべてのトランジスタＴ
１〜Ｔ２ｎが非導通になる。したがって、可変抵抗回路
１１，１２の各両端間が同じ抵抗値となり、プレート節
点Ｐには電源電圧Ｖｃｃの１／２のプレート電圧Ｖｐが
印加される。また、テスト時には、テスト信号ＴＳＴが
高レベルの能動レベルになり、抵抗制御信号Ａ１〜Ａ２
ｎのうちのいずれかを高レベルにすると、その信号が入
力されたトランジスタが導通して可変抵抗回路１１，１
２の抵抗値が変化し、プレート電圧Ｖｐが電源電圧Ｖｃ
ｃの１／２の電圧に対し変化する。
【００１９】抵抗制御信号ＡＸ（Ｘ＝１〜２ｎ）を高レ
ベルにした場合のプレート電圧Ｖｐｘを求めると、 Ｘ≦ｎのとき、Ｖｐｘ＝Ｖｃｃ・ｎ／（２ｎ−Ｘ） …（１） Ｘ＞ｎのとき、Ｖｐｘ＝Ｖｃｃ・（Ｘ−１−ｎ）／（Ｘ−１） …（２） となる。すなわち、抵抗制御信号Ａ１〜Ａｎ（Ｘ≦ｎ）
のうちの１つを高レベルにすると、 Ｖｃｃ≧Ｖｐｘ≧Ｖｃｃ・ｎ／（２ｎ−１）＞Ｖｃｃ／
２ のプレート電圧Ｖｐｘを得ることができ、また抵抗制御
信号Ａｎ＋１〜Ａ２ｎ（Ｘ＞ｎ）のうちの１つを高レベ
ルにすると、 Ｖｃｃ／２＞（ｎ−１）／（２ｎ−１）≧Ｖｐｘ≧Ｖｃ
ｃ／ｎ のプレート電圧Ｖｐｘを得ることができる。このため、
バーンインなどのスクリーニングテスト等において、最
適なプレート電圧Ｖｐを印加することができるために、
短時間で動作マージンの少ないメモリセル等のテスト
を、抵抗制御信号ＡＸの高レベルのビットを変えるとい
う極めて単純な操作で行うことができる。
ベルにした場合のプレート電圧Ｖｐｘを求めると、 Ｘ≦ｎのとき、Ｖｐｘ＝Ｖｃｃ・ｎ／（２ｎ−Ｘ） …（１） Ｘ＞ｎのとき、Ｖｐｘ＝Ｖｃｃ・（Ｘ−１−ｎ）／（Ｘ−１） …（２） となる。すなわち、抵抗制御信号Ａ１〜Ａｎ（Ｘ≦ｎ）
のうちの１つを高レベルにすると、 Ｖｃｃ≧Ｖｐｘ≧Ｖｃｃ・ｎ／（２ｎ−１）＞Ｖｃｃ／
２ のプレート電圧Ｖｐｘを得ることができ、また抵抗制御
信号Ａｎ＋１〜Ａ２ｎ（Ｘ＞ｎ）のうちの１つを高レベ
ルにすると、 Ｖｃｃ／２＞（ｎ−１）／（２ｎ−１）≧Ｖｐｘ≧Ｖｃ
ｃ／ｎ のプレート電圧Ｖｐｘを得ることができる。このため、
バーンインなどのスクリーニングテスト等において、最
適なプレート電圧Ｖｐを印加することができるために、
短時間で動作マージンの少ないメモリセル等のテスト
を、抵抗制御信号ＡＸの高レベルのビットを変えるとい
う極めて単純な操作で行うことができる。
【００２０】図２（Ａ），（Ｂ）はそれぞれ本発明の第
２の実施例の第１及び第２の可変抵抗回路の回路図であ
る。
２の実施例の第１及び第２の可変抵抗回路の回路図であ
る。
【００２１】この実施例の可変抵抗回路１１ａ，１２ａ
においては、トランジスタＴ１〜Ｔ２ｎの接続が第１の
実施例と異っており、プレート変圧Ｖｐｘは Ｘ≦ｎのとき、Ｖｐｘ＝Ｖｃｃ・ｎ／（ｎ＋Ｘ−１） …（３） Ｘ＞ｎのとき、Ｖｐｘ＝Ｖｃｃ・（２ｎ−Ｘ）／（３ｎ−Ｘ） …（４） となる。基本的な動作及び効果は第１の実施例と同様で
ある。
においては、トランジスタＴ１〜Ｔ２ｎの接続が第１の
実施例と異っており、プレート変圧Ｖｐｘは Ｘ≦ｎのとき、Ｖｐｘ＝Ｖｃｃ・ｎ／（ｎ＋Ｘ−１） …（３） Ｘ＞ｎのとき、Ｖｐｘ＝Ｖｃｃ・（２ｎ−Ｘ）／（３ｎ−Ｘ） …（４） となる。基本的な動作及び効果は第１の実施例と同様で
ある。
【００２２】図３は本発明の第３の実施例を示す回路図
である。
である。
【００２３】この実施例は、抵抗制御信号をｎビットの
Ａ１〜Ａｎとし、切換制御回路１３ａを、このｎビット
の抵抗制御信号Ａ１〜Ａｎを入力し選択信号Ｓ１，Ｓ２
に従って各ｎビットの第１及び第２の制御信号のうちの
一方を全ビット非能動レベルにし他方の全ビットを抵抗
制御信号Ａ１〜Ａｎと同一にして出力する選択回路１３
１を備えた構成としたものである。
Ａ１〜Ａｎとし、切換制御回路１３ａを、このｎビット
の抵抗制御信号Ａ１〜Ａｎを入力し選択信号Ｓ１，Ｓ２
に従って各ｎビットの第１及び第２の制御信号のうちの
一方を全ビット非能動レベルにし他方の全ビットを抵抗
制御信号Ａ１〜Ａｎと同一にして出力する選択回路１３
１を備えた構成としたものである。
【００２４】従って、抵抗制御信号の入力端子の数を半
減することができるという利点がある。その他の基本的
な動作及び効果は第１の実施例と同様である。なお、選
択信号Ｓ１，Ｓ２は１つの信号とし、一方に反転回路を
設ける構成でもよい。
減することができるという利点がある。その他の基本的
な動作及び効果は第１の実施例と同様である。なお、選
択信号Ｓ１，Ｓ２は１つの信号とし、一方に反転回路を
設ける構成でもよい。
【００２５】図４（Ａ），（Ｂ）はそれぞれ本発明の第
４の実施例の回路及び実施例の供給電圧切換回路の回路
図である。
４の実施例の回路及び実施例の供給電圧切換回路の回路
図である。
【００２６】この実施例は、電圧切換信号ＶＳに従って
第１の可変抵抗回路１１の一端に電源電圧Ｖｃｃ及びこ
の電源電圧Ｖｃｃの１／２の電圧のうちの一方を選択し
て供給する供給電圧切換回路１４を設け、第２の可変抵
抗回路を固定抵抗Ｒ１０に置換え、これに伴って切換制
御回路１３ｂを第１の可変抵抗回路１１の制御のみにし
たものである。固定抵抗Ｒ１０の抵抗値は可変抵抗回路
１１の最大抵抗値と同一である。
第１の可変抵抗回路１１の一端に電源電圧Ｖｃｃ及びこ
の電源電圧Ｖｃｃの１／２の電圧のうちの一方を選択し
て供給する供給電圧切換回路１４を設け、第２の可変抵
抗回路を固定抵抗Ｒ１０に置換え、これに伴って切換制
御回路１３ｂを第１の可変抵抗回路１１の制御のみにし
たものである。固定抵抗Ｒ１０の抵抗値は可変抵抗回路
１１の最大抵抗値と同一である。
【００２７】この実施例においては、通常動作時、トラ
ンジスタＴ４０が導通し、供給電圧切換回路１４から電
源電圧Ｖｃｃが可変抵抗回路１１に供給されており、こ
のときテスト信号ＴＳＴが低レベルであるために抵抗制
御信号Ａ１〜Ａｎの高レベル，低レベルにかかわらず可
変抵抗回路１１の抵抗値と固定抵抗Ｒ１０は同じ値にし
ているため、プレート電圧Ｖｐは電源電圧Ｖｃｃの１／
２の電圧となる。
ンジスタＴ４０が導通し、供給電圧切換回路１４から電
源電圧Ｖｃｃが可変抵抗回路１１に供給されており、こ
のときテスト信号ＴＳＴが低レベルであるために抵抗制
御信号Ａ１〜Ａｎの高レベル，低レベルにかかわらず可
変抵抗回路１１の抵抗値と固定抵抗Ｒ１０は同じ値にし
ているため、プレート電圧Ｖｐは電源電圧Ｖｃｃの１／
２の電圧となる。
【００２８】テスト時、電圧切換信号ＶＳを低レベルに
して、供給電圧切換回路１４から電源電圧Ｖｃｃを可変
抵抗回路１１に供給することで、プレート電圧Ｖｐとし
て電源電圧Ｖｃｃの１／２の電圧よりも高いいくつかの
電圧を得ることができる。また、電圧切換信号ＶＳを高
レベルにして、可変抵抗回路１１に電源電圧Ｖｃｃの１
／２の電圧を供給することで、プレート電圧Ｖｐとして
電源電圧Ｖｃｃの１／２の電圧よりも低いいくつかの電
圧を得ることができる。
して、供給電圧切換回路１４から電源電圧Ｖｃｃを可変
抵抗回路１１に供給することで、プレート電圧Ｖｐとし
て電源電圧Ｖｃｃの１／２の電圧よりも高いいくつかの
電圧を得ることができる。また、電圧切換信号ＶＳを高
レベルにして、可変抵抗回路１１に電源電圧Ｖｃｃの１
／２の電圧を供給することで、プレート電圧Ｖｐとして
電源電圧Ｖｃｃの１／２の電圧よりも低いいくつかの電
圧を得ることができる。
【００２９】この実施例は、抵抗制御信号の入力端子を
半減することができ、切換制御回路，可変抵抗回路等の
ハードウェア量を低減できるという利点がある。
半減することができ、切換制御回路，可変抵抗回路等の
ハードウェア量を低減できるという利点がある。
【００３０】なお、抵抗制御信号ＡＸ（Ｘ＝１〜ｎ）を
高レベルにしたときのプレート電圧Ｖｐｘは供給電圧切
換回路１４の出力電圧をＶａとして、 Ｖｐｘ＝Ｖａ・ｎ／（２ｎ−Ｘ） …（５） となる。
高レベルにしたときのプレート電圧Ｖｐｘは供給電圧切
換回路１４の出力電圧をＶａとして、 Ｖｐｘ＝Ｖａ・ｎ／（２ｎ−Ｘ） …（５） となる。
【００３１】図５は本発明の第５の実施例を示す回路図
である。
である。
【００３２】この実施例は、第２の可変抵抗回路を固定
抵抗Ｒ１０に置換え、第１の可変抵抗回路１１と固定抵
抗Ｒ１０との接続点とプレート節点Ｐとの間に、この接
続点の電圧と電圧切換信号ＶＳ３，ＶＳ４とに応答した
レベルのプレート電圧Ｖｐを出力する出力電圧切換回路
１５を設けたものである。出力電圧切換回路１５は、電
圧切換信号ＶＳ３，ＶＳ４をゲートに入力するトランジ
スタＴＧ１０，ＴＧ２０，Ｔ３０，Ｔ４０と、電源電圧
Ｖｃｃ供給端と接地電位点との間に直列接続されたトラ
ンジスタＴ５０，Ｔ６０及びこれらトランジスタと並列
接続された２本の抵抗Ｒ５０とを備えて構成される。
抵抗Ｒ１０に置換え、第１の可変抵抗回路１１と固定抵
抗Ｒ１０との接続点とプレート節点Ｐとの間に、この接
続点の電圧と電圧切換信号ＶＳ３，ＶＳ４とに応答した
レベルのプレート電圧Ｖｐを出力する出力電圧切換回路
１５を設けたものである。出力電圧切換回路１５は、電
圧切換信号ＶＳ３，ＶＳ４をゲートに入力するトランジ
スタＴＧ１０，ＴＧ２０，Ｔ３０，Ｔ４０と、電源電圧
Ｖｃｃ供給端と接地電位点との間に直列接続されたトラ
ンジスタＴ５０，Ｔ６０及びこれらトランジスタと並列
接続された２本の抵抗Ｒ５０とを備えて構成される。
【００３３】通常動作時は、電圧切換信号ＶＳ３，ＶＳ
４を低レベルにして、トランジスタＴＧ１０，ＴＧ２０
を非導通、トランジスタＴ３０，Ｔ４０を導通とする。
このため、トランジスタＴ５０，Ｔ６０は非導通とな
る。したがって、プレート電圧Ｖｐは電源電圧Ｖｃｃの
１／２の電圧となる。テスト時は、通常の電圧より高い
電圧を得るためには、電圧切換信号ＶＳ３を高レベルに
してトランジスタＴＧ１０を導通させ、抵抗制御信号Ａ
１〜Ａｎを入力してそのときに得られる電圧をトランジ
スタＴ５０のゲートに印加する。ここで、抵抗制御信号
を変化させるとトランジスタＴ５０のゲートに印加され
る電圧が変化するために、このトランジスタＴ５０のオ
ン抵抗が変化して通常の電圧よりも高いいくつかの電圧
をプレート節点Ｐに印加することができる。また、通常
の電圧より低い電圧を得るためには、電圧切換信号ＶＳ
４を高レベルにしてトランジスタＴＧ２０を導通させ、
抵抗制御信号Ａ１〜Ａｎを入力してそのとき得られる電
圧をトランジスタＴ６０のゲートに電圧を印加する。こ
こで、抵抗制御信号を変化させるとトランジスタＴ６０
のゲートに印加される電圧が変化するために、トランジ
スタＴ５０のオン抵抗が変化して通常の電圧よりも低い
電圧をプレート節点Ｐに印加することができる。
４を低レベルにして、トランジスタＴＧ１０，ＴＧ２０
を非導通、トランジスタＴ３０，Ｔ４０を導通とする。
このため、トランジスタＴ５０，Ｔ６０は非導通とな
る。したがって、プレート電圧Ｖｐは電源電圧Ｖｃｃの
１／２の電圧となる。テスト時は、通常の電圧より高い
電圧を得るためには、電圧切換信号ＶＳ３を高レベルに
してトランジスタＴＧ１０を導通させ、抵抗制御信号Ａ
１〜Ａｎを入力してそのときに得られる電圧をトランジ
スタＴ５０のゲートに印加する。ここで、抵抗制御信号
を変化させるとトランジスタＴ５０のゲートに印加され
る電圧が変化するために、このトランジスタＴ５０のオ
ン抵抗が変化して通常の電圧よりも高いいくつかの電圧
をプレート節点Ｐに印加することができる。また、通常
の電圧より低い電圧を得るためには、電圧切換信号ＶＳ
４を高レベルにしてトランジスタＴＧ２０を導通させ、
抵抗制御信号Ａ１〜Ａｎを入力してそのとき得られる電
圧をトランジスタＴ６０のゲートに電圧を印加する。こ
こで、抵抗制御信号を変化させるとトランジスタＴ６０
のゲートに印加される電圧が変化するために、トランジ
スタＴ５０のオン抵抗が変化して通常の電圧よりも低い
電圧をプレート節点Ｐに印加することができる。
【００３４】なお、これら実施例においては、テスト信
号ＴＳＴによってテスト時のプレート電圧を切換える構
成となっているが、テスト信号ＴＳＴと読出し制御信号
の論理積をテスト信号ＴＳＴと置換えることで、テスト
時にメモリセルのプレート節点Ｐに印加する電圧をデー
タ読出し動作時と書込み時とで違えることが可能とな
る。このため、メモリセルの動作マージンテストがチッ
プ外部の信号や電源を用いず短時間で容易に実現でき
る。
号ＴＳＴによってテスト時のプレート電圧を切換える構
成となっているが、テスト信号ＴＳＴと読出し制御信号
の論理積をテスト信号ＴＳＴと置換えることで、テスト
時にメモリセルのプレート節点Ｐに印加する電圧をデー
タ読出し動作時と書込み時とで違えることが可能とな
る。このため、メモリセルの動作マージンテストがチッ
プ外部の信号や電源を用いず短時間で容易に実現でき
る。
【００３５】さらに、テスト信号ＴＳＴと書込み制御信
号の論理積をとっても同様に、メモリセルの動作マージ
ンテストが可能である。
号の論理積をとっても同様に、メモリセルの動作マージ
ンテストが可能である。
【００３６】以上述べた実施例において、抵抗制御信号
はテスト時にチップ動作制御信号を印加しない信号の外
部入力端子の中の空き端子より入力してもよい。
はテスト時にチップ動作制御信号を印加しない信号の外
部入力端子の中の空き端子より入力してもよい。
【００３７】
【発明の効果】以上説明したように本発明は、抵抗制御
信号によりプレート電圧を切換える構成とすることによ
り、メモリセルのプレート節点に、通常動作時のＶｃｃ
／２の電圧に対して高い電圧，低い電圧を複数段に切換
えて供給し試験できるので、メモリセルの信頼性試験や
動作マージン試験等を効率よく短時間に極めて容易に行
うことができる効果がある。
信号によりプレート電圧を切換える構成とすることによ
り、メモリセルのプレート節点に、通常動作時のＶｃｃ
／２の電圧に対して高い電圧，低い電圧を複数段に切換
えて供給し試験できるので、メモリセルの信頼性試験や
動作マージン試験等を効率よく短時間に極めて容易に行
うことができる効果がある。
【図１】本発明の第１の実施例の回路図及びこの実施例
の第１，第２の可変抵抗回路の回路図である。
の第１，第２の可変抵抗回路の回路図である。
【図２】本発明の第２の実施例の第１及び第２の可変抵
抗回路の回路図である。
抗回路の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】本発明の第４の実施例の回路図及びこの実施例
の供給電圧切換回路の回路図である。
の供給電圧切換回路の回路図である。
【図５】本発明の第５の実施例の回路図である。
【図６】従来の半導体記憶回路の一例を示す回路図であ
る。
る。
１０，１０ａ〜１０ｃ，１０ｘ プレート電圧発生回
路 １１，１１ａ，１２，１２ａ 可変抵抗回路 １３，１３ａ，１３ｂ 切換制御回路 １４ 供給電圧切換回路 １５ 出力電圧切換回路 ＢＬ ビット線 ＭＣ メモリセル Ｒ１，Ｒ２，Ｒ１０ 固定抵抗
路 １１，１１ａ，１２，１２ａ 可変抵抗回路 １３，１３ａ，１３ｂ 切換制御回路 １４ 供給電圧切換回路 １５ 出力電圧切換回路 ＢＬ ビット線 ＭＣ メモリセル Ｒ１，Ｒ２，Ｒ１０ 固定抵抗
Claims (6)
- 【請求項１】 ソース，ドレインの一方をビット線に接
続しゲートを対応するワード線に接続してオン，オフす
るトランジスタ、及び一端をこのトランジスタのソー
ス，ドレインの他方に接続し他端をプレート節点とする
容量素子をそれぞれ含む複数のメモリセルと、一端に所
定のレベルの電圧が供給され他端を前記プレート節点に
接続し第１の制御信号に従ってこれら両端間の抵抗値を
複数段に切換える第１の可変抵抗回路、一端を前記プレ
ート節点に接続し他端を基準電位点に接続し第２の制御
信号に従ってこれら両端間の抵抗値を複数段に切換える
第２の可変抵抗回路、並びにテスト信号が非能動レベル
のときは前記第１及び第２の可変抵抗回路の両端間を互
いに等しい抵抗値となるように制御し前記テスト信号が
能動レベルのときは前記第１及び第２の可変抵抗回路の
両端間を抵抗制御信号に従って互いに異なる抵抗値にな
るように制御する前記第１及び第２の制御信号を発生す
る切換制御回路を含み前記プレート節点に前記テスト信
号及び抵抗制御信号に応答したプレート電圧を供給する
プレート電圧発生回路とを有することを特徴とする半導
体記憶回路。 - 【請求項２】 第１及び第２の可変抵抗回路がそれぞ
れ、複数の固定抵抗と、ソース，ドレインの一方をこれ
ら固定抵抗の一端にそれぞれ対応して接続し対応する制
御信号に応じてオン，オフする複数のＭＯＳトランジス
タとを備えて構成された請求項１記載の半導体記憶回
路。 - 【請求項３】 切換制御回路が、ｎビットの抵抗制御信
号を入力し選択信号に従って各ｎビットの第１及び第２
の制御信号のうちの一方を全ビット非能動レベルにし他
方の全ビットを前記抵抗制御信号と同一にして出力する
選択回路を備えた請求項１記載の半導体記憶回路。 - 【請求項４】 電圧切換信号に従って第１の可変抵抗回
路の一端に所定のレベルの電圧及びこの電圧の１／２の
電圧のうちの一方を選択して供給する供給電圧切換回路
を設け、前記第１の可変抵抗回路及び第２の可変抵抗回
路の一方を固定抵抗に置換えた請求項１記載の半導体記
憶回路。 - 【請求項５】 第１及び第２の可変抵抗回路の接続点と
プレート節点との間に、前記第１及び第２の可変抵抗回
路の接続点の電圧及び電圧切換信号に応答したレベルの
電圧を出力する出力電圧切換回路を設け、前記第１及び
第２の可変抵抗回路の一方を固定抵抗に置換えた請求項
１記載の半導体記憶回路。 - 【請求項６】 テスト信号を、読出し制御信号及び書込
み制御信号のうちの一方と前記テスト信号との論理積の
信号に置換えた請求項１記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003443A JP2903824B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003443A JP2903824B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205464A true JPH05205464A (ja) | 1993-08-13 |
| JP2903824B2 JP2903824B2 (ja) | 1999-06-14 |
Family
ID=11557494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003443A Expired - Lifetime JP2903824B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903824B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353398A (ja) * | 1999-04-28 | 2000-12-19 | Infineon Technologies Ag | 集積メモリおよびメモリに対する作動方法 |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| JP2007328899A (ja) * | 2006-06-08 | 2007-12-20 | Hynix Semiconductor Inc | 半導体メモリの基準電圧発生装置及び方法 |
| JP2009003886A (ja) * | 2007-06-25 | 2009-01-08 | Samsung Electronics Co Ltd | 電圧レギュレータ回路 |
-
1992
- 1992-01-13 JP JP4003443A patent/JP2903824B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353398A (ja) * | 1999-04-28 | 2000-12-19 | Infineon Technologies Ag | 集積メモリおよびメモリに対する作動方法 |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| JP2007328899A (ja) * | 2006-06-08 | 2007-12-20 | Hynix Semiconductor Inc | 半導体メモリの基準電圧発生装置及び方法 |
| JP2009003886A (ja) * | 2007-06-25 | 2009-01-08 | Samsung Electronics Co Ltd | 電圧レギュレータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2903824B2 (ja) | 1999-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |