JP2835453B2 - 故障許容差動メモリ素子及び感知方法 - Google Patents
故障許容差動メモリ素子及び感知方法Info
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- JP2835453B2 JP2835453B2 JP16826989A JP16826989A JP2835453B2 JP 2835453 B2 JP2835453 B2 JP 2835453B2 JP 16826989 A JP16826989 A JP 16826989A JP 16826989 A JP16826989 A JP 16826989A JP 2835453 B2 JP2835453 B2 JP 2835453B2
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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- G11C2211/5647—Multilevel memory with bit inversion arrangement
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- Microelectronics & Electronic Packaging (AREA)
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はユーザプログラマブルメモリに関し、特に電
気的に消去可能なプログラマブルリードオンリメモリ
（EEPROMS）に関する。また特に本発明は信頼性の高い
セルとその素子の差動感知方法との結合に関するもので
ある。
気的に消去可能なプログラマブルリードオンリメモリ
（EEPROMS）に関する。また特に本発明は信頼性の高い
セルとその素子の差動感知方法との結合に関するもので
ある。
［従来の技術］ メモリセルの差動感知方法は公知のものである。該方
法はスタティックランダムアクセスメモリ、ダイナミッ
クランダムアクセスメモリ、及びその他のメモリ製品に
利用されている。
法はスタティックランダムアクセスメモリ、ダイナミッ
クランダムアクセスメモリ、及びその他のメモリ製品に
利用されている。
［発明の構成・手段］ 本発明によれば、各セルがフローティングゲートEEPR
OMトランジスタとセレクトトランジスタとを有する２個
のメモリセルが、記憶される１ビットの情報ごとに使用
されている。第１のメモリ素子はそれのセレクト素子を
介してそれのビットラインに接続されている。第２のメ
モリセルはそれのセレクト装置を介して相補的ビットラ
インに接続されている。上記ビットライン及び相補的ビ
ットラインはそれぞれＹセレクト装置を介してデータバ
ス及び相補的データバスに接続されている。差動感知増
幅器は上記データバス及び相補的データバスに接続され
ている。
OMトランジスタとセレクトトランジスタとを有する２個
のメモリセルが、記憶される１ビットの情報ごとに使用
されている。第１のメモリ素子はそれのセレクト素子を
介してそれのビットラインに接続されている。第２のメ
モリセルはそれのセレクト装置を介して相補的ビットラ
インに接続されている。上記ビットライン及び相補的ビ
ットラインはそれぞれＹセレクト装置を介してデータバ
ス及び相補的データバスに接続されている。差動感知増
幅器は上記データバス及び相補的データバスに接続され
ている。
本発明で使用されているEEPROMトランジスタはそれら
の故障モード伝導レベルを制御する特別なデプレッショ
ンセル注入物質を使用することにより構成されている。
この特別なデプレッション注入物質（depletion implan
t）は、故障したメモリセルが、導伝状態、即ち論理ゼ
ロのデータを記憶している状態のときに正常なセルが導
伝する電流の約半分の電流を導伝するように構成されて
いる。
の故障モード伝導レベルを制御する特別なデプレッショ
ンセル注入物質を使用することにより構成されている。
この特別なデプレッション注入物質（depletion implan
t）は、故障したメモリセルが、導伝状態、即ち論理ゼ
ロのデータを記憶している状態のときに正常なセルが導
伝する電流の約半分の電流を導伝するように構成されて
いる。
［実施例］ 先ず、第１図について説明すれば、第１のEEPROMトラ
ンジスタ12はそのソースが負の電圧源Vssに接続されて
おり、また、そのドレインがセレクトトランジスタ14の
ソースに接続されている。セレクトトランジスタ14は、
そのドレインがビットライン16に接続されている。第２
のEEPROMメモリトランジスタ18は、それのソースが電圧
源Vssに接続されており、それのドレインが第２セレク
トトランジスタ20のソースに接続されている。第２セレ
クトトランジスタ20のドレインは相補的ビットライン22
に接続されている。第1EEPROMトランジスタ12及び第2EE
PROMトランジスタ18のゲートは共に感知ライン24に接続
されている。第１セレクトトランジスタ14及び第２セレ
クトトランジスタ20のゲートは共にワードライン26に接
続されている。ビットライン16及び22は、それぞれ負荷
装置28及び30を介して正の電圧源Vddに接続されてい
る。Ｎチャンネルの負荷装置28のドレインは電圧源Vdd
に接続されており、それのソースはビットライン16に接
続されている。Ｎチャンネルの負荷装置30のドレインは
電圧源Vddに接続されており、それのソースはビットラ
イン22に接続されている。両Ｎチャンネルの負荷装置28
及び30のゲートは共に基準電圧源Vrefに接続されてお
り、この構成は従来より公知のものである。
ンジスタ12はそのソースが負の電圧源Vssに接続されて
おり、また、そのドレインがセレクトトランジスタ14の
ソースに接続されている。セレクトトランジスタ14は、
そのドレインがビットライン16に接続されている。第２
のEEPROMメモリトランジスタ18は、それのソースが電圧
源Vssに接続されており、それのドレインが第２セレク
トトランジスタ20のソースに接続されている。第２セレ
クトトランジスタ20のドレインは相補的ビットライン22
に接続されている。第1EEPROMトランジスタ12及び第2EE
PROMトランジスタ18のゲートは共に感知ライン24に接続
されている。第１セレクトトランジスタ14及び第２セレ
クトトランジスタ20のゲートは共にワードライン26に接
続されている。ビットライン16及び22は、それぞれ負荷
装置28及び30を介して正の電圧源Vddに接続されてい
る。Ｎチャンネルの負荷装置28のドレインは電圧源Vdd
に接続されており、それのソースはビットライン16に接
続されている。Ｎチャンネルの負荷装置30のドレインは
電圧源Vddに接続されており、それのソースはビットラ
イン22に接続されている。両Ｎチャンネルの負荷装置28
及び30のゲートは共に基準電圧源Vrefに接続されてお
り、この構成は従来より公知のものである。
また、第1EEPROMトランジスタ12と第１セレクトトラ
ンジスタ14は共に第１メモリセル32を構成している。第
2EEPROMトランジスタ18と第２セレクトトランジスタ20
は共に第２メモリセル34を構成している。第１メモリセ
ル32及び第２メモリセル34は共に単一ビットのデータを
記憶するために使用されている。第１メモリセル32は上
記データを記憶し、また第２メモリセル34はその相補デ
ータを記憶する。例えば、論理ゼロのデータが記憶され
る場合は、第１メモリセル32が論理ゼロのデータを記憶
し、第２メモリセル34は論理１のデータを記憶する。上
記記憶されたデータは第１及び第２のメモリセル32及び
34から読み出され差動感知増幅器36によって感知され
る。差動感知増幅器36への入力はデータバス38及び相補
的データバス40を介して行なわれる。ビットライン16は
Ｙセレクト装置42によりデータバス38に接続されてお
り、また相補的ビットライン22は相補的Ｙセレクト装置
44により相補的データバス40に接続されている。Ｙセレ
クトトランジスタ42及び相補的Ｙセレクトトランジスタ
44は、それらのゲートが共に、参照番号46で示すＹセレ
クトラインYnに接続されている。
ンジスタ14は共に第１メモリセル32を構成している。第
2EEPROMトランジスタ18と第２セレクトトランジスタ20
は共に第２メモリセル34を構成している。第１メモリセ
ル32及び第２メモリセル34は共に単一ビットのデータを
記憶するために使用されている。第１メモリセル32は上
記データを記憶し、また第２メモリセル34はその相補デ
ータを記憶する。例えば、論理ゼロのデータが記憶され
る場合は、第１メモリセル32が論理ゼロのデータを記憶
し、第２メモリセル34は論理１のデータを記憶する。上
記記憶されたデータは第１及び第２のメモリセル32及び
34から読み出され差動感知増幅器36によって感知され
る。差動感知増幅器36への入力はデータバス38及び相補
的データバス40を介して行なわれる。ビットライン16は
Ｙセレクト装置42によりデータバス38に接続されてお
り、また相補的ビットライン22は相補的Ｙセレクト装置
44により相補的データバス40に接続されている。Ｙセレ
クトトランジスタ42及び相補的Ｙセレクトトランジスタ
44は、それらのゲートが共に、参照番号46で示すＹセレ
クトラインYnに接続されている。
本発明による製品においては当業者にとっては明らか
なことであるが、32及び34などで示される多くのメモリ
セルはビットライン16及び相補的ビットライン22に接続
されており、また各メモリセルは参照数字26などで示さ
れるような固有のワードラインを有している。当業者に
とって、また、ビットライン16と相補的ビットライン22
などの他のビットラインの組がＹセレクト装置42と相補
的Ｙセレクト装置44と同様のＹセレクト装置の組を介し
てデータバス38及び相補的データバス40に接続されると
いうことは明らかなことであろう。例えば第１図に示す
ように、ビットライン48及び相補的ビットライン50はそ
れぞれＹセレクト装置52及び相補的Ｙセレクト装置54を
介してデータバス38及び相補的データバス40に接続され
ている。Ｙセレクト装置52及び相補的Ｙセレクト装置54
のゲートが一般的には数字56で示されているＹセレクト
ラインＹ（ｎ−１）に接続されている。第１メモリセル
32及び第２メモリセル34に記憶されたデータを読み出し
たいときは、ワードライン26はハイレベルとされ、また
参照番号46のＹセレクトラインYnもハイレベルとされ
る。メモリセルの組32及び34により記憶されたデータビ
ットが論理ゼロのデータである場合は、メモリセル32は
電流を導伝し、該電流は、そのドレインが正の電圧源に
接続され、それのソースがビットライン16に接続され、
それのゲートが基準電圧Vrefに接続された負荷装置28が
配置されているためにビットライン16上に電圧を確立す
る。定格５ボルトの電源電圧を供給することにより約2.
5ボルトの値の基準電圧Vrefが供給されるのに十分であ
ることが判明した。
なことであるが、32及び34などで示される多くのメモリ
セルはビットライン16及び相補的ビットライン22に接続
されており、また各メモリセルは参照数字26などで示さ
れるような固有のワードラインを有している。当業者に
とって、また、ビットライン16と相補的ビットライン22
などの他のビットラインの組がＹセレクト装置42と相補
的Ｙセレクト装置44と同様のＹセレクト装置の組を介し
てデータバス38及び相補的データバス40に接続されると
いうことは明らかなことであろう。例えば第１図に示す
ように、ビットライン48及び相補的ビットライン50はそ
れぞれＹセレクト装置52及び相補的Ｙセレクト装置54を
介してデータバス38及び相補的データバス40に接続され
ている。Ｙセレクト装置52及び相補的Ｙセレクト装置54
のゲートが一般的には数字56で示されているＹセレクト
ラインＹ（ｎ−１）に接続されている。第１メモリセル
32及び第２メモリセル34に記憶されたデータを読み出し
たいときは、ワードライン26はハイレベルとされ、また
参照番号46のＹセレクトラインYnもハイレベルとされ
る。メモリセルの組32及び34により記憶されたデータビ
ットが論理ゼロのデータである場合は、メモリセル32は
電流を導伝し、該電流は、そのドレインが正の電圧源に
接続され、それのソースがビットライン16に接続され、
それのゲートが基準電圧Vrefに接続された負荷装置28が
配置されているためにビットライン16上に電圧を確立す
る。定格５ボルトの電源電圧を供給することにより約2.
5ボルトの値の基準電圧Vrefが供給されるのに十分であ
ることが判明した。
ビットライン16上の電圧はこのようにして低下されデ
ータバス38を介して、Ｙセレクト装置42、ビットライン
16及びセレクトトランジスタ14を介して感知増幅器36に
より感知される。この場合メモリセル34は相補的データ
バス40からの電流を遮断している。従ってビットライン
22における電圧は低下せず相補的Ｙセレクト装置44、ビ
ットライン22及びセレクト装置20を介して感知増幅器36
により感知される。ビットライン22の電圧は負荷装置42
と同じ方法で接続された負荷装置44により確立される。
ータバス38を介して、Ｙセレクト装置42、ビットライン
16及びセレクトトランジスタ14を介して感知増幅器36に
より感知される。この場合メモリセル34は相補的データ
バス40からの電流を遮断している。従ってビットライン
22における電圧は低下せず相補的Ｙセレクト装置44、ビ
ットライン22及びセレクト装置20を介して感知増幅器36
により感知される。ビットライン22の電圧は負荷装置42
と同じ方法で接続された負荷装置44により確立される。
差動感知増幅器36はそれの両入力端子における電圧、
即ちデータバス38における電圧と相補的データバス40に
おける電圧との電位差を感知する。差動感知増幅器36
は、定格５ボルトの電源電圧を供給した場合に少なくと
もほぼ３ボルト程度の基準電圧が得られるコモンモード
を有するものならばどんな差動感知増幅器でも使用可能
である。
即ちデータバス38における電圧と相補的データバス40に
おける電圧との電位差を感知する。差動感知増幅器36
は、定格５ボルトの電源電圧を供給した場合に少なくと
もほぼ３ボルト程度の基準電圧が得られるコモンモード
を有するものならばどんな差動感知増幅器でも使用可能
である。
本発明の他の態様は、第１メモリセル32又は第２メモ
リセル34の一方が故障した場合でも、データを正しく読
み出すことを可能にしていることである。即ち上記メモ
リセル32及び34の組からのデータを感知することは、ど
ちらか一方のメモリセルが故障した場合でもメモリEEPR
OMトランジスタ12および18のそれぞれの特性により、可
能となっている。
リセル34の一方が故障した場合でも、データを正しく読
み出すことを可能にしていることである。即ち上記メモ
リセル32及び34の組からのデータを感知することは、ど
ちらか一方のメモリセルが故障した場合でもメモリEEPR
OMトランジスタ12および18のそれぞれの特性により、可
能となっている。
本発明における各EEPROMメモリセルは、該メモリセル
が故障した場合に、論理ゼロのデータを記憶している標
準の故障していないセルによって通電される電流量のほ
ぼ２分の１の電流量を確実に通電するような特別なデプ
レッション注入物質を使用することにより構成されてい
る。砒素がこの目的を満足させるために好適であること
が判明した。650Åの厚さのゲート酸化物を有し168平方
ミクロンの大きさのメモリセル用としては、ほぼ8×10
11原子数／cm3の注入物質の使用量のものが適量である
ことが判明した。厚さ450Åのゲート酸化物を有し、108
平方ミクロンの大きさのメモリセルの場合は、注入物質
の使用量はほぼ1.25×1012原子数／cm3のものが好適で
あることが判明している。その適用量はセルの大きさ、
ゲート酸化物の厚さ及び十分な数量のセル配列のプログ
ラミングに基づいていることは当業者にとっては明らか
なことであり、またどんな特別なセル構成に対してもこ
の注入物質の使用量を容易に最適にすることが可能であ
る。第２図は、論理１及び論理ゼロが記憶されている場
合の相補的メモリセル32及び34の出力を示す表であり、
正常状態、セル32が故障の場合、及びセル34が故障の場
合のメモリ素子32及び34によって誘引される電流量を示
している。
が故障した場合に、論理ゼロのデータを記憶している標
準の故障していないセルによって通電される電流量のほ
ぼ２分の１の電流量を確実に通電するような特別なデプ
レッション注入物質を使用することにより構成されてい
る。砒素がこの目的を満足させるために好適であること
が判明した。650Åの厚さのゲート酸化物を有し168平方
ミクロンの大きさのメモリセル用としては、ほぼ8×10
11原子数／cm3の注入物質の使用量のものが適量である
ことが判明した。厚さ450Åのゲート酸化物を有し、108
平方ミクロンの大きさのメモリセルの場合は、注入物質
の使用量はほぼ1.25×1012原子数／cm3のものが好適で
あることが判明している。その適用量はセルの大きさ、
ゲート酸化物の厚さ及び十分な数量のセル配列のプログ
ラミングに基づいていることは当業者にとっては明らか
なことであり、またどんな特別なセル構成に対してもこ
の注入物質の使用量を容易に最適にすることが可能であ
る。第２図は、論理１及び論理ゼロが記憶されている場
合の相補的メモリセル32及び34の出力を示す表であり、
正常状態、セル32が故障の場合、及びセル34が故障の場
合のメモリ素子32及び34によって誘引される電流量を示
している。
第２図によれば、論理１のデータが上記メモリセルの
組32及び34に記憶されているときは、もし両セルとも正
常に機能しているならばメモリセル32は電流を遮断しメ
モリセル34は電流ｉを導伝させる。ところがもしメモリ
セル32が故障した場合は、該セル32はi/2の電流を導伝
させ、正常機能しているメモリセル34は電流ｉを導伝さ
せる。ところがもしメモリ34が故障しており、メモリセ
ル32が正常に動作している場合は、メモリセル32は電流
を遮断しメモリ素子34はi/2の電流量だけ導伝させる。
組32及び34に記憶されているときは、もし両セルとも正
常に機能しているならばメモリセル32は電流を遮断しメ
モリセル34は電流ｉを導伝させる。ところがもしメモリ
セル32が故障した場合は、該セル32はi/2の電流を導伝
させ、正常機能しているメモリセル34は電流ｉを導伝さ
せる。ところがもしメモリ34が故障しており、メモリセ
ル32が正常に動作している場合は、メモリセル32は電流
を遮断しメモリ素子34はi/2の電流量だけ導伝させる。
同様に、論理ゼロのデータが記憶される場合は、もし
両メモリセルが正常に動作している場合は、メモリセル
32は電流ｉを導伝させ、メモリ素子34は電流を遮断して
いる。ところがもしメモリセル32が故障したときは、該
素子32はi/2の電流を導伝させ、正常機能しているメモ
リセル34は電流を遮断する。また一方、もしメモリ34が
故障しているときは、正常動作しているメモリセル32は
電流ｉを導電し、メモリ素子32はi/2の電流を導伝す
る。
両メモリセルが正常に動作している場合は、メモリセル
32は電流ｉを導伝させ、メモリ素子34は電流を遮断して
いる。ところがもしメモリセル32が故障したときは、該
素子32はi/2の電流を導伝させ、正常機能しているメモ
リセル34は電流を遮断する。また一方、もしメモリ34が
故障しているときは、正常動作しているメモリセル32は
電流ｉを導電し、メモリ素子32はi/2の電流を導伝す
る。
メモリセル32及び34によって導出された電流は上記の
状態においては、それぞれ負荷装置28及び30が配置され
ているためにビット線16及び22に異なった電圧を誘起さ
せる。メモリセル32又は34に電流が流れなければ、それ
に関連するビットラインはほぼ2.5ボルトの電圧に保持
される。基準電圧Vrefは、メモリセルに流れる電流がな
い場合にほぼ2.5ボルトの電圧がビットライン上に誘起
されるように調製されている。上記セルにより導伝され
たどのような電流もビットライン上の電圧を降下させ
る。故障したセルは正常なセルが導伝する電流量の半分
の電流を導伝するので、故障したセルは正常な素子が誘
起する電圧のほぼ２分の１の電圧降下を引き起こすこと
になる。差動感知増幅器36のトリップ動作点は、ビット
ライン上のi/2の電流により誘起された電圧値に等しい
データバス38及び40に接続された該増幅器の２個の入力
端子における電圧差が上記感知増幅器をトリップ動作さ
せるように設計されている。
状態においては、それぞれ負荷装置28及び30が配置され
ているためにビット線16及び22に異なった電圧を誘起さ
せる。メモリセル32又は34に電流が流れなければ、それ
に関連するビットラインはほぼ2.5ボルトの電圧に保持
される。基準電圧Vrefは、メモリセルに流れる電流がな
い場合にほぼ2.5ボルトの電圧がビットライン上に誘起
されるように調製されている。上記セルにより導伝され
たどのような電流もビットライン上の電圧を降下させ
る。故障したセルは正常なセルが導伝する電流量の半分
の電流を導伝するので、故障したセルは正常な素子が誘
起する電圧のほぼ２分の１の電圧降下を引き起こすこと
になる。差動感知増幅器36のトリップ動作点は、ビット
ライン上のi/2の電流により誘起された電圧値に等しい
データバス38及び40に接続された該増幅器の２個の入力
端子における電圧差が上記感知増幅器をトリップ動作さ
せるように設計されている。
本発明の実施態様及びその応用例が上述のように説明
されているが、他の多くの変形が可能であることは当業
者にとっては明らかなことであろう。従って、本発明は
添付の特許請求の範囲による以外には限定されることは
ない。
されているが、他の多くの変形が可能であることは当業
者にとっては明らかなことであろう。従って、本発明は
添付の特許請求の範囲による以外には限定されることは
ない。
第１図は本発明にかかるメモリセルの選択された装置を
介して差動感知増幅器に接続された２個のEEPROMメモリ
セルを示す実施例の概略回路図である。 第２図は正常モード及び故障モードにおけるメモリセル
の出力電流を示す表である。 12,18……第1EEPROMトランジスタ 14,20……セレクトトランジスタ 16,22,48,50……ビットライン 24……感知ライン 26……ワードライン 28,30……負荷装置 32,34……メモリセル 36……差動感知増幅器 38,40……データバス 42,44,52,54……Ｙセレクト装置 46,56……Ｙセレクトライン
介して差動感知増幅器に接続された２個のEEPROMメモリ
セルを示す実施例の概略回路図である。 第２図は正常モード及び故障モードにおけるメモリセル
の出力電流を示す表である。 12,18……第1EEPROMトランジスタ 14,20……セレクトトランジスタ 16,22,48,50……ビットライン 24……感知ライン 26……ワードライン 28,30……負荷装置 32,34……メモリセル 36……差動感知増幅器 38,40……データバス 42,44,52,54……Ｙセレクト装置 46,56……Ｙセレクトライン
Claims (6)
- 【請求項１】第１セレクト装置と直列な第１メモリ装置
を含み、第１ビットラインと接続可能な第１メモリセル
と、第２セレクト装置と直列な第２メモリ装置を含み、
第２ビットラインに接続可能な第２メモリセルとを備
え、前記第１および第２メモリセルがデータビットおよ
びその相補データビットをそれぞれ記憶し、前記第１お
よび第２セレクト装置は、前記第１および第２メモリ装
置を前記第１および第２ビットラインにそれぞれ接続す
るように同時に切換可能であり、さらに、 第１入力および第２入力を有する差動感知増幅器と、 前記第１ビットラインおよび前記第２ビットラインをそ
れぞれ差動感知増幅器の第１入力および第２入力に選択
的に接続するための選択手段とを備え、 前記第１および第２メモリ装置は、前記第１および第２
メモリ装置がそれぞれ前記第１および第２セレクト装置
を通って前記第１および第２ビットラインに接続される
とき、第１の量の電流を導通する第１の導電状態と、前
記第１および第２メモリ装置がそれぞれ前記第１および
第２セレクト装置を通って前記第１および第２ビットラ
インに接続されるとき、電流を導通しない第２の導電状
態と、前記第１および第２メモリ装置が故障した後にそ
れらにより示される第３の状態とを含む、３つの導電状
態を有し、前記第３の導電状態における前記第１および
第２メモリ装置は、それぞれ前記第１および第２セレク
ト装置を通って前記第１および第２ビットラインに接続
されるとき、第２の量の電流を導電し、前記第２の量の
電流が前記第１の電流量の半分にほぼ等しい、電気的に
消去可能なプログラマブルフローティングゲートメモリ
装置。 - 【請求項２】前記選択手段が２個のＹセレクト装置であ
り、第１のＹセレクト装置は前記第１ビットラインと前
記差動感知増幅器の第１入力との間に接続されており、
前記第２のＹセレクト装置は前記第２ビットラインと前
記差動感知増幅器の前記第２入力との間に接続されてお
り、前記第１および第２のＹセレクト装置の各々が単一
のＹセレクトアドレスラインによって活性化される、請
求項１に記載の電気的に消去可能なプログラマブルフロ
ーティングゲートメモリ装置。 - 【請求項３】メモリセルが電流を導通する第１の状態
と、メモリセルが電流を導通しない第２の状態と、メモ
リセルが第１の状態における導電電流の約半分の電流量
を導通する第３の故障状態とを示すメモリセルを有する
電気的に消去可能なプログラマブルフローティングゲー
トメモリにおいて、データビットとその相補データビッ
トをそれぞれ記憶する１組のセルから該データビットを
感知する方法であって、前記１組のセルのうち第１のセ
ルを第１ビットラインに電気的に接続するステップと、 前記１組のセルのうち第２のセルを第２ビットラインに
電気的に接続するステップと、 前記第１ビットラインを差動感知増幅器の反転入力に電
気的に接続し、前記第２ビットラインを前記差動感知増
幅器の非反転入力に電気的に接続するステップとを含
む、データビットの感知方法。 - 【請求項４】電気的に消去可能なプログラマブルフロー
ティングゲートメモリにおける、情報ビットを記憶し、
読出すための回路であって、 第１ビットラインと、 第２ビットラインと、 第１入力および第２入力を有する差動感知増幅器と、 前記第１ビットラインおよび前記第２ビットラインを前
記差動感知増幅器の前記第１入力および前記第２入力に
それぞれ選択的に接続するための第２選択手段と、 第１メモリセルと、 第２メモリセルと、 前記第１および第２メモリセルを前記第１および第２ビ
ットラインにそれぞれ選択的に接続するための第２選択
手段とを有し、 前記第１および第２メモリセルは前記第１および第２メ
モリ装置がそれぞれ前記第１および第２ビットラインに
接続されるとき、第１の量の電流を導電する第１の導電
状態と、前記第１および第２メモリ装置がそれぞれ前記
第１および第２ビットラインに接続されるとき、電流を
導通しない第２の導電状態と、前記第１および第２メモ
リ装置が故障した後にそれらによって示される第３の状
態とを含む、３つの導電状態を有し、前記第３の導電状
態における前記第１および第２メモリ装置は、前記第１
および第２ビットラインにそれぞれ接続されるとき、第
２の量の電流を導電し、前記第２の量の電流が前記第１
の電流量の半分にほぼ等しい、回路。 - 【請求項５】前記第１選択手段が２つのワードセレクト
装置であり、第１ワードセレクト装置は、前記第１メモ
リセルと前記第１ビットラインとの間に接続され、前記
第２ワードセレクト装置は前記第２メモリセルと前記第
２ビットラインとの間に接続され、前記第１および第２
ワードセレクト装置が単一のワードラインによって活性
化される、請求項４に記載の電気的に消去可能なプログ
ラマブルフローティングゲートメモリ装置。 - 【請求項６】前記第２選択手段が２つのＹセレクト装置
であり、第１のＹセレクト装置は前記第１ビットライン
と前記差動感知増幅器の前記第１入力との間に接続さ
れ、前記第２のＹセレクト装置は前記第２ビットライン
と前記差動感知増幅器の前記第２入力との間に接続さ
れ、前記第１および第２のＹセレクト装置の各々が単一
のＹセレクトアドレスラインによって活性化される、請
求項４に記載の電気的に消去可能なプログラマブルフロ
ーティングゲートメモリ装置。
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