NL8901647A - Stromingstolerante verschilgeheugencel en detectie. - Google Patents

Description

Korte aanduiding: Storingstolerante verschilgeheugencel en detectie.

De uitvinding heeft betrekking op door de gebruiker programmeerbare geheugens, in het bijzonder op elektrisch wis- en programmeerbare starre geheugens (EEERCMS). Meer in het bijzonder heeft de uitvinding betrekking cp de cccbinatie van een hoog betrouwbare cel en een verschildetectie van die cel.

Verschildetectie van geheugencellen is beleend. Het wordt gebruikt in statische rechtstreeks toegankelijke geheugens, dynamische rechtstreeks toegankelijke geheugens en andere geheugenelementen.

In de uitvinding worden twee geheugencellen, waarbij elke cel een zwevende stuureléktrode EEERCM transistor en een selecteer-transistor bevat, gebruikt per bit van cpgeslagen informatie. De eerste geheugencel is via zijn selecteerinrichting verbonden met zijn bitlijn. De tweede geheugencel is via zijn selecteerinrichting verbonden met een cccplementaire bitlijn. De bitlijn en de ccnplemerrtaire bitlijn zijn verbonden met een gegevensbus en een ccnplementaire gegevensbus via Y-selecteerinrichtingen. Een verschil-detectieversterker is verbonden met de gegevensbus en de complementaire gegevensbus.

De in de uitvinding toegepaste EEERCM transistors worden vervaardigd met gebruikmaking van een speciale verarmingscel-irplantatie, welke het geleidingsniveau van hun storingsmode bestuurt. Deze verarmincfsiïïplantatie is zodanig, dat een foutwerkende geheugencel ongeveer de helft van de door een normale in zijn geleidende toestand bevindende oei lopende strocxn, geleidt, d.w.z. een logische nul cpslaand.

De uitvinding wordt hieronder aan de hand van de in de tekeningen weergegeven uitvoeringsvoorbeelden nader toegelicht.

Fig. 1 is een schematische weergave van een uitvoeringsvorm van de uitvinding, welke twee via hun geselecteerde inrichtingen met een verschildetectieversterker verbonden EEERCM geheugencellen toont.

Fig. 2 is een tabel, welke de stroemuitgang van de geheugencellen toont voor de normale en de storingsmode.

In fig. 1 heeft een eerste EEERCM transistor 12 zijn aanvoer-electrode verbonden met Vss, een negatieve spanningsbron, en zijn afvoerelectrode verbonden met de aanvoerelectrode van selecteer-transistor 14. Selecteertransistor 14 heeft zijn afvoerelectrode verbonden met bitlijn 16. Een tweede EEERCM geheugen-transistor 18 heeft zijn aanvoerelectrode verbonden met Vss en zijn afvoerelectrode vertoonden met de aanvoerelectrode van een tweede selecteertransistor 20. De afvoerelectrode van de tweede selecteertransistor 20 is vertoonden met een complementaire bitlijn 22. De stuurelektrodes van eerste EEHRQM transistor 12 en tweede EEH^OM transistor 18 zijn tezamen verbonden met een detectielijn 24. De stuurelektrodes van eerste selecteertransistor 14 en tweede selecteertransistor 20 zijn tezamen verbonden met een woordlijn 26. Bitlijnen 16 en 22 zijn verbonden met een positieve spanningsbron, Vdd, via respectievelijk belastingsinrichtingen 28 en 30. De afvoerelectrode van N-kanaal belastingsinrichting 28 is vertoonden met Vdd en zijn aanvoerelectrode is vertoonden met de bitlijn 16. De afvoerelectrode van N-kanaal belastings-inrichting 30 is vertoonden met Vdd en zijn aanvoerelectrode is verbonden met de bitlijn 22. De stuurelektrodes van N-kanaal belastingsinrichtingen 28 en 30 zijn tezamen verbonden met een referentiespanningsbron Vref/ zoals bekend is in de techniek.

Tezamen omvatten de eerste EEER0M transistor 12 en eerste selecteer inrichting 14 een eerste geheugencel 32. De tweede EEERCM 18 en tweede selecteerinrichting 20 vormen tezamen een tweede geheugencel 34. Eerste geheugencel 32 en tweede geheugencel 34 worden beide gebruikt om een enkele gegevensbit qp te slaan. De eerste geheugencel 32 slaat de gegevens op en de tweede geheugencel 34 slaat het complement van de gegevens qp. Als bijvoorbeeld een logische nul qpgeslagen dient te worden dan slaat de eerste geheugencel 32 een logische nul op en de tweede geheugencel 34 slaat een logische 1 op. De qpgeslagen gegevens worden uitgelezen uit de eerste en tweede geheugencellen 32 en 34 en gedetecteerd door verschildetectie-versterker 36. De ingangen van de versdhildetectieversterker 36 zijn de gegevensbus 38 en de complementaire gegevensbus 40. Bitlijn 16 is gekoppeld aan gegevensbus 38 door Y-selecteerinrichting 42 en de complementaire bitlijn 22 is verbonden met de complementaire gegevensbus 40 door een ccmplementaire Y-selecteerinrichting 44. De stuurelektrodes van Y-selecteerinrichting 42 en ccmplementaire Y-selecteerinrichting 44 zijn tezamen aangesloten op de Y-selecteerlijn YR, weergegeven met verwijzingscijfer 46.

Personen met gewone technische kennis zullen begrijpen dat in een volgens de uitvinding vervaardigd produkt, vele cellen 32 en 34 met de bitlijn 16 en de complementaire bitlijn 22 verbonden zijn en elk hun eigen woordlijn, zoals die aangegeven met het verwijzings- cijfer 26, hebben. Het zal eveneens duidelijk zijn, dat andere bitlijnpanen, zoals bitlijn 16 en complementaire bitlijn 22, gekoppeld zullen warden aan de gegevensbus 38 en de caipleraentaire gegevensbus 40 door middel van Y-selecteerinrichtingen, soortgelijk aan Y seleo teerinrichting 42 en complementaire Y-selecteerirrichting 44. Zoals in fig. 1 getoond wordt, zijn bijvoorbeeld de bitlijn 48 en de complementaire bitlijn 50 respectievelijk verbonden met de gegevensbus 38 en de complementaire gegevensbus 40 door middel van Y-selecteer-inrichting 52 en complementaire Y-selecteerinrichting 54. Y-selecteerinrichting 52 en complementaire Y-selecteerinrichting 54 hebben bun stuurelektrodes gemeenschappelijk verbonden met de met het verwijzingscijfer 56 aangeduide Y-selecteerlijn Y(n-l).

wanneer de in de eerste geheugenoel 32 en de tweede geheugencel 34 cpgeslagen gegevens gelezen dienen te worden, wordt de woordlijn 26 hoog ingesteld en ook de met verwi j zingscij fer 46 aangeduide Y-selecteerlijn Yn wordt hoog ingesteld. Als de door het paar geheugencellen 32 en 34 opgeslagen gegevensbit een logische nul is, dan zal geheugencel 32 stroom geleiden, welke een spanning op de bitlijn 16 instelt vanwege de aanwezigheid van de belastingsinrichting 28, welke zijn afvoerelectrode verbonden heeft met een positieve spaningsbron, zijn aanvoerelectrode verbonden heeft met de bitlijn 16 en zijn stuureléktrode verbonden heeft met een neferentiespanning V^. Bij een nominale 5 volt vermogensvoeding is er gevonden dat een waarde van Vref Gn9ieveer2,5 volt voldoende is.

De spanning op bitlijn 16 zal dus verlaagd worden en zal gedetecteerd worden door detectieversterker 36, via gegevensbus 38, Y-selecteerinrichting 42, bitlijn 16 en selecteer inrichting 14. Geheugencel 34 zal in dit geval geen van de complementaire gegevensbus afkomstige stroom geleiden. De spanning op bitlijn 22 zal niet dalen en zal via complementaire Y-selecteerinrichting 44, bitlijn 22 en selecteerinrichting 20 gedetecteerd worden door detectieversterker 36. De spanning op bitlijn 22 wordt ingesteld door belastingsinrichting 44, cp dezelfde wijze aangesloten als belastingsinrichting 42.

Verschildetectieversterker 36 detecteert het verschil tussen de spanningen op zijn ingangen, d.w.z. de spanningen op gegevensbus 38 en complementaire gegevensbus 40. Verschildetectieversterker 36 kan elke verschildetectieversterker zijn, welke een gemeenschappelijke mode-bereik van tenminste ongeveer 3 volt heeft, een 5 volt nominale versosgensvoeding veronderstellend.

Een ander aspect van de uitvinding zorgt er voor dat gegevens succesvol gelezen kunnen worden, zelfs wanneer een van de eerste géheugencel 32 of tweede geheugencel 34 gefaald heeft. De gegevens-detectie van dit paar geheugencellen wordt mogelijk gemaakt, zelfs als een van de cellen gefaald heeft, vanwege de aard van elk van de geheugen EEEKCM transistors 12 en 18.

Elke EEERCM géheugencel in de onderhavige uitvinding wordt vervaardigd met gebruikmaking van een speciale verarmingsimplantatie, welke waarborgt dat, wanneer de cel faalt, het ongeveer de helft van de stroom doorlaat, welke doorgelaten zou worden door een een logische nul opslaande normale storingsvrije cel. Een arseenimplantatie is . . 2 geschikt bevonden voor dit doel. Voor een celgrootte van 168 micron , met een stuurelektrode oxidedikte van 650 A, is een implantatiedosis 11 3 van ongeveer 8x10 atamen/cm voldoende bevonden. Voor een celgrootte 2 van 108 micron , met een stuureléktrode oxidedikte van 450 A, is een . 12 3 implantatiedosis van ongeveer 1,25x10 atomeiyan voldoende bevonden.

Personen met gewone technische kennis zullen zich realiseren dat de dosering zal afhangen van de celgrootte, stuurelektrode oxidedikte en het programmeren van een rij toereikendheid van de cel en zullen eenvoudig in staat zijn deze irnplantatiedoseringen voor elke bijzondere celconfiguratie te optimaliseren. Fig. 2 is een tabel, welke de uitgangen van de complementaire geheugencellen 32 en 34 uiteenzet, wanneer een logische één en een logische nul opgeslagen dienen te worden, waarbij de door de géheugencel 32 en géheugencel 34 onder normale condities onttrokken stromen weergegeven worden, wanneer cel 32 een storing ondervindt en wanneer cel 34 een storing vertoont.

Wanneer een logische één opgeslagen dient te worden in het cellenpaar, dan zal geheugencel 32 volgens fig. 2 geen stroom geleiden en géheugencel 34 zal een stroom i geleiden, als beide cellen functioneren. Als echter géheugencel 32 een storing vertoont, zal het een stroom i/2 geleiden en de functionerende géheugencel 34 zal een stroom i geleiden. Als echter géheugencel 34 een storing vertoont en géheugencel 32 functioneert, dan zal géheugencel 32 geen stroom geleiden en geheugencel 34 zal een stroom i/2 geleiden.

Wanneer een logische nul opgeslagen dient te worden, zal op een dergelijke wijze geheugencel 32 een stroom i geleiden en géheugencel 34 zal geen stroom geleiden, als beide cellen functioneren. Als echter géheugencel 32 storing vertoont, zal het een stroom i/2 geleiden en de functionerende géheugencel 34 zal geen stroom geleiden. Als aan de andere kant geheugencel 34 een storing vertoont, dan zal functicjnerende geheugencel 32 een stroom i geleiden en geheugencel 34 zal een stroom i/2 geleiden.

De onder de zojuist beschreven condities door géheugencellen 32 en 34 onttrokken stroom, zal verschillende spanningen op bitlijnen 16 en 22 veroorzaken, respectievelijk als gevolg van de aanwezigheid van belastingsinrichtingen 28 en 30. Wanneer er geen stroom loopt in geheugencel 32 of 34, zal zijn bijbehorende bitlijn op een spanning van ongeveer 2,5 volt gehouden warden. De referentiespanning VR is zodanig ingesteld, dat bij een stroom nul in de geheugencellen ongeveer 2,5 volt zal verschijnen cp de bitlijnen. Elke door de cel geleide stroom zal de spanning op de bitlijn doen dalen. Aangezien een een storing vertonende cel de helft van de stroom van een goede cel zal geleiden, zal de de storing vertonende cel een spanningsval van ongeveer de helft van de door een goede cel geproduceerde spanningsval verschaffen. Het schakelpunt van de verschildetectieversterker 36 is zodaig ontworpen, dat een spanningsverschil op zijn twee met de gegevensbussen 38 en 40 verbonden ingangen, welke gelijk is aan de door i/2 cp een bitlijn geproduceerde spanning, de detectieversterker zal doen schakelen.

Hoewel uitvoeringsvormen en toepassingen van de uitvinding getoond en beschreven zijn, zal het voor experts duidelijk zijn dat veel meer modificaties mogelijk zijn zonder buiten de beschermings-cmvang te treden. De uitvinding dient daarom niet beperkt te worden, behalve door de cmvang van de bijbehorende conclusies.

Claims (4)

1. Elektrisch wis- en programmeerbaar geheugen met zwevende stuur-elektrode, gekenmerkt door: een eerste géheugencel, bevattende een eerste gëheugeninrichting in serie met een eerste selecteerinrichting, aan te sluiten op een eerste bitlijn, een tweede géheugencel, bevattende een tweede geheugen-inrichting in serie met een tweede selecteerinrichting, aan te sluiten op een tweede bitlijn, waarbij de eerste en tweede selecteerinrichtingen tegelijk schakelbaar zijn cm de eerste en tweede géheugeninrichtingen met de eerste en tweede bitlijnen te verbinden, een verschildetectieversterker met een eerste en tweede ingang, selectiemiddelen voor het selectief verbinden van de eerste bitlijn en de tweede bitlijn met respectievelijk de eerste en de tweede ingangen van de verschildetectieversterker, waarbij de eerste en tweede geheugeninrichtingen drie geleidende toestanden hebben, bevattende een eerste toestand waarin de géheugeninrichtingen stroom geleiden, een tweede toestand waarin de geheugeninrichtingen geen stroom geleiden en een derde toestand waarin de géheugeninrichtingen een storing vertonen, waarbij de door de géheugeninrichtingen lopende stroom een tussengrootte heeft, welke kleiner is dan de in de eerste toestand door de géheugeninrichtingen lopende stroom.

2. Elektrisch wis- en programmeerbaar geheugen met zwevende stuur-eléktrode volgens conclusie 1, met het kenmerk, dat de selectiemiddelen twee Y-selecteerinrichtingen zijn, waarbij een eerste Y-selecteerinrichting aangesloten is tussen de eerste bitlijn en de eerste ingang van de verschildetectieversterker en de tweede Y-selecteerinrichting aangesloten is tussen de tweede bitlijn en de tweede ingang van de verschildetectieversterker.

3. Elektrisch wis- en programmeerbaar geheugen met zwevende stuur-elektrode volgens conclusie 1, met het kenmerk, dat de derde toestand een strocansterkte heeft gelijk aan ongeveer de helft van de in de eerste toestand door de géheugeninrichtingen lopende stroom.

4. Werkwijze voor het detecteren van een gegevensbit afkomstig van een paar, respectievelijk de gegevensbit en zijn complement opslaande cellen, in een eléktrisch wis- en programmeerbaar permanent geheugen, met geheugencellen, welke een eerste toestand vertonen, tijdens welke dergelijke cellen stroom geleiden, een tweede toestand vertonen tijdens welke dergelijke cellen geen strocoi geleiden en een derde storingstoestand vertonen, waarin dergelijke cellen een stroom geleiden, welke ongeveer de helft bedraagt van de in de eerste toestand lopende stroom, gekenmerkt door de stappen: het elektrisch verbinden van het eerste cellenpaar met een eerste bitlijn, het elektrisch verbinden van het tweede paar van cellen met een tweede bitlijn, het elektrisch verbinden van de eerste bitlijn met de inverterende ingang van een verschildetectieversterker en het elèkrtrisch verbinden van de tweede bitlijn met de niet-inverterende ingang van de verschildetectieversterker.