JPH02137198A - プログラム可能装置用のプログラム可能スタティック選択回路 - Google Patents
プログラム可能装置用のプログラム可能スタティック選択回路Info
- Publication number
- JPH02137198A JPH02137198A JP1261239A JP26123989A JPH02137198A JP H02137198 A JPH02137198 A JP H02137198A JP 1261239 A JP1261239 A JP 1261239A JP 26123989 A JP26123989 A JP 26123989A JP H02137198 A JPH02137198 A JP H02137198A
- Authority
- JP
- Japan
- Prior art keywords
- programmable
- transistor
- circuit
- terminal
- threshold value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 title claims description 14
- 230000000295 complement effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 4
- 238000004549 pulsed laser deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分計〕
本発明は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭＦＬＡＳＨ
等のようなプログラム可能セルを備えた集積回路に含ま
れるプログラム可能スタティック選択回路１例えばプロ
グラム可能論理装置（ＰＬＤとしても周知）、及びアナ
ログまたはハイブリッドのプログラム可能装置に関する
。
等のようなプログラム可能セルを備えた集積回路に含ま
れるプログラム可能スタティック選択回路１例えばプロ
グラム可能論理装置（ＰＬＤとしても周知）、及びアナ
ログまたはハイブリッドのプログラム可能装置に関する
。
周知の、ように、ＰＬＤ（及び他の類似装置）は、プロ
グラム可能セルから成る適切にプログラムしたアレイに
よって所要論理機能を果す。
グラム可能セルから成る適切にプログラムしたアレイに
よって所要論理機能を果す。
またこういったプログラム可能セルの中にはプリセット
して、例えばピンを入力端子または出力端子として定義
するような、アクセサリ条件に関して一度きりの選択を
行うようにしたものもある。こういった選択をもたらす
ために、集積回路のプリセットセルの状態（未書込みま
たは書込み済み）によって決まる異なる２つの動作状態
のうちの一方をとる回路が周知である。
して、例えばピンを入力端子または出力端子として定義
するような、アクセサリ条件に関して一度きりの選択を
行うようにしたものもある。こういった選択をもたらす
ために、集積回路のプリセットセルの状態（未書込みま
たは書込み済み）によって決まる異なる２つの動作状態
のうちの一方をとる回路が周知である。
前記回路はとりわけ、極めて低い電力消費または無電力
消費の要求をも満たす必要がある。この目的にかなう周
知回路は、典型的な例では、相当のシリコン領域を占め
るコンデンサを使用している。こういった回路はダイナ
ミック操作によって動作状態に達するため、操作パラメ
ータの極端な条件のもとでは、ＰＬＤの正確な動作の妨
げとなる不確定状態をとり得る。
消費の要求をも満たす必要がある。この目的にかなう周
知回路は、典型的な例では、相当のシリコン領域を占め
るコンデンサを使用している。こういった回路はダイナ
ミック操作によって動作状態に達するため、操作パラメ
ータの極端な条件のもとでは、ＰＬＤの正確な動作の妨
げとなる不確定状態をとり得る。
従って、本発明の目的は、電力消費が無く、コンデンサ
を使用せず、しかも同等の機能を有する周知回路に比し
て信頼性がより高い、前述した従来の目的にかなうプロ
グラム可能スタティック選択回路を提供することにある
。
を使用せず、しかも同等の機能を有する周知回路に比し
て信頼性がより高い、前述した従来の目的にかなうプロ
グラム可能スタティック選択回路を提供することにある
。
本発明は、アースに接続された一方の自由端子と電源電
圧に接続された反対側の自由端子とを有し、一方のセル
が導通して他方のセルが非導通となる直列接続の一対の
プログラム可能セルと、前記一対のプログラム可能セル
の間のノードに接続された入力端子と、前記電源電圧と
前記一対のプログラム可能セルの一方のしきい値電圧と
の差分に比して低いレベルの切換えしきい値と、前記入
力端子での電圧が前記しきい値に比して高いかまたは低
いかによって決まる２つの論理レベルの一方をとること
ができるようにした出力端子とを有するしきい値回路と
、アースと前記一対のプログラム可能セルの前記反対側
の自由端子との間に接続され、ノーマルオフであるが、
導通となるように駆動することができるゲートを有する
第１のトランジスタとを具備したことを特徴とするプロ
グラム可能装置用のプログラム可能スタティック選択回
路によって、前記目的と共に以下において明らかとなる
他の諸口的及び効果を達成したものである。
圧に接続された反対側の自由端子とを有し、一方のセル
が導通して他方のセルが非導通となる直列接続の一対の
プログラム可能セルと、前記一対のプログラム可能セル
の間のノードに接続された入力端子と、前記電源電圧と
前記一対のプログラム可能セルの一方のしきい値電圧と
の差分に比して低いレベルの切換えしきい値と、前記入
力端子での電圧が前記しきい値に比して高いかまたは低
いかによって決まる２つの論理レベルの一方をとること
ができるようにした出力端子とを有するしきい値回路と
、アースと前記一対のプログラム可能セルの前記反対側
の自由端子との間に接続され、ノーマルオフであるが、
導通となるように駆動することができるゲートを有する
第１のトランジスタとを具備したことを特徴とするプロ
グラム可能装置用のプログラム可能スタティック選択回
路によって、前記目的と共に以下において明らかとなる
他の諸口的及び効果を達成したものである。
（実 施 例）
以下、本発明を、ＣＭＯＳ技術で製造したＰＬＯに関す
る好ましい実施例について詳細に説明する。
る好ましい実施例について詳細に説明する。
先ず第１図の周知回路について説明する。セルＭＣ２は
一般に電源に接続された信号線ＷＬ２によって制御され
るゲートを有しており、その一方の端子がアースに接続
されると共に、対向端子が後段の回路に接続されている
。この回路は、コンデンサＣ１と並列回路をなすＰチャ
ンネル形トランジスタＭ３を通して正極電源電圧Ｖｃｃ
の給電端子に接続された入力端子と、Ｎチャンネル形ト
ランジスタＭ５及びコンデンサＣ２の並列回路を通して
アースに接続された出力端子とを有するインバータＩＮ
Ｖを備えている。
一般に電源に接続された信号線ＷＬ２によって制御され
るゲートを有しており、その一方の端子がアースに接続
されると共に、対向端子が後段の回路に接続されている
。この回路は、コンデンサＣ１と並列回路をなすＰチャ
ンネル形トランジスタＭ３を通して正極電源電圧Ｖｃｃ
の給電端子に接続された入力端子と、Ｎチャンネル形ト
ランジスタＭ５及びコンデンサＣ２の並列回路を通して
アースに接続された出力端子とを有するインバータＩＮ
Ｖを備えている。
前記トランジスタＭ３はインバータＩＮＶの出力ＯＵＴ
によって制御されるが、トランジスタＭ５はパワー・オ
ン・リセット信号によって制御される。電源電圧Ｖｃｃ
が加わると、前記回路はセルＭＣ２が導通するかまたは
非導通となるかに応じて決まる２つの動作状態、即ち高
出力状態または低出力状態のうちの一方をとる。
によって制御されるが、トランジスタＭ５はパワー・オ
ン・リセット信号によって制御される。電源電圧Ｖｃｃ
が加わると、前記回路はセルＭＣ２が導通するかまたは
非導通となるかに応じて決まる２つの動作状態、即ち高
出力状態または低出力状態のうちの一方をとる。
次に第２図について説明する。第２図に示す本発明の好
ましい実施例による回路において、信号線ＷＬＩ及びＷ
Ｌ２によってそれぞれ制御されるゲートを有する一対の
セルＭＣＩ及びＭＣ２が直列に接続されて、分圧器を構
成するようになっており、その一方の自由端子がアース
に接続され、対向自由端子がダイオード接続のトランジ
スタＭ１を通して正極電源電圧５ｖの正給電噛子Ｖｃｃ
に接続されている。第２のトランジスタＭ２は前記対向
自由端子とアースとの間に接続されており、そのゲート
が信号ＥＮによって駆動される。このため、セルをプロ
グラムしたり試験したりするとき、セルＭＣＩの自由端
子をアースに接続するために、この信号ＥＮによってト
ランジスタＭ２を駆動することができる。セルＭＣＩ及
びＭＣ２から成る分圧器の出力端子、即ち中間ノードは
、切換えトランジスタＭ４を通してインバータＩＮＶの
入力端子に接続されている。また、このインバータＩＮ
Ｖの出力ＯＵＴは、Ｐチャンネル形プル・アップ・トラ
ンジスタＭ３のゲートにフィードバックされ、これによ
りインバータＩＮＶの入力となる。
ましい実施例による回路において、信号線ＷＬＩ及びＷ
Ｌ２によってそれぞれ制御されるゲートを有する一対の
セルＭＣＩ及びＭＣ２が直列に接続されて、分圧器を構
成するようになっており、その一方の自由端子がアース
に接続され、対向自由端子がダイオード接続のトランジ
スタＭ１を通して正極電源電圧５ｖの正給電噛子Ｖｃｃ
に接続されている。第２のトランジスタＭ２は前記対向
自由端子とアースとの間に接続されており、そのゲート
が信号ＥＮによって駆動される。このため、セルをプロ
グラムしたり試験したりするとき、セルＭＣＩの自由端
子をアースに接続するために、この信号ＥＮによってト
ランジスタＭ２を駆動することができる。セルＭＣＩ及
びＭＣ２から成る分圧器の出力端子、即ち中間ノードは
、切換えトランジスタＭ４を通してインバータＩＮＶの
入力端子に接続されている。また、このインバータＩＮ
Ｖの出力ＯＵＴは、Ｐチャンネル形プル・アップ・トラ
ンジスタＭ３のゲートにフィードバックされ、これによ
りインバータＩＮＶの入力となる。
２つのセルＭＣＩ及びＭＣ２は常に相互に異なるプログ
ラミング状態を有する。即ち、他方のセルが非導通のと
き、一方のセルは導通する。下部分岐回路をなすセルＭ
Ｃ２が導通すれば（このため、セルＭＣＩは非導通）、
分圧器の出力は零になる。これによりインバータＩＮＶ
の出力ＯＵＴがハイ状態となって、プル・アップ・トラ
ンジスタＭ３がオフに保持される。
ラミング状態を有する。即ち、他方のセルが非導通のと
き、一方のセルは導通する。下部分岐回路をなすセルＭ
Ｃ２が導通すれば（このため、セルＭＣＩは非導通）、
分圧器の出力は零になる。これによりインバータＩＮＶ
の出力ＯＵＴがハイ状態となって、プル・アップ・トラ
ンジスタＭ３がオフに保持される。
一方、セルＭＣ２が非導通になれば（セルＭＣＩは導通
）、分圧器の出力は電源電圧ＶｃｃとセルＭＣ２のしき
い値電圧との差分に等しい電圧値となる。インバータＩ
ＮＶは、前記差分に比して十分に低いレベルの低切換え
しきい値を有するように設定される。従って、この場合
、インバータＩＮＶの出力ＯＵＴがロー状態となって、
プル・アップ・トランジスタＭ３を駆動してインバータ
の入力レベルを高めるようになっている。
）、分圧器の出力は電源電圧ＶｃｃとセルＭＣ２のしき
い値電圧との差分に等しい電圧値となる。インバータＩ
ＮＶは、前記差分に比して十分に低いレベルの低切換え
しきい値を有するように設定される。従って、この場合
、インバータＩＮＶの出力ＯＵＴがロー状態となって、
プル・アップ・トランジスタＭ３を駆動してインバータ
の入力レベルを高めるようになっている。
インバータＩＮＶはトランジスタＭ３と共にしきい値回
路を構成し、この際、このしきい値回路の入力がしきい
値電圧に比して高いかまたは低いかに応じて決まる２つ
の論理レベルのうちの一方を、このしきい値回路の出力
によって他方に切り換える（即ち、０とＶｃｃとの間で
）ようになっていることが分ろう。
路を構成し、この際、このしきい値回路の入力がしきい
値電圧に比して高いかまたは低いかに応じて決まる２つ
の論理レベルのうちの一方を、このしきい値回路の出力
によって他方に切り換える（即ち、０とＶｃｃとの間で
）ようになっていることが分ろう。
実用との一般的形態として、このＰＬＯが前述したこの
種の複数のプログラム式回路を備えていれば、対をなす
同一のトランジスタＭ１及びＭ２は前述した類いの複数
の回路に同時に給電することができる。
種の複数のプログラム式回路を備えていれば、対をなす
同一のトランジスタＭ１及びＭ２は前述した類いの複数
の回路に同時に給電することができる。
単一セルを必要とする従来の回路とは異なり、同一の目
的を達成するには前述した回路を動作させるのに２つの
セルが必要であるが、いずれ周知回路でさえもセルが対
をなして設計されている時には未使用のセルを含んでい
るから、本回路がセルを多量に使っていると考えてはな
らない。このことは第１図の回路からも了知することが
できよう。
的を達成するには前述した回路を動作させるのに２つの
セルが必要であるが、いずれ周知回路でさえもセルが対
をなして設計されている時には未使用のセルを含んでい
るから、本回路がセルを多量に使っていると考えてはな
らない。このことは第１図の回路からも了知することが
できよう。
以上、本発明の好ましい実施例について説明したが、所
定の教示に従って数多くの修正及び変更を行うことがで
きることが当業者にとって明瞭であることは勿論である
。例えば、インバータＩＮＶ及びトランジスタＭ３を備
えたしきい値回路は、同等の機能を有する別の回路で置
換することができる。また、トランジスタＭ１はダイオ
ード接続式構成とする代りに、このトランジスタＭ１が
オフのときにこれを導通させるように、またはその逆と
なるようにして、信号によってトランジスタＭ１を駆動
することもできる。あるいは、このトランジスタＭ１を
、抵抗器、もしくは他の如何なるスイッチング素子また
は限流素子にでも置換することができる。 ｆｆｆｌ々
のトランジスタの極性は、図示したものと変えることも
できる。
定の教示に従って数多くの修正及び変更を行うことがで
きることが当業者にとって明瞭であることは勿論である
。例えば、インバータＩＮＶ及びトランジスタＭ３を備
えたしきい値回路は、同等の機能を有する別の回路で置
換することができる。また、トランジスタＭ１はダイオ
ード接続式構成とする代りに、このトランジスタＭ１が
オフのときにこれを導通させるように、またはその逆と
なるようにして、信号によってトランジスタＭ１を駆動
することもできる。あるいは、このトランジスタＭ１を
、抵抗器、もしくは他の如何なるスイッチング素子また
は限流素子にでも置換することができる。 ｆｆｆｌ々
のトランジスタの極性は、図示したものと変えることも
できる。
前述した全ての変更例及び他の実用的同等物は、特許請
求の範囲によって限定された本発明の概念の範囲内にあ
るものとして思料されよう。
求の範囲によって限定された本発明の概念の範囲内にあ
るものとして思料されよう。
第１図は周知のＰＬＤ用プログラム可能スタティック選
択回路を示すブロック図、第２図は本発明によるプログ
ラム可能スタティック選択回路の好ましい実施例を示す
回路図である。 ＭＣＩ、ＭＣ２・・・セル Ｍｌ・・・ダイオード接続式のトランジスタＭ３・・・
Ｐチャンネル形プル・アップ・トランジスタ ＩＮＶ・・・インバータ Ｖｃｃ・・・電源電圧ＯＵ
Ｔ・・・インバータ出力 他３名 第１図
択回路を示すブロック図、第２図は本発明によるプログ
ラム可能スタティック選択回路の好ましい実施例を示す
回路図である。 ＭＣＩ、ＭＣ２・・・セル Ｍｌ・・・ダイオード接続式のトランジスタＭ３・・・
Ｐチャンネル形プル・アップ・トランジスタ ＩＮＶ・・・インバータ Ｖｃｃ・・・電源電圧ＯＵ
Ｔ・・・インバータ出力 他３名 第１図
Claims (1)
- 【特許請求の範囲】 １、アースに接続された一方の自由端子と電源電圧に接
続された反対側の自由端子とを有 し、一方のセルが導通して他方のセルが非導通となる直
列接続の一対のプログラム可能セルと、 前記一対のプログラム可能セルの間のノー ドに接続された入力端子と、前記電源電圧と前記一対の
プログラム可能セルの一方のしきい値電圧との差分に比
して低いレベルの切換えしきい値と、前記入力端子での
電圧が前記しきい値に比して高いかまたは低いかによっ
て決まる２つの論理レベルの一方をとることができるよ
うにした出力端子とを有するしきい値回路と、 アースと前記一対のプログラム可能セルの 前記反対側の自由端子との間に接続され、 ノーマルオフであるが該トランジスタが導通となるよう
に駆動することができるゲートを有する第１のトランジ
スタと、を具備したことを特徴とするプログラム可能装
置用のプログラム可能スタティック選択回路。 ２、前記しきい値回路が切換え用の第２のトランジスタ
を通して、前記一対のプログラム可能セルの間の前記ノ
ードに接続されている請求項１記載のプログラム可能ス
タティック選択回路。 ３、前記しきい値回路が出力端子と前記一対のプログラ
ム可能セルの間の前記ノードに接続された入力端子とを
有するインバータと、前記電源電圧用の給電端子と前記
インバータの前記入力端子との間に接続され、前記イン バータの前記出力端子に接続されたゲートを有するＰチ
ャンネル型の第３のトランジスタとを備えている請求項
１または２記載のプログラム可能スタティック選択回路
。 ４、前記反対側の自由端子が限流素子を通して前記電源
電圧用給電端子に接続されている請求項１、２または３
記載のプログラム可能スタティック選択回路。 ５、前記限流素子が抵抗器である請求項４記載のプログ
ラム可能スタティック選択回路。 ６、前記反対側の自由端子が前記第１のトランジスタに
対して相補式に制御されるスイッチング素子を通して前
記電源電圧用給電端子に接続されている請求項１、２ま
たは３のいずれか１つに記載のプログラム可能スタティ
ック選択回路。 ７、前記スイッチング素子が第４のトランジスタである
請求項６記載のプログラム可能スタティック選択回路。 ８、前記しきい値回路の前記入力端子が直列接続式の切
換え用トランジスタを通して前記２つのプログラム可能
セルの間の前記ノードに接続されている請求項１ないし
７のいずれか１つに記載のプログラム可能スタティック
選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8822219A IT1228166B (it) | 1988-10-06 | 1988-10-06 | Circuito programmabile di selezione statica per dispositivi programmabili |
| IT22219A/88 | 1988-10-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137198A true JPH02137198A (ja) | 1990-05-25 |
Family
ID=11193221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261239A Pending JPH02137198A (ja) | 1988-10-06 | 1989-10-05 | プログラム可能装置用のプログラム可能スタティック選択回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4996451A (ja) |
| EP (1) | EP0362715B1 (ja) |
| JP (1) | JPH02137198A (ja) |
| DE (1) | DE68922363T2 (ja) |
| IT (1) | IT1228166B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798742B1 (en) * | 1996-03-29 | 2003-11-12 | STMicroelectronics S.r.l. | Driver device for selection lines for a multiplexer, to be used in a wide range of supply voltages, particularly for non-volatile memories |
| US9503090B2 (en) | 2014-08-19 | 2016-11-22 | International Business Machines Corporation | High speed level translator |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495427A (en) * | 1980-12-05 | 1985-01-22 | Rca Corporation | Programmable logic gates and networks |
| US4441172A (en) * | 1981-12-28 | 1984-04-03 | National Semiconductor Corporation | Semiconductor memory core program control circuit |
| JPS593795A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| US4617479B1 (en) * | 1984-05-03 | 1993-09-21 | Altera Semiconductor Corp. | Programmable logic array device using eprom technology |
| US4633107A (en) * | 1984-11-20 | 1986-12-30 | Harris Corporation | CMOS power-up reset circuit for gate arrays and standard cells |
| JPH0746515B2 (ja) * | 1984-12-28 | 1995-05-17 | 日本電気株式会社 | デコ−ダ回路 |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
| FR2607338A1 (fr) * | 1986-11-21 | 1988-05-27 | Eurotechnique Sa | Circuit de commutation de tension en technologie mos |
| JPS6432716A (en) * | 1987-07-29 | 1989-02-02 | Oki Electric Ind Co Ltd | Auto clearing circuit |
| US4870304A (en) * | 1987-12-08 | 1989-09-26 | Cypress Semiconductor Corporation | Fast EPROM programmable logic array cell |
| EP0320556B1 (en) * | 1987-12-15 | 1991-02-27 | International Business Machines Corporation | Improved reference voltage generator for cmos memories |
| US4829203A (en) * | 1988-04-20 | 1989-05-09 | Texas Instruments Incorporated | Integrated programmable bit circuit with minimal power requirement |
-
1988
- 1988-10-06 IT IT8822219A patent/IT1228166B/it active
-
1989
- 1989-09-25 US US07/411,661 patent/US4996451A/en not_active Expired - Lifetime
- 1989-09-29 DE DE68922363T patent/DE68922363T2/de not_active Expired - Fee Related
- 1989-09-29 EP EP89118108A patent/EP0362715B1/en not_active Expired - Lifetime
- 1989-10-05 JP JP1261239A patent/JPH02137198A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| IT1228166B (it) | 1991-05-31 |
| EP0362715A3 (en) | 1991-07-03 |
| US4996451A (en) | 1991-02-26 |
| EP0362715B1 (en) | 1995-04-26 |
| DE68922363D1 (de) | 1995-06-01 |
| EP0362715A2 (en) | 1990-04-11 |
| DE68922363T2 (de) | 1996-01-18 |
| IT8822219A0 (it) | 1988-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0678871B1 (en) | Memory array cell reading device | |
| US5394034A (en) | Programmable logic array having programmable output driver drive capacity | |
| US5220216A (en) | Programmable driving power of a CMOS gate | |
| US4959646A (en) | Dynamic PLA timing circuit | |
| US4689495A (en) | CMOS high voltage switch | |
| US4040015A (en) | Complementary mos logic circuit | |
| EP0072686A2 (en) | A buffer circuit including inverter circuitry | |
| US4149268A (en) | Dual function memory | |
| GB2144891A (en) | Integrated structure microcomputer provided with non-volatile ram memory | |
| US5280201A (en) | Semiconductor logic circuit apparatus | |
| US5003511A (en) | Voltage supply switching device for nonvolatile memories in MOS technology | |
| EP0168246B1 (en) | Improved active pull-up circuit | |
| US3997881A (en) | Static storage element circuit | |
| US3971004A (en) | Memory cell with decoupled supply voltage while writing | |
| EP0961288B1 (en) | Monolithically integrated selector for electrically programmable memory cells devices | |
| US4267465A (en) | Circuit for recharging the output nodes of field effect transistor circuits | |
| JPH03105797A (ja) | デコーダ回路 | |
| JPH02137198A (ja) | プログラム可能装置用のプログラム可能スタティック選択回路 | |
| US6040734A (en) | Supply voltages switch circuit | |
| EP0794618B1 (en) | Address transition detection circuit | |
| US4787047A (en) | Electrically erasable fused programmable logic array | |
| US4609999A (en) | RAM memory cell with electrically programmable non-volatile memory element | |
| US4469960A (en) | Voltage translating circuit | |
| JPS61284896A (ja) | 不揮発性プログラマブル・スタチツク・メモリ・セル | |
| US5134384A (en) | Data coincidence detecting circuit |